DE2527323A1 - Multiplexer eines digitalen zeitmultiplex-uebertragungssystems mit einer von der eingangsseitigen beschaltung abhaengigen ausgangsbitrate - Google Patents

Description

• Neue Beschreibung (Ersetzt die ursprünglichen Seiten 1 bis 3) Multiplexer eines digitalen Zeitmultiplexübertragungssystems mit einer von der eingangsseitigen Beschaltung abhängigen Ausgangsbitrate.
• Bei der Übertragung von digitalen Informationsflüssen, die sich durch Multiplexbildung im Zeitvielfach aus mehreren Informationsflüssen niederer Geschwindigkeit ergeben, geht man bisher davon aus, daß die Ausgangsbitrate des Multiplexers unabhängig von der Beschaltung der Eingänge ist. Dies führt dazu, daß auch bei nur teilweiser Beschaltung eines Multiplexers die Multiplex-Ubertragungsstrecke stets für die Übertragung mit einer Bitrate auszulegen ist, die erst bei voller Beschaltung des Multiplexers notwendig wird.
• Der Nachteil eines solchen Multiplexers liegt darin, daß z.B. bei der Übertragung über Kabel der maximale Abstand zwischen zwei Regenerativverstärkern unabhängig von der tatsächlich notwendigen Bitrate immer nach der konstanten Ausgangsbitrate des Multiplexers festzulegen ist.
• Für die Übertragung Über Richtfunksysteme ist die benötigte Sendeleistung eine Funktion der Bandbreite und damit der zu übertragenden Bitrate. Da speziell bei sehr hohen Trägerfrequenzen nicht beliebig große Sendeleistungen zur Verfügung stehen, ist ein Multiplexer wünschenswert, der auch kleinere Ausgangsbitraten als seine maximale Ausgangsbitrate liefern kann.
• Die vorliegende Erfindung hat daher die Aufgabe, einen digital arbeitenden Multiplexer anzugeben, dessen Ausgangsbitrate sich mit der eingangsseitigen Beschaltung andert. Wichtig ist dabei, daß das Konzept die plesiochrone Multiplexbildung zuläßt.
• Die Aufgabe wird mit den im Patentanspruch 1 angegebenen Mitteln gelöst. Weiterbildungen ergeben sich aus den Unteransprüchen.
• Die Anpassung der Ausgangsbitrate an die infolge der Beschaltung benötigte Bitrate wird also dadurch ermöglicht, daß der Multiplexer in Form von mehreren Untermultiplexern mit gegebenenfalls Taktanpassung und mehreren nachfolgenden synchronen Multiplexern aufgebaut wird. Der schaltungstechnische Aufwand wird hierdurch nicht oder nur unwesentlich größer als bei einem Multiplexsystem, das sämtliche Informationsflüsse der Eingangs systeme nach der Taktanpassung wie bisher in nur einem synchronen Multiplexer zusammenfaßt. Weiterhin ist zu bedenken, daß bei höheren Bitraten aus technischen Gründen ein Multiplexer ohnehin mehrere Untermultiplexer enthalten wird.
• Im Folgenden wird anhand von vier Figuren und einer Tabelle der erfindungsgemäße Multiplexer beispielsweise näher erläutert.
• Fig. 1 zeigt eine prinzipielle Darstellung des Multiplexers; Fig. 2 zeigt das Blockschaltbild eines Ausführungsbeispieles; Fig. 3 zeigt das Impulsdiagramm bei voller Beschaltung; Fig. 4 zeigt das Impulsdiagramm bei Halbbeschaltung.
• Ein digitaler Multiplexer für höhere Übertragungsgeschwindigkeiten kann gemäß Fig. 1 aus mehreren Untermultlplexern aufgebaut werden. Als Beispiel ist der Aufbau für einen derartigen Multiplexer dargestellt, der an den n Eingängen jedes Eingangsmultiplexers M1 Informationsflüsse IE zur Weiterverarbeitung zuläßt. Im Teil M1 des Eingangsmultiplexers wird zweckmäßigerweise eine gegebenenfalle notwendige Taktanpassung vorgenommen. Die Informationsflüsse I'A an den Ausgängen der m Eingangsmultiplexer M1 werden dann in einem synchronen Zwischenmultiplexer M2 zusammengefaßt. M3 ist ebenfalls ein synchroner Multiplexer, der die Informationsflüsse von k Zwischenmultiplexernverarbeitet. Die für die Rahmenbildung notwendige Zusatzinformation kann beliebig in den Stufen M1 bis M3 des Multiplexers in den Informationsfluß eingefügt werden. Ein derartiger Multiplexer für E = k'mn Eingangssysteme liefert am Ausgang einen Informationsfluß von IA = k # m # n # IE + Iz wenn 1E der Informationsfluß am Eingang und Iz die benötigte Kapazität für die Zusatzinformation ist.
• Anhand der Fig. 2 bis 4 wird der erfindungsgemäße Multiplexer näher erläutert. Als Ausführungsbeispiel ist in Fig. 2 die Prinzipschaltung für einen Multiplexer angegeben, der aus zwei Eingangsmultiplexern MI und X2 besteht. Jeder Eingangsaultiplexer faßt die Informationsflüses IE von n Eings-Systemen zusammen. Gleichseitig wird der Informationsfluß um die notwendige Zusatzinforaation Iz auf I'A = n IE + ½ Iz erhöht. Die Information wird in dem ieweiligen Speicher SPi bzw. SP2 zwischengespeichert, wobei die Speicherlänge 1 abhangig von der Zahl Z der Bits pro Zusatzwort ist.
• 1 = ½ Z, 1 - ganze Zahl.
• Eine Schaltung RA, die ihren Takt aus einem im Multiplexer vorhandenen Taktoszillator Osz bezieht, sorgt dafür, daß die Zusatzinformation an der richtigen Stelle in die Information der Eingangsmultiplexer eingefugt wird und steuert ebenfalls die Eingangsmultiplexer. Über eine Verbindung ST werden von einem Codierer COD die entsprechenden Codeworte zur Rahmenbildung abgerufen. Beide Speicher SP1 und SP2 erhalten dabei zur gleichen Zeit die gleichen Codeworte für die Rahmenerkennung. Die Codeworte für die Taktanpassung werden individuell pro Eingangesyatem in die Speicher SP1, SP2 gegeben. Die weitere Verarbeitung der Signale in dem synchronen Ausgangsmultiplexer, der aus dem Teiler T, den Toren Ti bis 24, den Invertern U1 und U2 sowie dem Flip-Flop FF besteht, wird anhand der Zeitdiagramme Fig. 3 bzw. Fig. 4 erläutert.
• Bei Vollbeschaltung der Eingänge werden die Informationen von SP1 bzw. SP2 (Fig. 3) in den Toren T2 bzw. T3 mit dem durch den Teiler T erzeugten und im Tor T1 invertierten Takt der halben Frequenz des Multiplextaktes verknüpft.
• Am Auagang der Tore ergeben sich die Informationen entsprechend der Zeilen T2 und X3 in Fig. 3. Die durch das Tor T4 synchron zusammengefaßten Informationen werden in dem Flip-Flop PF nochmals getaktet (Takt = Osz in Fig. 3).
• Zum Ausgang des Multiplexers gelangen die Informationen FPQ. Der Informationsfluß beträgt 1A ' 2 Bei Halbbeschaltung der Eingänge ergibt sich ein Informationsfluß von = = I'A ' wie in Fig. 4 dargestellt. Die Bezeichnungen der einzelnen Impulszüge der Fig. 4 sind identisch den Bezeichnungen in FigX 3.
• Die Umschaltung auf die halbe Bitrate gegenüber Vollbeschaltung wird dadurch erreicht, daß z.B. durch Herausnehmen der Steckkarten des Eingangsmultiplexers M2 in Fig. 2 die Verbindung naoh Masse tiber den Steckkontakt unterbrochen wird. Der Ausgang des Inverters U2 erhält damit "O" Potential und sperrt das Tor T1, dessen Ausgang automatisch auf "L" liegt. Damit wird erreicht, daß die Informationen SP1 als NRZ-Signale der halben Multiplexfrequenz über die Tore T2 und T4 an den Speicher PF gelangen und daß außerdem über den Inverter U1 der Ausgang des Tores T3 auf "L" Potential gehalten wird. Die Information PFQ am Ausgang des Multiplexers ist in diesem Falle eine NRZ-Information mit der halben Bitrate gegenüber Vollbeschaltung.
• Die in den Eingangsmultiplexern M1 in Fig. 2 eingefügte Zusatzinformation wird in den beiden Speichern SP1 und SP2 derart Uberschrieben, daß im nachfolgenden synchronen Multiplexer in jedem Ball, unabhängig von der Beschaltung der Eingangsmultiplexer M1, die benötigten Codeworte zur Synchronisierung des Empfängers entstehen.
• Bei geeigneter Wahl der Codeworte zur Rahmensynohronisierung sind weitere Verminderungen bei weniger als Halbbschaltung möglich. Dabei ist jedoch su bedenken, daß in den einzelnen Codeworten bei m Eingangamultiplexern m gleiche Bit zusammenstehen und daß die Länge der Codeworte Z = r M , r r 1, 2, 5 beträgt. Weiterhin ist eine Reduzierung des Informationsflusses nur für bestimmte m sinnvoll ( b = ganze Zahl).
• In der folgenden Tabelle sind einige Werte für den resultierenden Informationsfluß Ix bei Teilbsschaltung gegenüber dem Informationsfluß IA bei Vollbeschaltung angegeben, wenn von maximal m möglichen Eingangsmultiplexern m Eingangsmultiplexer beschaltet werden.

  m' 2 4 6 8

  1 ½ 1/4 1/6 1/8

  2 1 ½ 1/3 1/4

Claims (4)

1. (Neue) Patentansprüche 1.) Multiplexer eines digitalen Zeitmultiplex-Übertragungssystems, dadurch gekennzeichnet, daß die Multiplexbildung von im Vollausbau vorhandenen E = k m n Eingangssystemen in wenigstens zwei Stufen erfolgt, derart daß die Informationsflüsse (IE) einer im Zuge des Netzausbaues steigenden Anzahl von maximal n Eingangs systemen nacheinander in maximal m Eingangsmultiplexern (M1) unter Vornahme der bei plesiochronen Eingangssystemen ggf.

   notwendigen Taktanpassung zu m Informationsflüssen (1At) zusammengefaßt werden, während in den nachgeschalteten Ausgangs- (M3) und gegebenenfalls k Zwischenmultiplexern (M2) eine synchrone Zusammenfassung dieser Informationsflüsse (IA') bis zu einem maximalen Informationsfluß von IA : k m n 1E + IZ (IZ = Zusatzinformation für die Taktanpassung) vorgenommen wird (Fig. 1).
2. 2. Multiplexer nach Anspruch 1, dadurch gekennzeichnet, daß unter Wegfall der k Zwischenmultiplexer (k = m) bis zu 2 Eingangsmultiplexer (M1) auf einen synchronen Ausgangsmultiplexer arbeiten, wobei in den beiden Eingangsmultiplexern der Informationsfluß n 1E um die zur Taktanpassung notwendige Zusatzinformation 1z auf IA' = n IE + t/2 Iz erhöht wird (Fig. 2).
3. 3. Multiplexer nach Anspruch 2, dadurch gekennzeichnet, daß die Eingangsmultiplexer (M1) auf je einer Steckkarte untergebracht werden und durch Herausziehen einer Steckkarte eine Schaltung aktiviert wird, die am Ausgang des synchronen Ausgangsmultiplexers eine NRZ-Information mit der halben Bitrate gegenüber der Vollbeschaltung erscheinen läßt (Fig. 2).
4. 4. Multiplexer nach Anspruch 2, dadurch gekennzeichnet, daß die in die Eingangsmultiplexer M1 in Fig. 2 eingefügte Zusatzinformation in den beiden Speichern SPl und SP2 derart überschrieben wird, daß im nachfolgenden synchronen Multiplexer in jedem Fall, unabhängig von der Beschaltung der Eingangsmultiplexer (M1), die benötigten Codeworte zur Synchronisierung des Empfängers entstehen.