-
Schaltungsanordnung zum gesicherten Verarbeiten von digital dargestellten
Informationen Die Erfindung betrifft eine Schaltungsanordnung zum gesicherten Verarbeiten
von digital dargestellten Informationen mit Speichern, in denen je ein Bit eines
Informations- und Prüfziffern enthaltenden Wortes gespeichert sind, das einem fehlerkorrigierenden
Entschlüssler zugeführt ist, der das entschlüsselte Wort auf Schaltungseinheiten
gibt, die je einem Speicher zugeordnet sind und die ein aus dem ihnen zugeführten
Wort nach einer vorgegebenen Ubergangsfunktion gebildetes Signal den ihnen zugeordneten
Speichern zuführen.
-
Das Prinzipschaltbild einer derartigen Anordnung, die in dem Aufsatz
"Failure-Tolerant Computer Design", Academic Press, 1965, Seiten 132 bis 145 beschrieben
ist, ist in Figur 1 gezeigt. Zwecks einer einfachen und übersichtlichen Darstellung
ist angenommen, daß nur ein Einzelfehler korrigiert werden soll. Mehrere gleichzeitig
auftretende Fehler brauchen nicht korrigiert werden. Mit MI ... Mk sind Speicher,
z.B. sämtliche bistabile Kippstufen des Schaltwerkes eines Digitalrechners bezeichnet.
In ihnen ist ein Informationswort gespeichert, das durch zusätzliche, in den Speichern
Mk+1 ... Mn enthaltene Prüfziffern gesichert ist. Die Prüfziffern können nach einem
der bekannten fehlerkorrigierenden Code, z.B. dem Hamming-Code, gebildet sein. Die
Ausgänge der Speicher M1 ... >n sind mit den Eingängen von drei identisch aufgebauten
Decodern DISC1, DEC2, DEC3 verbunden, die aus dem ihnen zugeführten Wort, das aus
den Informationsziffern Z1 ... Zk und den
Prüfziffern Zk+1 ... Zn
besteht, jeweils ein- korrigiertes Informationswort mit den Ziffern Zll ... Zk1"
bzw.
-
212 ... Zk2" bzw. 213 ... Zk3" bilden. Ein Fehler in den Speichern
M1 ... Mk kann in den Decodern korrigiert werden, so daß sie, falls sie selbst ordnungsgemäß
arbeiten, fehlerfreie Wörter ausgeben.
-
An die Decoder DEC1, DEC2 und DEC3 sind Voter VII ... Vlk, ..., Vk1
... Vkk, ... Vnl ... Vnk angeschlossen. Die Voter Vii (i = 1 ... n) erhalten die
Ausgangssignale Zip'1, Z12" und Z13" der Decoder, die Voter Vi2 (i = 1 ... n) die
Ausgangssignale Z21", Z22", Z23" und so fort. Jeder Voter erhält also die einander
entsprechenden Decoderausgangssignale, die bei ordnungsgemäßem Arbeiten der Schaltungsanordnung,
insbesondere der Decoder, gleich sind. Jeder Voter prüft je drei ihm zugeführte
Signale auf Ubereinstimmung und gibt ein Signal ab, das dem Eingangssignal gleich
ist, das in der Mehrheit auftritt. Ist z.B. ein Decoder defekt, was sich schlimmstenfalls
in der Weise auswirkt, daß alle seine Ausgangssignale falsch sind, so erhalten die
Voter je zwei übereinstimmende Signale und ein davon abweichendes Signal. Das Ausgangssignal
der Voter ist in einem solchen Falle gleich den beiden übereinstimmenden, richtigen
Eingangssignalen. Der durch den defekten Decoder entstandene Fehler wird somit korrigiert.
Je k Voter, z.B. V11 ... Vlk; Vk1 ... Vkk und Vn1 ... Vnk geben das korrigierte
Informationswort Z1' ... Zk' auf Schaltungseinheiten UE1 ... UEn. Diese können ferner
von einer externen Schaltung über nicht dargestellte Leitungen gesicherte Eingangs
informationen erhalten und diese mit den Ausgangssignalen der Voter nach einer vorbestimmten
Übergangsfunktion verknüpfen. Die Ausgangssignale der Einheiten UEI ... UEk sind
die Informationsziffern und die der Einheiten UEk+1 ... UEn die Prüfziffern eines
neuen Digitalwortes. Ein Fehler, der durch einen defekten Voter oder durch ein fehlerhaftes
Arbeiten einer Ubergangseinheit entsteht,
führt zu einem fehlerhaften
Ausgangssignal der Speicher M1 ... Mn und wird daher in den Decodern korrigiert.
-
Soll eine derartige Schaltungsanordnung aufgebaut werden, bei der
gleichzeitig zwei oder mehr Fehler auftreten können, so muß entsprechend der Lehre
von den fehlerkorrigierenden Codes die Anzahl der Prüfziffern sowie der Decoder
erhöht werden.
-
Bei der Realisierung eines derartigen Schaltwerkes läßt sich der durch
die Möglichkeit der Fehlerkorrektur hervorgerufene Schaltungsaufwand in Grenzen
halten, da die Speicher M1 ... Mn, die Übergangseinheiten UE1 ... UEn und die Voter
VII und Vnk in integrierter Technik hergestellt werden können. Die Decoder müssen
dagegen im wesentlichen wegen der großen Anzahl ihrer Ein- und aus gänge aus diskreten
Bauelementen aufgebaut werden.
-
Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung
der eingangs beschriebenen Art zu schaffen, die einen geringeren Aufwand als die
beschriebene bekannte Anordnung erfordert.
-
Erfindungsgemäß wird diese Aufgabe dadurc#h gelöst, daß der Entschlüssler
einen an die Speicher angeschlossenen Prüfwortbildner enthält, der aus dem ihm von
den Speichern zugeführten gesicherten Wort ein gesichertes Prüfwort dieses Wortes
bildet und dieses Prüfwortkorrektoren zuführt, von denen jeder einem der Speicher
zugeordnet ist und an die je ein die Ubergangsfunktionseinheiten ansteuernder Informationskorrektor,
dem die Ausgangssignale der Speicher zugeführt sind, angeschlossen ist.
-
Im folgenden werden die Erfindung sowie weitere Vorteile und Ergänzungen
anhand der Figur 2, die das Prinzipschaltbild eines Ausführungsbeispiels zeigt,
näher beschrieben und erläutert.
-
Da im Ausführungsbeispiel nach Figur 2 von dem Schaltwerk nach Figur
1 ausgegangen ist, sind in den beiden Figuren entsprechende Baueinheiten mit gleichen
Bezugszeichen versehen. Die Schaltungsanordnung nach Figur 2 enthält demgemäß Übergangsfunktions-Einheiten
UE1 ... UEn und Speicher M1 ... Mn. Die Ausgangssignale der Speicher sind mit den
Eingängen eines Prüfwortbildners SB verbunden.
-
Dieser bildet aus den Ausgangssignalen der Speicher Z1 ... Znnach
den Regeln eines der bekannten Codes, z.B.
-
des Hamming-Codes, ein gesichertes Prüfwort mit den Ziffern S1 ...
Sm und Kontrollziffern Sm+1 ... Sm+M. Das Prüfwort S1 ... Sm ist im Ausführungsbeispiel
das Syndrom zu dem eingegebenen Wort Z1 ... Zn. Unter Syndrom ist dabei die Summe
der Prüfziffern modulo 2, von der, ebenfalls modulo 2, das ursprüngliche Additionsergebnis
der Prüfziffern subtrahiert wird, verstanden. Bei ungestörtem Betrieb haben die
Syndrome den Binärwert Null as gesicherte Prüfwort wird n Prüfwortkorrektoren SK1
... SKn, z.B. Syndromkorrektoren, zugeführt, die aus dem redundanten Prüfwort SI
... Sm+M jeweils ein korrigiertes Prüfwort S1' ... Sm' bilden. Mit diesen fehlerfreien
Syndromen wird in n gleichartigen Informationskorrektoren Ikl ... Ikn der Informationsanteil
Z1 ... Zk des Ausgangswortes der Speicher Ml ... Mk korrigiert und das korrigierte
Wort den Übergangsfunktionseinheiten UEI ... UEn zugeführt.
-
Bei jedem in der Praxis eingesetzten Schaltwerk müssen Ein- und Ausgabegrößen
behandelt werden. Die Eingangsgrößen werden in der Anordnung nach Figur 2 über Leitungen
X1 ... Xs Eingangsgrößen-Decodern DECE1 ... DECEn zugeführt, die aus den gesicherten
Eingangsgrößen Informationsworte X1' ... Xr' bilden. Diese werden den Übergangsfunktionseinheiten
UE1 ... UEn zugeführt und mit den Wörtern Zif ... Zk' verknüpft.
-
Können die Ausgangssignale der Speicher MI ... Mn bzw.
-
ein Teil davon nicht direkt als Ausgabewort dienen, so können die
Größen Z1 ... Zk' oder die Größen Z1 ... Zk nach einer Ausgangsfunktion in Einheiten
W1 ... Wn modifiziert werden. Das entstehende Ausgabewort Y1 ... Yn ist redundant
und kann vor einer Weiterverarbeitung auf Fehler geprüft und korrigiert werden.
-
Das beschriebene Ausführungsbeispiel unterscheidet sich von der bekannten
Anordnung nach Figur 1 dadurch, daß statt der drei Decoder, in denen jeweils ein
Prüfwort oder ein Syndrom gebildet werden muß, nur ein einziges Schaltnetz enthalten
ist, das ein redundantes Prüfwort bzw.
-
Syndrom bildet, das entsprechend einem Codewort aufgebaut ist. Die
einzelnen Bits des Prüfwortes werden in unabhängigen Baugruppen gebildet. Ferner
ist in dem Ausführungsbeispiel nach der Erfindung anstelle der Voter der bekannten
Anordnung jeweils ein Decoder eingesetzt, dessen Eingang ein redundantes Prüfwort
zugeführt wird und der ein korrigiertes Prüfwort abgibt. Die Vorteile der neuen
Schaltung sind darin zu sehen, daß der Prüfwortbildner, der eine Vielzahl von Bauelementen
enthält und wegen der hohen Zahl an Ein- und Ausgängen nicht integrierbar ist, nur
einmal benötigt wird. Die Schaltnetze zur Korrektur des Prüfwortes, die n-mal vorhanden
sind, hat dagegen eine kleine Zahl von Eingängen und ist deshalb in integrierter
Technik herstellbar. Es ist außerdem möglich, ein solches Schaltnetz für einen weiten
Bereich einzusetzen. Wählt man z.B. die Anzahl der Korrektur-Bits fúr das Prüfwort
gleich vier, so kann man das Prüfwort des ursprünglichen Informationswortes mit
bis zu 11 Prüfstellen sichern. Mit demselben Schaltnetz lassen sich somit digitale
Schaltwerke mit einer Speicherzahl bis zu 211-12, sofern das Auftreten eines einzigen
Fehler korrigiert werden soll, aufbauen, was eine praktisch und universelle Einsatzmöglichkeit
bedeutet.
-
Nach dem Prinzip des in Figur 2 gezeigten Schaltwerkes können ohne
weiteres auch solche Schaltwerke aufgebaut werden, die mehrere gleichzeitig auftretende
Fehler korrigieren. Dazu ist erforderlich, daß die Anzahl der Prüfziffern und damit
die Anzahl der Prüfwortkorrektoren, der Informationswortkorrektören, der Übergangsfunktionseinheiten
und der Speicher vergrößert wird.
-
2 Patentansprüche 2 Figuren