CH674689A5 - - Google Patents

Description

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PATENTANSPRUCH Schaltungsanordnung für Fernmeldeanlagen, insbesondere Fernsprechvermittlungsanlagen, mit Speichereinrichtungen, in denen zusätzlich zu einem Hauptspeicher für Informationspor-tionen ein Nebenspeicher für Hilfsinformationen vorgesehen ist, die vor einem Einschreiben der zu speichernden Informationsportionen jeweils aus denselben abgeleitet werden und anhand deren nach dem Auslesen der Informationsportionen dieselben auf ihre Richtigkeit überprüft werden, wodurch die Vorgänge des Einschreibens, der Speicherung und des Auslesens einer Funktionskontrolle auf Richtigkeit unterzogen sind, und mit Paritätsauswertern, die zur Überwachung fehlerfreier Über-tragungsvorgänge Paritätswerte zugehörig zu Informationsportionen bilden, und mit Vergleichern, denen hierzu an verschiedenen Stellen aus jeweils einer Informationsportion gewonnene Paritätswerte zugeführt werden, dadurch gekennzeichnet, dass zwei parallele Hauptspeicher und wenigstens ein Nebenspeicher für Paritätswerte vorgesehen sind, dass bei Nichtübereinstimmung jeweils zweier aus den Hauptspeichern ausgelesenen Informationsportionen mit Hilfe des betreffenden, gespeicherten Paritätswertes erkennbar ist, welche von den beiden ausgelesenen Informationsportionen die Richtige ist, und dass bei Nichtübereinstimmung eines in einem Nebenspeicher zwischengespeichert gewesenen Paritätswertes mit den aus den betreffenden ausgelesenen gleichen Informationsportionen gewonnenen Paritätswerten die Richtigkeit dieser Informationsportionen und die Fehlerhaftigkeit des betreffenden gespeichert gewesenen Paritätswertes erkennbar ist.

BESCHREIBUNG

Die Erfindung betrifft eine Schaltungsanordnung für Fernmeldeanlagen, insbesondere Fernsprechvermittlungsanlagen, mit Speichereinrichtungen, in denen zusätzlich zu einem Hauptspeicher für Informationsportionen ein Nebenspeicher für Hilfsinformationen vorgesehen ist, die vor einem Einschreiben der zu speichernden Informationsportionen jeweils aus denselben abgeleitet werden und anhand deren nach dem Auslesen der Informationsportionen dieselben auf ihre Richtigkeit überprüft werden, wodurch die Vorgänge des Einschreibens, der Speicherung und des Auslesens einer Funktionskontrolle auf Richtigkeit unterzogen sind, und mit Paritätsauswertern, die zur Überwachung fehlerfreier Übertragungsvorgänge Paritätswerte zugehörig zu Informationsportionen bilden, und mit Vergleichern, denen hierzu an verschiedenen Stellen aus jeweils einer Informationsportion gewonnene Paritätswerte zugeführt werden.

Eine Schaltungsanordnung dieser Art ist bereits durch die DE-OS 3 328 833 (VPA 83 P 1567) bekannt. In einer Schaltungsanordnung der eingangs genannten Art können Hauptspeicher und Nebenspeicher gleichartig und gleichberechtigt parallel angeordnet sein. In diesem Falle wird also ein und dieselbe Information in jedem der beiden Speicher gespeichert. Sofern beim Auslesen einer Information aus beiden Speichern Übereinstimmung festgestellt wird, wird davon ausgegangen, dass der Schreibvorgang, die Speicherung sowie der Lesevorgang bei jedem der beiden Speicher fehlerfrei stattgefunden haben, weil es überaus unwahrscheinlich ist, dass unabhängig voneinander in beiden Speichern bzw. deren Schreib- bzw. Leseeinrichtung ein und derselbe Fehler aufgetreten sein sollte. Übereinstimmung zweier unabhängig voneinander gespeicherter und gelesener Informationen ist also ein hochgradig sicheres Anzeichen dafür, dass Fehlerfreiheit vorliegt.

In einer Schaltungsanordnung der bekannten Art dient der Hauptspeicher zur Speicherung der jeweiligen Information, während der Nebenspeicher zur Speicherung eines aus der jeweiligen Information abgeleiteten Paritätswertes dient. Dies ermöglicht es, das für den Nebenspeicher erforderliche Speichervolumen ganz wesentlich zu beschränken. Während der Hauptspeicher für jede zu speichernde Information so viele Speicher-5 elemente aufweisen muss, wie Binärzeichen in einer jeweils zu speichernden Information enthalten sind, braucht der Nebenspeicher pro zu speichernde Information jeweils nur ein einziges Speicherelement aufzuweisen, nämlich für den aus der jeweiligen Information abgeleiteten Paritätswert. Von einer jeweils zu io speichernden Information wird also zunächst der Paritätswert abgeleitet, sodann werden die Information selber sowie deren Paritätswert gespeichert. Nach dem Auslesen einer Information wird aus ihr erneut der Paritätswert abgeleitet und dieser wird dann mit dem jeweils gespeichert gewesenen und ebenfalls aus-15 gelesenen Paritätswert verglichen. Wird dabei Übereinstimmung festgestellt, so wird davon ausgegangen, dass die gespeichert gewesene Information nach ihrem Auslesen fehlerfrei ist. Diese Bildung und Auswertung eines Paritätswertes ermöglicht es in bekannter Weise, den Aufwand für die betreffenden Speicher 20 einzuschränken. In diesem Zusammenhang ist es auch möglich, mit dem Hauptspeicher den für die Speicherung des jeweiligen Paritätswertes vorgesehenen Nebenspeicher zu vereinigen in einem Gesamtspeicher, von dem also ein grösserer Teil zur Speicherung der Informationen dient und ein kleinerer Teil zur 25 Speicherung der den Informationen zugeordneten Paritätswerte. In dieser Weise ist die genannte bekannte Anordnung aufgebaut, und sie arbeitet in der angesprochenen Weise.

Die beiden zuvor behandelten Speicherungsprinzipien und Speicherungsverfahren machen es möglich, Speicherungsfehler 30 zu erkennen und eine unbemerkte Weiterverarbeitung fehlerhaft gewordener Informationen zu verhindern. Tritt jedoch ein Fehler ein, so ist der jeweils gerade laufende Informationsverar-beitungsprozess gestört und dies kann zu einer unerwünschten und gegebenenfalls folgenschweren Betriebsunterbrechung füh-35 ren. Aus diesem Grunde wurden bereits Speicheranordnungen konzipiert, bei denen parallele Speicher vorgesehen sind, wobei jeder dieser Speicher mit einer eigenen Schreibeinrichtung und einer eigenen Leseeinrichtung ausgestattet ist. In diesem Falle ist also jede Informationsspeicherung eine dreifache. Nach 40 einem Lesen einer Information, das also ebenfalls dreifach unabhängig voneinander erfolgt, findet ein Vergleich zwischen den dabei gelesenen drei Informationen statt. Sofern sie übereinstimmen, ist hieran völlige Fehlerfreiheit erkennbar. Stimmen nur zwei Informationen überein und weicht die dritte In-45 formation ab, so ist hieraus nicht nur zu erkennen, dass ein Fehler eingetreten ist, sondern auch, wo, d.h. bei welchem Speicher, bzw. bei welcher Schreibeinrichtung bzw. bei welcher Leseeinrichtung ein Fehler eingetreten ist. Dadurch ist auch erkennbar, welche Information fehlerfrei ausgelesen worden ist, so und welche Information fehlerbehaftet ist. Durch dieses Speicherungsprinzip ist also gegenüber den beiden zuvor behandelten bekannten Speicherungsprinzipien nicht nur eine einfache Fehlerlokalisierung möglich, sondern auch eine unterbrechungslose Weiterführung des jeweils gerade laufenden Informations-55 Verarbeitungsprozesses. Trotz Eintreten eines Fehlers im Zusammenhang mit einem Schreibvorgang, Speicherungsvorgang bzw. Lesevorgang ist anschliessend noch zu erkennen, wie die jeweils ursprüngliche Information richtig, d.h. fehlerfrei gelautet hat. Dies wird erkauft durch den Aufwand von drei paralle-60 len Speichern einschliesslich jeweils einer Schreibeinrichtung und jeweils einer Leseeinrichtung.

Für die Erfindung besteht die Aufgabe, das Ziel einer einfachen Fehlerlokalisierungsmöglichkeit und Fehlereliminierung hinsichtlich einer unterbrechungslosen Fortsetzung des jeweils 65 gerade laufenden Informationsverarbeitungsprozesses mit geringerem Aufwand zu erreichen.

Die Erfindung löst die ihr gestellte Aufgabe dadurch, dass zwei parallele Hauptspeicher und wenigstens ein Nebenspeicher

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für Paritätswerte vorgesehen sind, dass bei Nichtübereinstimmung jeweils zweier aus den Hauptspeichern ausgelesenen Informationsportionen mit Hilfe des betreffenden, gespeicherten Paritätswertes erkennbar ist, welche von den beiden ausgelesenen Informationsportionen die Richtige ist, und dass bei Nichtübereinstimmung eines in einem Nebenspeicher zwischengespeichert gewesenen Paritätswertes mit den aus den betreffenden ausgelesenen gleichen Informationsportionen gewonnenen Paritätswerten die Richtigkeit dieser Informationsportionen und die Fehlerhaftigkeit des betreffenden gespeichert gewesenen Paritätswertes erkennbar ist.

Durch die Erfindung wird der Vorteil erreicht, dass der Aufwand für einen der drei Speicher wesentlich herabgesetzt werden kann. Trotzdem dieser Speicher nur für eine Speicherung von Paritätswerten ausgelegt zu sein braucht, ist eine sofortige Fehlerlokalisierung möglich, sowie eine lückenlose Fortsetzung des jeweils gerade laufenden Informationsverarbeitungsprozesses.

In der Zeichnung ist ein Ausführungsbeispiel der Erfindung nur in wesentlich zu ihrem Verständnis beitragenden Bestandteilen dargestellt, worauf dieselbe jedoch keineswegs beschränkt ist.

Es sind zwei Hauptspeicher AI und A2 vorgesehen, von denen jeder pro Nutzdaten-Wort ein Speichervolumen von je 32 bit umfasst. Unter einem Nutzdaten-Wort sei hier eine Informationsportion im erfindungsgemässen Sinne verstanden. Ausserdem ist ein Nebenspeicher b vorgesehen, der zur Speicherung von Paritätswerten pro Nutzdaten-Wort dient.

Beim Lesen von zwei einander entsprechenden Nutzdaten-Worten in an sich bekannter Weise aus den beiden Hauptspeichern AI und A2 werden diese Nutzdaten-Worte mit Hilfe der denselben zugeordneten Paritätswerte überprüft, die aus dem Hilfsspeicher B gelesen werden. Diese Paritätswerte können pro Nutzdaten-Wort aus mehreren bits bestehen, ebensogut jedoch auch nur aus einem einzigen. Bestehen sie aber pro Nutzdaten-Wort aus mehreren bits, so entspricht jedes von denselben immer einer Mehrzahl von bits des Nutzdaten-Wortes; je ein bit eines Paritätswertes entspricht also mehreren bits des Nutzdatenwortes, jedoch jeweils nur immer einem Teil der Gesamtheit der bits des ganzen Nutzdaten-Wortes. Jeder dieser Teile umfasst jeweils einen bestimmten Bereich des gesamten Nutzdaten-Wortes. Dabei überlappen sich aber diese verschiedenen Bereiche teilweise, und zwar in sukzessivem Sinne.

Durch eine Paritätsprüfung gemäss diesem Schema, also mit Hilfe von mehrstelligen binärcodierten Paritätswerten pro Nutzdaten-Wort ist in an sich bekannter Weise die Möglichkeit geschaffen, Ein-bit-Fehler nicht nur zu erkennen, sondern auch zu korrigieren.

Von wesentlicher Bedeutung im erfindungsgemässen Zusammenhang ist die Möglichkeit, bei Nichtübereinstimmung von Nutzdaten-Worten anhand des im Nebenspeicher B zugeordnet gespeicherten jeweiligen Paritätswertes zu erkennen, welcher der beiden Hauptspeicher bei Auftreten eines Fehlers fehlerhaft geworden ist. Dabei möge der Begriff «Hauptspeicher» auch immer in an sich bekannter Weise die zugehörige Schreibeinrichtung und die zugehörige Leseeinrichtung mitumfassen.

Nichtübereinstimmung zwischen jeweils dem einen und dem anderen von zwei zusammengehörenden Nutzdatenworten wird immer mittels der Prüfer Cl und C2 festgestellt, die auch als Vergleicher bezeichnet werden können. Diese Prüfer empfangen jeweils das gelesene Nutzdatenwort aus dem einem und dem anderen der beiden Hauptspeicher und bilden hieraus jeweils den Paritätswert, dem bei Fehlerfreiheit der aus dem Nebenspeicher gelesene zugehörige Paritätswert entsprechen muss. Darüber hinaus ist es auch möglich, dass die Prüfer Cl und C2 unmittelbar die gelesenen Nutzdaten-Worte vollständig über den Weg c direkt miteinander vergleichen.

Zeigen nun die durchgeführten Vergleiche, dass die beiden aus den beiden Hauptspeichern jeweils gelesenen zusammengehörenden Nutzdaten-Worte nicht übereinstimmen, so zeigen die Prüfer Cl und C2 an, welchem der beiden gelesenen Nutzdaten-Worte der ebenfalls gespeicherte und gelesene zugehörige 5 Paritätswert nicht entspricht. Hieran ist nicht nur erkennbar, dass ein Fehler überhaupt aufgetreten ist, sondern darüber hinaus, in welchem der beiden Hauptspeicher dieser Fehler aufgetreten ist.

Es kann jedoch auch der Fall auftreten, dass beide Prüfer io Cl und C2 beim Lesen zweier zusammengehörender Nutzdaten-Worte aus den beiden Hauptspeichern AI und A2 feststellen, dass die aus ihnen gewonnenen Paritätswerte in beiden Fällen nicht übereinstimmen mit dem im Nebenspeicher B zugeordnet gespeichert gewesenen und ebenfalls gelesenen Paritätswert. In 15 diesem Falle prüfen die Vergleicher Cl und C2 die Übereinstimmung der beiden Nutzdaten-Worte. Liegt Übereinstimmung vor, so ist für die beiden Prüfer Cl und C2 hieraus erkennbar, dass die beiden Hauptspeicher AI und A2 nicht fehlerbehaftet sind, sondern dass der aufgetretene Fehler im Nebenspeicher B 20 zu suchen ist.

Die Ergebnisse der von den Prüfern Cl und C2 durchgeführten Vergleiche in der zuvor beschriebenen Weise werden von einer Auswahllogik D übernommen. Wurde in der beschriebenen Weise eine Fehlerhaftigkeit in dem Hauptspeicher 25 AI festgestellt, so veranlasst die Auswahllogik D anhand der von den Prüfern Cl und C2 erhaltenen Prüfergebnisse, dass die Kontakte dl und d2 aus ihrer dargestellten Ruhelage in ihre Arbeitslage überführt werden. Dadurch wird bewirkt, dass der im Hauptspeicher AI aufgetretene und erkannte Fehler unwirksam 30 geschaltet wird. Die Weiterführung der laufenden Informationsverarbeitungsvorgänge erfolgt von da an in Zusammenarbeit mit dem Hauptspeicher A2. Entsprechendes gilt umgekehrt, wenn der Hauptspeicher A2 als fehlerhaft erkannt wird und der Hauptspeicher AI fehlerfrei geblieben ist. Wie aus der 35 Zeichnung ersichtlich ist, führen jeweils zwei Wege von jedem der Hauptspeicher AI und A2 zu den Umschaltern dl und d2. Derjenige von diesen beiden Wegen, mit dem einerseits der Prüfer Cl und andererseits der Prüfer C2 verbunden ist, dient zur Durchgabe der Nutzdaten-Worte. Jeweils der andere Weg dient 40 zur Durchgabe von Paritätswerten, die zusätzlich aus Leseinformationen gebildet werden, die aus den beiden Hauptspeichern ausgelesen werden und zusammen jeweils mit den Nutzdaten-Worten weitergegeben werden. In Zusammenhang mit der Fehlererkennung und Fehlerlokalisierung ist ausser der in der be-45 schriebenen Weise durchgeführten Fehlereliminierung (Unwirksamschaltung) auch eine entsprechende Alarmsignalgabe vorgesehen.

Der in dem Nebenspeicher B in Zuordnung zu je zwei zusammengehörenden und in den Hauptspeichern AI und A2 in so der angegebenen Weise gespeicherten Nutzdatenworten jeweils ebenfalls gespeicherte Paritätswert kann ein Ein-bit-Wert, oder aber auch ein Mehr-bit-Wort sein. Letztere Ausführungsweise schafft hierausgehend über die Möglichkeit einer Fehlererkennung die Möglichkeit einer Fehlerkorrektur. Mit Hilfe eines 55 mehrstelligen binärcodierten Paritätswertes ist es möglich, das Auftreten eines Fehlers im betreffenden Nutzdatenwort nicht nur überhaupt zu erkennen, sondern darüber hinaus auch zu erkennen, an welcher Stelle der betreffende Fehler aufgetreten ist. Hieraus ergibt sich die Möglichkeit einer Fehlerkorrektur. 60 Darüber hinaus besteht die Möglichkeit, in beiden Hauptspeichern, vorzugsweise aber nur in einem derselben, zum Beispiel im Hauptspeicher AI zusätzlich zu jedem Nutzdatenwort je ein Paritätsbit in einem Speicherteil a zu speichern. Tritt nun der beschriebene Fall ein, dass der Nebenspeicher B aufgrund 65 eines erkannten Fehlers abgeschaltet wird, ist auch in dieser Situation noch eine Überwachung der Hauptspeicher gegeben.

Tritt dann nämlich ein Ein-bit-Fehler in einem der Hauptspeicher auf, so ist nicht nur diese Tatsache als solche anhand der

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Nichtübereinstimmung der jeweils gelesenen beiden Nutzdaten-worte erkennbar, sondern das dabei ebenfalls mit ausgelesene Paritätsbit ermöglicht eine Feststellung, welches der beiden Nutzdatenworte das verfälschte und welches der beiden das jeweils unverfälschte ist. Dies schafft die Möglichkeit, den jeweils aufgetretenen Fehler unwirksam zu machen.

In Zusammenhang mit dem erfindungsgemässen Ausführungsbeispiel ist auch das Einschreiben von Nutzdatenworten in das beschriebene Speichersystem von wesentlicher Bedeutung.

Für den Fall, dass die vom übrigen System angelieferten Adressen, Nutzdaten oder zugehörigen Kontrollbits sowie die Steuerinformationen schon vor dem Einschreiben fehlerhaft sind, kann es beim Auslesen zu verhängnisvollen Fehlerinterpretationen von Alarmen kommen. Die Fehlerfreiheit dieser Signale wird daher in allen drei Speichern zusätzlich überwacht, zum Beispiel durch eine Überprüfung der angelieferten Nutzdaten mit Hilfe der gelieferten Kontrollbits. Im Fehlerfall kann dann eine Fehlerkorrektur vorgenommen werden. Solange durch Schreibzyklen immer nur ganze Nutzdatenworte eingeschrieben werden, ist dieses Verfahren relativ unkompliziert. Sobald aber das anzuspeichernde Kontrollbit-Muster des Paritätswertes auch aus solchen Teilen von Nutzdatenworten abzuleiten ist, und folglich hinsichtlich Inhaltes hierdurch beein-flusst wird, die nicht überschrieben werden, sind weitere Überlegungen bezüglich der Quelle der einzuschreibenden Kontrollbits des jeweiligen Paritätswertes notwendig. Der Ablauf solcher «Teil-Schreibzyklen» wird anschliessend genauer beschrieben.

Es wird vorausgesetzt, dass eine jeweils angelieferte Information durch das vorher beschriebene Verfahren fehlerfrei ist. Diese Information besteht u.a. auch aus sogenannten Auswahlbits, die die zu überschreibenden Bitstellen des jeweiligen Nutzdatenwortes selektieren sollen. Diese Auswahlbits werden von einem Pufferspeicher Y aufgenommen. Wegen der schon erwähnten Beeinflussung der abzuspeichernden Kontrollbits wird zunächst das zu verändernde Nutzdatenwort vollständig ausgelesen und von einem Pufferspeicher X aufgenommen. Die Kontrollbits des Paritätswertes gelangen in einen Pufferspeicher Z. Danach werden die sogenannten «bleibenden Daten» korrigiert oder unkorrigiert — beides ist prinzipiell möglich — zusammen mit den neu angelieferten Daten an dem betreffenden adressierten Speicherwortplatz im Speicher AI' eingeschrieben. Die Bildung der zugehörigen abzuspeichernden Kontrollbits des jeweiligen Paritätswertes findet zunächst in beiden Nutzdatenwort-Speichern AI und A2 statt. Hierzu werden die zu den neu einzuschreibenden Daten passenden angelieferten Kontrollbits verwendet. Diese Kontrollbits werden in die Paritätsbildung von zwei vollständigen DED-SEC-Netzwerken EDCA und EDCB einbezogen. Die gelesene Information wird, gesteuert durch die Auswahlbits, zwischen beiden Netzwerken aufgeteilt.

Das Netzwerk EDCA erhält eine Torschaltung gl gesteuert nur die bleibenden Daten und bildet durch Exclusiv-Oderierung mit den angelieferten Kontrollbits das vorläufig einzuschreibende Kontrollbit-Muster XA. Analog bekommt das Netzwerk EDCB nur die zu überschreibenden Daten und bildet durch Exclusiv-Oderierung mit den angelieferten Kontrollbits und den ausgelesenen Kontrollbits eine Zwischeninformation XB. Diese Informationen XA und XB von beiden Nutzbit-Speichern gelangen jeweils in den Kontrollbit-Speicher B. Dort entstehen durch Exclusiv-Oderierung von XA und XB mittels Gatterschaltung G die sogenannten «Syndrome». Ein Syndrombit, das auf log. «1» liegt, kennzeichnet eine Abweichung zwischen dem zugeordneten ausgelesenen Kontrollbit und dem zugeordneten durch Paritätsbildung über die ausgelesene Information neu generierten Kontrollbit. Ausser Datenfehlern führen durch die spezielle Verschaltung auch Fehler bei der Generierung der

Kontrollbits (Netzwerk EDCA) und auch Fehler bei der Auswertung der Auswahlbits (Netzwerk EDCA und EDCB) in der Regel zur Bildung von Syndrommustern ungleich Null. Ist dies der Fall, dann wird automatisch der andere Nutzbit-Speicher 5 als Quelle der einzuschreibenden Kontrollbits ausgewählt, während im Normalfall immer derselbe Nutzdaten-Speicher als Quelle dient. Die der Gatterschaltung G nachgeordnete Einrichtung L dient zur Kontrollbit-Korrektur.

Damit gewährleistet ist, dass Ein-bit-Nutzdatenfehler nach io einem Lesezyklus korrigierbar sind, müssen die gleichzeitig ausgelesenen Kontrollbits mit der fehlerfreien Nutzinformation konsistent sein. Bei zwei verfügbaren Nutzbit-Speichern ist dies in der Regel durch das zuletzt beschriebene Auswahl-Verfahren garantiert. Diese Garantie kann natürlich nicht aufrechterhalten 15 werden, wenn ein Nutzdaten-Speicher abgeschaltet wurde. Für diesen Fall ist ein Blockieren der Kontrollbit-Auswahl und je eine Korrekturschaltung L pro Hauptspeicher vorgesehen. Sie entscheidet anhand der Auswahlbits und des Syndrommusters zunächst, ob ein 1 Bit-Fehler entweder in den zu überschreiben-20 den Lesedaten oder in den bleibenden Lesedaten vorhanden ist.

Nur wenn letzteres zutrifft, werden diejenigen generierten Kontrollbits, deren zugeordnete Syndrombits ungleich Null sind, vor dem Einschreiben noch invertiert. Auf diese Weise können Ein-bit-Fehler in den bleibenden Daten spätestens nach 25 dem nächsten Auslesen des fehlerhaften Datenwortes noch korrigiert werden.

Als Beispiel für ein DED-SEC-Netzwerk, so wie es für den Lösungsvorschlag verwendbar ist, kann der EDC-Baustein Am2960 in der 32-Bit-Schaltung dienen. Hierzu sei auf die Zeit-30 schrift «Elektronik» 19/19.9.1986 Seite 83 ff. verwiesen.

Zur weiteren Erläuterung der Schreibproblematik sei noch darauf hingewiesen, dass der Zweck von EDC-Netzwerk EDCA und EDCB sowie der als Auswahlschaltung wirkenden Korrekturschaltung L es ist, bei Schreibzyklen die Kontrollbits so zu 35 generieren, dass hierbei wirksame Fehler durch Synchronbits ungleich Null am Ausgang der Gatterschaltung G entdeckt werden und zu einem Umschalten auf die andere Kontrollbit-Quel-Ie, d.h. den jeweils anderen Nutzbit-Speicher, führen. Das Netzwerk al bildet die sieben Teilparitäten über die Kontroll-40 bits der neu einzuschreibenden Information und die erhalten bleibenden Bits des zu verändernden Speicherwortes, was in Summe die Kontrollbits des neuen Speicherwortes ergibt. Das EDC-Netzwerk EDCB bildet über die zu überschreibenden Datenbits, die Kontrollbits der neu einzuschreibenden Information 45 und die ausgelesenen Kontrollbits vom Kontrollbitspeicher eine Zwischeninformation XB, die durch XOR-Bildung mit der Information aus dem EDC-Netzwerk EDCA am Ausgang der Gatterschaltung B gerade die Syndrombits der Lesedaten ergibt. Das XOR- und die zuvor genannten beiden Netzwerke bilden so zusammen nämlich ein grosses Paritätsnetz, in das die Kontrollbits der neu einzuschreibenden Information zweimal eingehen und daher am Ausgang der Gatterschaltung G nicht wirksam werden. Fehler in diesem Paritätsnetz führen letztlich zu Syndrombits ungleich Null am Ausgang der Gatterschaltung G. 55 In dem Fall, dass einer der Nutzdaten-Speicher ausgefallen ist, wird die Kontrollbitauswahl auf den anderen Nutzdaten-Speicher festgelegt. Um nun auch im Falle von Ein-bit-Fehlern in der Leseinformation korrekte Kontrollbits zu erhalten, ist die Kontrollbitkorrektur vorgesehen. Die Kontrollbits werden nun 60 anhand der korrespondierenden Syndrombits des Bitfehlers genau dann invertiert, wenn der Teil der Leseinformation, der den Bitfehler enthält, erhalten bleibt. Eine spätere Bitfehlerkorrektur bei einem Lesezyklus ist nämlich nur mit Kontrollbits möglich, die zur fehlerfreien Information passen. Eine Korrek-65 tur ist deshalb notwendig, weil bei Schreibzyklen das fehlerhafte Bit wieder ins Speichermedium eingeschrieben wird.

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1 Blatt Zeichnungen