CH674689A5

CH674689A5 -

Info

Publication number: CH674689A5
Application number: CH172488A
Authority: CH
Inventors: Hans-Werner Knefel; Carl Trainer
Original assignee: Siemens Ag
Priority date: 1987-05-18
Filing date: 1988-05-09
Publication date: 1990-06-29
Also published as: DE3716594C2; DE3716594A1

Description

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PATENTANSPRUCH Schaltungsanordnung für Fernmeldeanlagen, insbesondere Fernsprechvermittlungsanlagen, mit Speichereinrichtungen, in denen zusätzlich zu einem Hauptspeicher für Informationspor-tionen ein Nebenspeicher für Hilfsinformationen vorgesehen ist, die vor einem Einschreiben der zu speichernden Informationsportionen jeweils aus denselben abgeleitet werden und anhand deren nach dem Auslesen der Informationsportionen dieselben auf ihre Richtigkeit überprüft werden, wodurch die Vorgänge des Einschreibens, der Speicherung und des Auslesens einer Funktionskontrolle auf Richtigkeit unterzogen sind, und mit Paritätsauswertern, die zur Überwachung fehlerfreier Über-tragungsvorgänge Paritätswerte zugehörig zu Informationsportionen bilden, und mit Vergleichern, denen hierzu an verschiedenen Stellen aus jeweils einer Informationsportion gewonnene Paritätswerte zugeführt werden, dadurch gekennzeichnet, dass zwei parallele Hauptspeicher und wenigstens ein Nebenspeicher für Paritätswerte vorgesehen sind, dass bei Nichtübereinstimmung jeweils zweier aus den Hauptspeichern ausgelesenen Informationsportionen mit Hilfe des betreffenden, gespeicherten Paritätswertes erkennbar ist, welche von den beiden ausgelesenen Informationsportionen die Richtige ist, und dass bei Nichtübereinstimmung eines in einem Nebenspeicher zwischengespeichert gewesenen Paritätswertes mit den aus den betreffenden ausgelesenen gleichen Informationsportionen gewonnenen Paritätswerten die Richtigkeit dieser Informationsportionen und die Fehlerhaftigkeit des betreffenden gespeichert gewesenen Paritätswertes erkennbar ist. PATENT CLAIM Circuit arrangement for telecommunication systems, in particular telephone switching systems, with memory devices in which, in addition to a main memory for information portions, a secondary memory for auxiliary information is provided, which is derived from the information portions to be stored before the information portions to be stored are written on and based on the same after reading out the information portions are checked for correctness, as a result of which the processes of writing, storing and reading out are subjected to a functional check for correctness, and with parity evaluators, which form parity values associated with information portions for the monitoring of error-free transmission processes, and with comparators, who do this at various points Parity values obtained from a portion of information are supplied, characterized in that two parallel main memories and at least one secondary memory for par Itity values are provided that if two portions of information read from the main memories do not match, the stored parity value in question can be used to determine which of the two read portions of information is the correct one, and that if a parity value temporarily stored in a secondary memory does not match the ones from the relevant ones read parity values obtained from the same information portions, the correctness of these information portions and the incorrectness of the relevant stored parity value can be recognized.

BESCHREIBUNG DESCRIPTION

Die Erfindung betrifft eine Schaltungsanordnung für Fernmeldeanlagen, insbesondere Fernsprechvermittlungsanlagen, mit Speichereinrichtungen, in denen zusätzlich zu einem Hauptspeicher für Informationsportionen ein Nebenspeicher für Hilfsinformationen vorgesehen ist, die vor einem Einschreiben der zu speichernden Informationsportionen jeweils aus denselben abgeleitet werden und anhand deren nach dem Auslesen der Informationsportionen dieselben auf ihre Richtigkeit überprüft werden, wodurch die Vorgänge des Einschreibens, der Speicherung und des Auslesens einer Funktionskontrolle auf Richtigkeit unterzogen sind, und mit Paritätsauswertern, die zur Überwachung fehlerfreier Übertragungsvorgänge Paritätswerte zugehörig zu Informationsportionen bilden, und mit Vergleichern, denen hierzu an verschiedenen Stellen aus jeweils einer Informationsportion gewonnene Paritätswerte zugeführt werden. The invention relates to a circuit arrangement for telecommunication systems, in particular telephone switching systems, with memory devices in which, in addition to a main memory for information portions, a secondary memory for auxiliary information is provided, which is derived from the same before the information portions to be stored are written, and on the basis thereof after the information portions have been read out they are checked for correctness, as a result of which the processes of writing, storing and reading out are subjected to a functional check for correctness, and with parity evaluators, which form parity values associated with information portions for monitoring error-free transmission processes, and with comparators, who do this at different points Parity values obtained in each case are supplied to an information portion.

Eine Schaltungsanordnung dieser Art ist bereits durch die DE-OS 3 328 833 (VPA 83 P 1567) bekannt. In einer Schaltungsanordnung der eingangs genannten Art können Hauptspeicher und Nebenspeicher gleichartig und gleichberechtigt parallel angeordnet sein. In diesem Falle wird also ein und dieselbe Information in jedem der beiden Speicher gespeichert. Sofern beim Auslesen einer Information aus beiden Speichern Übereinstimmung festgestellt wird, wird davon ausgegangen, dass der Schreibvorgang, die Speicherung sowie der Lesevorgang bei jedem der beiden Speicher fehlerfrei stattgefunden haben, weil es überaus unwahrscheinlich ist, dass unabhängig voneinander in beiden Speichern bzw. deren Schreib- bzw. Leseeinrichtung ein und derselbe Fehler aufgetreten sein sollte. Übereinstimmung zweier unabhängig voneinander gespeicherter und gelesener Informationen ist also ein hochgradig sicheres Anzeichen dafür, dass Fehlerfreiheit vorliegt. A circuit arrangement of this type is already known from DE-OS 3 328 833 (VPA 83 P 1567). In a circuit arrangement of the type mentioned at the outset, the main memory and secondary memory can be arranged in parallel in the same way and with equal rights. In this case, the same information is stored in each of the two memories. If a match is found when reading out information from both memories, it is assumed that the writing process, the storage and the reading process took place without error in each of the two memories, because it is extremely unlikely that the two memories or their writing will be independent of one another - or reading device and the same error should have occurred. Matching two pieces of information that are stored and read independently of one another is therefore a highly reliable sign that there is no error.

In einer Schaltungsanordnung der bekannten Art dient der Hauptspeicher zur Speicherung der jeweiligen Information, während der Nebenspeicher zur Speicherung eines aus der jeweiligen Information abgeleiteten Paritätswertes dient. Dies ermöglicht es, das für den Nebenspeicher erforderliche Speichervolumen ganz wesentlich zu beschränken. Während der Hauptspeicher für jede zu speichernde Information so viele Speicher-5 elemente aufweisen muss, wie Binärzeichen in einer jeweils zu speichernden Information enthalten sind, braucht der Nebenspeicher pro zu speichernde Information jeweils nur ein einziges Speicherelement aufzuweisen, nämlich für den aus der jeweiligen Information abgeleiteten Paritätswert. Von einer jeweils zu io speichernden Information wird also zunächst der Paritätswert abgeleitet, sodann werden die Information selber sowie deren Paritätswert gespeichert. Nach dem Auslesen einer Information wird aus ihr erneut der Paritätswert abgeleitet und dieser wird dann mit dem jeweils gespeichert gewesenen und ebenfalls aus-15 gelesenen Paritätswert verglichen. Wird dabei Übereinstimmung festgestellt, so wird davon ausgegangen, dass die gespeichert gewesene Information nach ihrem Auslesen fehlerfrei ist. Diese Bildung und Auswertung eines Paritätswertes ermöglicht es in bekannter Weise, den Aufwand für die betreffenden Speicher 20 einzuschränken. In diesem Zusammenhang ist es auch möglich, mit dem Hauptspeicher den für die Speicherung des jeweiligen Paritätswertes vorgesehenen Nebenspeicher zu vereinigen in einem Gesamtspeicher, von dem also ein grösserer Teil zur Speicherung der Informationen dient und ein kleinerer Teil zur 25 Speicherung der den Informationen zugeordneten Paritätswerte. In dieser Weise ist die genannte bekannte Anordnung aufgebaut, und sie arbeitet in der angesprochenen Weise. In a circuit arrangement of the known type, the main memory serves to store the respective information, while the secondary memory serves to store a parity value derived from the respective information. This makes it possible to limit the storage volume required for the secondary storage unit quite significantly. While the main memory must have as many memory elements for each piece of information to be stored as there are binary characters in each piece of information to be stored, the secondary memory need only have one memory element for each piece of information to be stored, namely for the one derived from the respective information Parity value. The parity value is thus first derived from information to be stored in each case, then the information itself and its parity value are stored. After reading out information, the parity value is derived from it again and this is then compared with the parity value that was stored and also read out. If agreement is found, it is assumed that the information that has been stored is error-free after it has been read out. This formation and evaluation of a parity value makes it possible, in a known manner, to restrict the effort for the relevant memories 20. In this context, it is also possible to combine with the main memory the secondary memory provided for the storage of the respective parity value in an overall memory, of which a larger part is used for storing the information and a smaller part for storing the parity values assigned to the information. The known arrangement mentioned is constructed in this way and it operates in the manner mentioned.

Die beiden zuvor behandelten Speicherungsprinzipien und Speicherungsverfahren machen es möglich, Speicherungsfehler 30 zu erkennen und eine unbemerkte Weiterverarbeitung fehlerhaft gewordener Informationen zu verhindern. Tritt jedoch ein Fehler ein, so ist der jeweils gerade laufende Informationsverar-beitungsprozess gestört und dies kann zu einer unerwünschten und gegebenenfalls folgenschweren Betriebsunterbrechung füh-35 ren. Aus diesem Grunde wurden bereits Speicheranordnungen konzipiert, bei denen parallele Speicher vorgesehen sind, wobei jeder dieser Speicher mit einer eigenen Schreibeinrichtung und einer eigenen Leseeinrichtung ausgestattet ist. In diesem Falle ist also jede Informationsspeicherung eine dreifache. Nach 40 einem Lesen einer Information, das also ebenfalls dreifach unabhängig voneinander erfolgt, findet ein Vergleich zwischen den dabei gelesenen drei Informationen statt. Sofern sie übereinstimmen, ist hieran völlige Fehlerfreiheit erkennbar. Stimmen nur zwei Informationen überein und weicht die dritte In-45 formation ab, so ist hieraus nicht nur zu erkennen, dass ein Fehler eingetreten ist, sondern auch, wo, d.h. bei welchem Speicher, bzw. bei welcher Schreibeinrichtung bzw. bei welcher Leseeinrichtung ein Fehler eingetreten ist. Dadurch ist auch erkennbar, welche Information fehlerfrei ausgelesen worden ist, so und welche Information fehlerbehaftet ist. Durch dieses Speicherungsprinzip ist also gegenüber den beiden zuvor behandelten bekannten Speicherungsprinzipien nicht nur eine einfache Fehlerlokalisierung möglich, sondern auch eine unterbrechungslose Weiterführung des jeweils gerade laufenden Informations-55 Verarbeitungsprozesses. Trotz Eintreten eines Fehlers im Zusammenhang mit einem Schreibvorgang, Speicherungsvorgang bzw. Lesevorgang ist anschliessend noch zu erkennen, wie die jeweils ursprüngliche Information richtig, d.h. fehlerfrei gelautet hat. Dies wird erkauft durch den Aufwand von drei paralle-60 len Speichern einschliesslich jeweils einer Schreibeinrichtung und jeweils einer Leseeinrichtung. The two storage principles and storage methods discussed above make it possible to recognize storage errors 30 and to prevent further processing of information that has become incorrect. However, if an error occurs, the information processing process currently running is disrupted and this can lead to an undesirable and possibly serious business interruption. For this reason, memory arrangements have been designed in which parallel memories are provided, each of these memories is equipped with its own writing device and its own reading device. In this case, each information store is tripled. After 40 pieces of information have been read, that is to say three times independently of one another, a comparison is made between the three pieces of information read. If they match, this shows that there are no errors. If only two pieces of information match and the third piece of information differs, it can be seen from this not only that an error has occurred, but also where, i.e. which memory or which writing device or which reading device has an error. This also shows which information has been read without errors, and which information has errors. By means of this storage principle, not only a simple error localization is possible compared to the two known storage principles previously dealt with, but also an uninterrupted continuation of the currently running information processing process. Despite the occurrence of an error in connection with a write process, save process or read process, it can then still be seen how the original information is correct, i.e. sounded flawless. This is paid for by the expense of three parallel memories, including one writing device and one reading device each.

Für die Erfindung besteht die Aufgabe, das Ziel einer einfachen Fehlerlokalisierungsmöglichkeit und Fehlereliminierung hinsichtlich einer unterbrechungslosen Fortsetzung des jeweils 65 gerade laufenden Informationsverarbeitungsprozesses mit geringerem Aufwand zu erreichen. The object of the invention is to achieve the goal of simple error localization and error elimination with regard to an uninterrupted continuation of the 65 information processing process currently running with less effort.

Die Erfindung löst die ihr gestellte Aufgabe dadurch, dass zwei parallele Hauptspeicher und wenigstens ein Nebenspeicher The invention solves the task set by two parallel main memories and at least one secondary memory

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für Paritätswerte vorgesehen sind, dass bei Nichtübereinstimmung jeweils zweier aus den Hauptspeichern ausgelesenen Informationsportionen mit Hilfe des betreffenden, gespeicherten Paritätswertes erkennbar ist, welche von den beiden ausgelesenen Informationsportionen die Richtige ist, und dass bei Nichtübereinstimmung eines in einem Nebenspeicher zwischengespeichert gewesenen Paritätswertes mit den aus den betreffenden ausgelesenen gleichen Informationsportionen gewonnenen Paritätswerten die Richtigkeit dieser Informationsportionen und die Fehlerhaftigkeit des betreffenden gespeichert gewesenen Paritätswertes erkennbar ist. For parity values, it is provided that if two portions of information read from the main memories do not match, the stored parity value in question can be used to determine which of the two read portions of information is the correct one, and that if a parity value temporarily stored in a secondary memory does not match the ones from the the correct parity values obtained from the same read portions of information obtained, the correctness of these information portions and the incorrectness of the parity value in question which has been stored can be recognized.

Durch die Erfindung wird der Vorteil erreicht, dass der Aufwand für einen der drei Speicher wesentlich herabgesetzt werden kann. Trotzdem dieser Speicher nur für eine Speicherung von Paritätswerten ausgelegt zu sein braucht, ist eine sofortige Fehlerlokalisierung möglich, sowie eine lückenlose Fortsetzung des jeweils gerade laufenden Informationsverarbeitungsprozesses. The advantage of the invention is that the effort for one of the three memories can be significantly reduced. Despite the fact that this memory only needs to be designed for storing parity values, immediate error localization is possible, as well as a seamless continuation of the information processing process currently running.

In der Zeichnung ist ein Ausführungsbeispiel der Erfindung nur in wesentlich zu ihrem Verständnis beitragenden Bestandteilen dargestellt, worauf dieselbe jedoch keineswegs beschränkt ist. In the drawing, an embodiment of the invention is shown only in components which contribute significantly to its understanding, to which the same is in no way limited.

Es sind zwei Hauptspeicher AI und A2 vorgesehen, von denen jeder pro Nutzdaten-Wort ein Speichervolumen von je 32 bit umfasst. Unter einem Nutzdaten-Wort sei hier eine Informationsportion im erfindungsgemässen Sinne verstanden. Ausserdem ist ein Nebenspeicher b vorgesehen, der zur Speicherung von Paritätswerten pro Nutzdaten-Wort dient. Two main memories AI and A2 are provided, each of which contains a storage volume of 32 bits each for user data word. A useful data word is understood here to mean a portion of information in the sense according to the invention. In addition, a secondary memory b is provided, which is used to store parity values per user data word.

Beim Lesen von zwei einander entsprechenden Nutzdaten-Worten in an sich bekannter Weise aus den beiden Hauptspeichern AI und A2 werden diese Nutzdaten-Worte mit Hilfe der denselben zugeordneten Paritätswerte überprüft, die aus dem Hilfsspeicher B gelesen werden. Diese Paritätswerte können pro Nutzdaten-Wort aus mehreren bits bestehen, ebensogut jedoch auch nur aus einem einzigen. Bestehen sie aber pro Nutzdaten-Wort aus mehreren bits, so entspricht jedes von denselben immer einer Mehrzahl von bits des Nutzdaten-Wortes; je ein bit eines Paritätswertes entspricht also mehreren bits des Nutzdatenwortes, jedoch jeweils nur immer einem Teil der Gesamtheit der bits des ganzen Nutzdaten-Wortes. Jeder dieser Teile umfasst jeweils einen bestimmten Bereich des gesamten Nutzdaten-Wortes. Dabei überlappen sich aber diese verschiedenen Bereiche teilweise, und zwar in sukzessivem Sinne. When reading two corresponding useful data words from the two main memories AI and A2 in a manner known per se, these useful data words are checked with the aid of the parity values assigned to them, which are read from the auxiliary memory B. These parity values can consist of several bits per user data word, but also just one. However, if they consist of several bits per user data word, each of them always corresponds to a plurality of bits of the user data word; One bit of a parity value corresponds to several bits of the user data word, but only ever a part of the totality of the bits of the entire user data word. Each of these parts comprises a certain area of the entire useful data word. However, these different areas partially overlap, in a successive sense.

Durch eine Paritätsprüfung gemäss diesem Schema, also mit Hilfe von mehrstelligen binärcodierten Paritätswerten pro Nutzdaten-Wort ist in an sich bekannter Weise die Möglichkeit geschaffen, Ein-bit-Fehler nicht nur zu erkennen, sondern auch zu korrigieren. A parity check in accordance with this scheme, that is to say with the aid of multi-digit binary-coded parity values per user data word, provides the possibility, in a manner known per se, of not only recognizing but also correcting one-bit errors.

Von wesentlicher Bedeutung im erfindungsgemässen Zusammenhang ist die Möglichkeit, bei Nichtübereinstimmung von Nutzdaten-Worten anhand des im Nebenspeicher B zugeordnet gespeicherten jeweiligen Paritätswertes zu erkennen, welcher der beiden Hauptspeicher bei Auftreten eines Fehlers fehlerhaft geworden ist. Dabei möge der Begriff «Hauptspeicher» auch immer in an sich bekannter Weise die zugehörige Schreibeinrichtung und die zugehörige Leseeinrichtung mitumfassen. Of essential importance in the context according to the invention is the possibility, in the event of non-coincidence of useful data words, to use the respective parity value stored in the secondary memory B to identify which of the two main memories has become defective when an error occurs. The term “main memory” may also always include the associated writing device and the associated reading device in a manner known per se.

Nichtübereinstimmung zwischen jeweils dem einen und dem anderen von zwei zusammengehörenden Nutzdatenworten wird immer mittels der Prüfer Cl und C2 festgestellt, die auch als Vergleicher bezeichnet werden können. Diese Prüfer empfangen jeweils das gelesene Nutzdatenwort aus dem einem und dem anderen der beiden Hauptspeicher und bilden hieraus jeweils den Paritätswert, dem bei Fehlerfreiheit der aus dem Nebenspeicher gelesene zugehörige Paritätswert entsprechen muss. Darüber hinaus ist es auch möglich, dass die Prüfer Cl und C2 unmittelbar die gelesenen Nutzdaten-Worte vollständig über den Weg c direkt miteinander vergleichen. Mismatch between the one and the other of two related useful data words is always determined by the testers C1 and C2, who can also be referred to as comparators. These testers each receive the read useful data word from one and the other of the two main memories and each form the parity value from this, which, if there is no error, the corresponding parity value read from the secondary memory must correspond. In addition, it is also possible for the testers C1 and C2 to directly compare the read useful data words directly with one another via the path c.

Zeigen nun die durchgeführten Vergleiche, dass die beiden aus den beiden Hauptspeichern jeweils gelesenen zusammengehörenden Nutzdaten-Worte nicht übereinstimmen, so zeigen die Prüfer Cl und C2 an, welchem der beiden gelesenen Nutzdaten-Worte der ebenfalls gespeicherte und gelesene zugehörige 5 Paritätswert nicht entspricht. Hieran ist nicht nur erkennbar, dass ein Fehler überhaupt aufgetreten ist, sondern darüber hinaus, in welchem der beiden Hauptspeicher dieser Fehler aufgetreten ist. If the comparisons carried out now show that the two associated useful data words which are respectively read from the two main memories do not match, the testers C1 and C2 indicate which of the two read useful data words does not correspond to the corresponding 5 parity value which has also been stored and read. This not only shows that an error has occurred at all, but also in which of the two main memories this error occurred.

Es kann jedoch auch der Fall auftreten, dass beide Prüfer io Cl und C2 beim Lesen zweier zusammengehörender Nutzdaten-Worte aus den beiden Hauptspeichern AI und A2 feststellen, dass die aus ihnen gewonnenen Paritätswerte in beiden Fällen nicht übereinstimmen mit dem im Nebenspeicher B zugeordnet gespeichert gewesenen und ebenfalls gelesenen Paritätswert. In 15 diesem Falle prüfen die Vergleicher Cl und C2 die Übereinstimmung der beiden Nutzdaten-Worte. Liegt Übereinstimmung vor, so ist für die beiden Prüfer Cl und C2 hieraus erkennbar, dass die beiden Hauptspeicher AI und A2 nicht fehlerbehaftet sind, sondern dass der aufgetretene Fehler im Nebenspeicher B 20 zu suchen ist. However, it can also occur that both testers io Cl and C2, when reading two related useful data words from the two main memories AI and A2, find that the parity values obtained from them do not match in both cases with the one stored in the secondary memory B and also read parity value. In this case, the comparators C1 and C2 check the agreement of the two useful data words. If there is a match, it can be seen for the two testers C1 and C2 that the two main memories AI and A2 are not faulty, but that the error that has occurred is to be sought in the secondary memory B20.

Die Ergebnisse der von den Prüfern Cl und C2 durchgeführten Vergleiche in der zuvor beschriebenen Weise werden von einer Auswahllogik D übernommen. Wurde in der beschriebenen Weise eine Fehlerhaftigkeit in dem Hauptspeicher 25 AI festgestellt, so veranlasst die Auswahllogik D anhand der von den Prüfern Cl und C2 erhaltenen Prüfergebnisse, dass die Kontakte dl und d2 aus ihrer dargestellten Ruhelage in ihre Arbeitslage überführt werden. Dadurch wird bewirkt, dass der im Hauptspeicher AI aufgetretene und erkannte Fehler unwirksam 30 geschaltet wird. Die Weiterführung der laufenden Informationsverarbeitungsvorgänge erfolgt von da an in Zusammenarbeit mit dem Hauptspeicher A2. Entsprechendes gilt umgekehrt, wenn der Hauptspeicher A2 als fehlerhaft erkannt wird und der Hauptspeicher AI fehlerfrei geblieben ist. Wie aus der 35 Zeichnung ersichtlich ist, führen jeweils zwei Wege von jedem der Hauptspeicher AI und A2 zu den Umschaltern dl und d2. Derjenige von diesen beiden Wegen, mit dem einerseits der Prüfer Cl und andererseits der Prüfer C2 verbunden ist, dient zur Durchgabe der Nutzdaten-Worte. Jeweils der andere Weg dient 40 zur Durchgabe von Paritätswerten, die zusätzlich aus Leseinformationen gebildet werden, die aus den beiden Hauptspeichern ausgelesen werden und zusammen jeweils mit den Nutzdaten-Worten weitergegeben werden. In Zusammenhang mit der Fehlererkennung und Fehlerlokalisierung ist ausser der in der be-45 schriebenen Weise durchgeführten Fehlereliminierung (Unwirksamschaltung) auch eine entsprechende Alarmsignalgabe vorgesehen. The results of the comparisons carried out by the testers C1 and C2 in the manner described above are adopted by a selection logic D. If an error was found in the main memory 25 AI in the manner described, the selection logic D, based on the test results obtained by the testers C1 and C2, causes the contacts d1 and d2 to be transferred from their rest position to their working position. This has the effect that the error which has occurred and is recognized in the main memory AI is deactivated 30. From then on, the ongoing information processing operations are carried out in cooperation with the main memory A2. The same applies vice versa if the main memory A2 is identified as defective and the main memory AI has remained error-free. As can be seen from the drawing, two paths lead from each of the main memories AI and A2 to the switches dl and d2. The one of these two paths, with which tester Cl and tester C2 are connected on the one hand, is used to transmit the useful data words. In each case, the other way 40 is used to pass parity values which are additionally formed from read information which is read from the two main memories and is passed on together with the useful data words. In connection with the error detection and error localization, in addition to the error elimination carried out in the manner described (45), a corresponding alarm signal is also provided.

Der in dem Nebenspeicher B in Zuordnung zu je zwei zusammengehörenden und in den Hauptspeichern AI und A2 in so der angegebenen Weise gespeicherten Nutzdatenworten jeweils ebenfalls gespeicherte Paritätswert kann ein Ein-bit-Wert, oder aber auch ein Mehr-bit-Wort sein. Letztere Ausführungsweise schafft hierausgehend über die Möglichkeit einer Fehlererkennung die Möglichkeit einer Fehlerkorrektur. Mit Hilfe eines 55 mehrstelligen binärcodierten Paritätswertes ist es möglich, das Auftreten eines Fehlers im betreffenden Nutzdatenwort nicht nur überhaupt zu erkennen, sondern darüber hinaus auch zu erkennen, an welcher Stelle der betreffende Fehler aufgetreten ist. Hieraus ergibt sich die Möglichkeit einer Fehlerkorrektur. 60 Darüber hinaus besteht die Möglichkeit, in beiden Hauptspeichern, vorzugsweise aber nur in einem derselben, zum Beispiel im Hauptspeicher AI zusätzlich zu jedem Nutzdatenwort je ein Paritätsbit in einem Speicherteil a zu speichern. Tritt nun der beschriebene Fall ein, dass der Nebenspeicher B aufgrund 65 eines erkannten Fehlers abgeschaltet wird, ist auch in dieser Situation noch eine Überwachung der Hauptspeicher gegeben. The parity value stored in the secondary memory B in each case in association with two associated user data words and stored in the main memories AI and A2 in the manner indicated can also be a one-bit value or else a multi-bit word. The latter embodiment creates the possibility of error correction based on the possibility of error detection. With the help of a 55 multi-digit binary-coded parity value, it is possible not only to recognize the occurrence of an error in the relevant user data word, but also to identify the point at which the relevant error occurred. This gives rise to the possibility of error correction. 60 In addition, there is the possibility of storing a parity bit in a memory part a in each of the two main memories, but preferably only in one of them, for example in the main memory AI, in addition to each useful data word. If the described case occurs that the secondary memory B is switched off due to a detected error, the main memory is also monitored in this situation.

Tritt dann nämlich ein Ein-bit-Fehler in einem der Hauptspeicher auf, so ist nicht nur diese Tatsache als solche anhand der If a one-bit error then occurs in one of the main memories, it is not only this fact as such that is based on the

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Nichtübereinstimmung der jeweils gelesenen beiden Nutzdaten-worte erkennbar, sondern das dabei ebenfalls mit ausgelesene Paritätsbit ermöglicht eine Feststellung, welches der beiden Nutzdatenworte das verfälschte und welches der beiden das jeweils unverfälschte ist. Dies schafft die Möglichkeit, den jeweils aufgetretenen Fehler unwirksam zu machen. Not matching of the respectively read two useful data words recognizable, but the parity bit also read out thereby enables a determination of which of the two useful data words is the corrupted and which of the two is the uncorrupted. This creates the possibility of rendering the error that has occurred ineffective.

In Zusammenhang mit dem erfindungsgemässen Ausführungsbeispiel ist auch das Einschreiben von Nutzdatenworten in das beschriebene Speichersystem von wesentlicher Bedeutung. In connection with the exemplary embodiment according to the invention, the writing of useful data words into the described memory system is also of essential importance.

Für den Fall, dass die vom übrigen System angelieferten Adressen, Nutzdaten oder zugehörigen Kontrollbits sowie die Steuerinformationen schon vor dem Einschreiben fehlerhaft sind, kann es beim Auslesen zu verhängnisvollen Fehlerinterpretationen von Alarmen kommen. Die Fehlerfreiheit dieser Signale wird daher in allen drei Speichern zusätzlich überwacht, zum Beispiel durch eine Überprüfung der angelieferten Nutzdaten mit Hilfe der gelieferten Kontrollbits. Im Fehlerfall kann dann eine Fehlerkorrektur vorgenommen werden. Solange durch Schreibzyklen immer nur ganze Nutzdatenworte eingeschrieben werden, ist dieses Verfahren relativ unkompliziert. Sobald aber das anzuspeichernde Kontrollbit-Muster des Paritätswertes auch aus solchen Teilen von Nutzdatenworten abzuleiten ist, und folglich hinsichtlich Inhaltes hierdurch beein-flusst wird, die nicht überschrieben werden, sind weitere Überlegungen bezüglich der Quelle der einzuschreibenden Kontrollbits des jeweiligen Paritätswertes notwendig. Der Ablauf solcher «Teil-Schreibzyklen» wird anschliessend genauer beschrieben. In the event that the addresses, user data or associated control bits supplied by the rest of the system as well as the control information are faulty before they are written, fatal error interpretations of alarms can occur. The absence of errors in these signals is therefore additionally monitored in all three memories, for example by checking the user data supplied with the aid of the control bits supplied. In the event of an error, an error correction can then be carried out. This process is relatively straightforward as long as only entire useful data words are written in by means of write cycles. However, as soon as the control bit pattern of the parity value to be stored can also be derived from such parts of useful data words, and consequently its contents are influenced, which are not overwritten, further considerations regarding the source of the control bits of the respective parity value to be written in are necessary. The sequence of such “partial write cycles” is then described in more detail.

Es wird vorausgesetzt, dass eine jeweils angelieferte Information durch das vorher beschriebene Verfahren fehlerfrei ist. Diese Information besteht u.a. auch aus sogenannten Auswahlbits, die die zu überschreibenden Bitstellen des jeweiligen Nutzdatenwortes selektieren sollen. Diese Auswahlbits werden von einem Pufferspeicher Y aufgenommen. Wegen der schon erwähnten Beeinflussung der abzuspeichernden Kontrollbits wird zunächst das zu verändernde Nutzdatenwort vollständig ausgelesen und von einem Pufferspeicher X aufgenommen. Die Kontrollbits des Paritätswertes gelangen in einen Pufferspeicher Z. Danach werden die sogenannten «bleibenden Daten» korrigiert oder unkorrigiert — beides ist prinzipiell möglich — zusammen mit den neu angelieferten Daten an dem betreffenden adressierten Speicherwortplatz im Speicher AI' eingeschrieben. Die Bildung der zugehörigen abzuspeichernden Kontrollbits des jeweiligen Paritätswertes findet zunächst in beiden Nutzdatenwort-Speichern AI und A2 statt. Hierzu werden die zu den neu einzuschreibenden Daten passenden angelieferten Kontrollbits verwendet. Diese Kontrollbits werden in die Paritätsbildung von zwei vollständigen DED-SEC-Netzwerken EDCA und EDCB einbezogen. Die gelesene Information wird, gesteuert durch die Auswahlbits, zwischen beiden Netzwerken aufgeteilt. It is assumed that any information delivered is error-free due to the previously described method. This information includes also from so-called selection bits, which are to select the bit positions of the respective user data word to be overwritten. These selection bits are recorded in a buffer memory Y. Because of the above-mentioned influencing of the control bits to be stored, the user data word to be changed is first read out completely and recorded in a buffer memory X. The control bits of the parity value arrive in a buffer memory Z. Then the so-called "permanent data" are corrected or uncorrected - both are possible in principle - and are written together with the newly delivered data at the relevant memory word location in memory AI '. The formation of the associated control bits of the respective parity value to be stored initially takes place in both useful data word memories AI and A2. For this purpose, the supplied control bits that match the new data to be written in are used. These control bits are included in the parity formation of two complete DED-SEC networks EDCA and EDCB. Controlled by the selection bits, the information read is divided between the two networks.

Das Netzwerk EDCA erhält eine Torschaltung gl gesteuert nur die bleibenden Daten und bildet durch Exclusiv-Oderierung mit den angelieferten Kontrollbits das vorläufig einzuschreibende Kontrollbit-Muster XA. Analog bekommt das Netzwerk EDCB nur die zu überschreibenden Daten und bildet durch Exclusiv-Oderierung mit den angelieferten Kontrollbits und den ausgelesenen Kontrollbits eine Zwischeninformation XB. Diese Informationen XA und XB von beiden Nutzbit-Speichern gelangen jeweils in den Kontrollbit-Speicher B. Dort entstehen durch Exclusiv-Oderierung von XA und XB mittels Gatterschaltung G die sogenannten «Syndrome». Ein Syndrombit, das auf log. «1» liegt, kennzeichnet eine Abweichung zwischen dem zugeordneten ausgelesenen Kontrollbit und dem zugeordneten durch Paritätsbildung über die ausgelesene Information neu generierten Kontrollbit. Ausser Datenfehlern führen durch die spezielle Verschaltung auch Fehler bei der Generierung der The network EDCA receives a gate circuit gl controlled only the permanent data and forms the control bit pattern XA, which is to be preliminarily written, by exclusive-oration with the control bits supplied. Similarly, the EDCB network only receives the data to be overwritten and forms an intermediate item of information XB by means of exclusive-oration with the supplied control bits and the read-out control bits. This information XA and XB from both useful bit memories each arrive in the control bit memory B. There, the so-called "syndromes" are created by exclusive oration of XA and XB by means of gate circuit G. A syndrome bit that lied on. “1” indicates a deviation between the assigned read control bit and the assigned control bit newly generated by forming parity over the read information. In addition to data errors, the special interconnection also results in errors when generating the

Kontrollbits (Netzwerk EDCA) und auch Fehler bei der Auswertung der Auswahlbits (Netzwerk EDCA und EDCB) in der Regel zur Bildung von Syndrommustern ungleich Null. Ist dies der Fall, dann wird automatisch der andere Nutzbit-Speicher 5 als Quelle der einzuschreibenden Kontrollbits ausgewählt, während im Normalfall immer derselbe Nutzdaten-Speicher als Quelle dient. Die der Gatterschaltung G nachgeordnete Einrichtung L dient zur Kontrollbit-Korrektur. Control bits (network EDCA) and also errors in the evaluation of the selection bits (network EDCA and EDCB) generally to form non-zero syndrome patterns. If this is the case, then the other useful bit memory 5 is automatically selected as the source of the control bits to be written in, while in the normal case the same useful data memory always serves as the source. The device L downstream of the gate circuit G is used for control bit correction.

Damit gewährleistet ist, dass Ein-bit-Nutzdatenfehler nach io einem Lesezyklus korrigierbar sind, müssen die gleichzeitig ausgelesenen Kontrollbits mit der fehlerfreien Nutzinformation konsistent sein. Bei zwei verfügbaren Nutzbit-Speichern ist dies in der Regel durch das zuletzt beschriebene Auswahl-Verfahren garantiert. Diese Garantie kann natürlich nicht aufrechterhalten 15 werden, wenn ein Nutzdaten-Speicher abgeschaltet wurde. Für diesen Fall ist ein Blockieren der Kontrollbit-Auswahl und je eine Korrekturschaltung L pro Hauptspeicher vorgesehen. Sie entscheidet anhand der Auswahlbits und des Syndrommusters zunächst, ob ein 1 Bit-Fehler entweder in den zu überschreiben-20 den Lesedaten oder in den bleibenden Lesedaten vorhanden ist. To ensure that one-bit user data errors can be corrected after one reading cycle, the control bits read out at the same time must be consistent with the error-free user information. With two available usable bit memories, this is generally guaranteed by the selection method described last. This guarantee cannot of course be maintained if a user data memory has been switched off. In this case, the control bit selection is blocked and one correction circuit L is provided per main memory. On the basis of the selection bits and the syndrome pattern, it first decides whether a 1-bit error is present either in the read data to be overwritten or in the permanent read data.

Nur wenn letzteres zutrifft, werden diejenigen generierten Kontrollbits, deren zugeordnete Syndrombits ungleich Null sind, vor dem Einschreiben noch invertiert. Auf diese Weise können Ein-bit-Fehler in den bleibenden Daten spätestens nach 25 dem nächsten Auslesen des fehlerhaften Datenwortes noch korrigiert werden. Only if the latter is true are those generated control bits whose associated syndrome bits are nonzero inverted before writing. In this way, one-bit errors in the remaining data can be corrected at the latest after the next reading out of the incorrect data word.

Als Beispiel für ein DED-SEC-Netzwerk, so wie es für den Lösungsvorschlag verwendbar ist, kann der EDC-Baustein Am2960 in der 32-Bit-Schaltung dienen. Hierzu sei auf die Zeit-30 schrift «Elektronik» 19/19.9.1986 Seite 83 ff. verwiesen. The EDC module Am2960 in the 32-bit circuit can serve as an example for a DED-SEC network, as can be used for the proposed solution. Please refer to the Zeit-30 publication “Electronics” 19 / 19.9.1986 page 83 ff.

Zur weiteren Erläuterung der Schreibproblematik sei noch darauf hingewiesen, dass der Zweck von EDC-Netzwerk EDCA und EDCB sowie der als Auswahlschaltung wirkenden Korrekturschaltung L es ist, bei Schreibzyklen die Kontrollbits so zu 35 generieren, dass hierbei wirksame Fehler durch Synchronbits ungleich Null am Ausgang der Gatterschaltung G entdeckt werden und zu einem Umschalten auf die andere Kontrollbit-Quel-Ie, d.h. den jeweils anderen Nutzbit-Speicher, führen. Das Netzwerk al bildet die sieben Teilparitäten über die Kontroll-40 bits der neu einzuschreibenden Information und die erhalten bleibenden Bits des zu verändernden Speicherwortes, was in Summe die Kontrollbits des neuen Speicherwortes ergibt. Das EDC-Netzwerk EDCB bildet über die zu überschreibenden Datenbits, die Kontrollbits der neu einzuschreibenden Information 45 und die ausgelesenen Kontrollbits vom Kontrollbitspeicher eine Zwischeninformation XB, die durch XOR-Bildung mit der Information aus dem EDC-Netzwerk EDCA am Ausgang der Gatterschaltung B gerade die Syndrombits der Lesedaten ergibt. Das XOR- und die zuvor genannten beiden Netzwerke bilden so zusammen nämlich ein grosses Paritätsnetz, in das die Kontrollbits der neu einzuschreibenden Information zweimal eingehen und daher am Ausgang der Gatterschaltung G nicht wirksam werden. Fehler in diesem Paritätsnetz führen letztlich zu Syndrombits ungleich Null am Ausgang der Gatterschaltung G. 55 In dem Fall, dass einer der Nutzdaten-Speicher ausgefallen ist, wird die Kontrollbitauswahl auf den anderen Nutzdaten-Speicher festgelegt. Um nun auch im Falle von Ein-bit-Fehlern in der Leseinformation korrekte Kontrollbits zu erhalten, ist die Kontrollbitkorrektur vorgesehen. Die Kontrollbits werden nun 60 anhand der korrespondierenden Syndrombits des Bitfehlers genau dann invertiert, wenn der Teil der Leseinformation, der den Bitfehler enthält, erhalten bleibt. Eine spätere Bitfehlerkorrektur bei einem Lesezyklus ist nämlich nur mit Kontrollbits möglich, die zur fehlerfreien Information passen. Eine Korrek-65 tur ist deshalb notwendig, weil bei Schreibzyklen das fehlerhafte Bit wieder ins Speichermedium eingeschrieben wird. For further explanation of the write problem, it should also be pointed out that the purpose of the EDC network EDCA and EDCB and the correction circuit L acting as a selection circuit is to generate the control bits in write cycles in such a way that effective errors due to non-zero synchronous bits at the output of the Gate circuit G are discovered and to switch to the other control bit source Ie, ie the other useful bit memory. The network al forms the seven partial parities about the control 40 bits of the information to be newly written and the remaining bits of the memory word to be changed, which in total gives the control bits of the new memory word. The EDC network EDCB forms intermediate information XB via the data bits to be overwritten, the control bits of the information 45 to be rewritten and the control bits read out from the control bit memory, which XOR formation with the information from the EDC network EDCA at the output of the gate circuit B means that Syndrome bits of the read data result. The XOR and the two networks mentioned above thus together form a large parity network, into which the control bits of the information to be newly written are entered twice and therefore do not take effect at the output of the gate circuit G. Errors in this parity network ultimately lead to non-zero syndrome bits at the output of the gate circuit G. 55 In the event that one of the user data memories has failed, the control bit selection is fixed on the other user data memory. In order to obtain correct control bits in the case of one-bit errors in the read information, the control bit correction is provided. The control bits are now inverted 60 on the basis of the corresponding syndrome bits of the bit error if and only if the part of the reading information which contains the bit error is retained. A later bit error correction in a read cycle is only possible with control bits that match the error-free information. A correction is necessary because the incorrect bit is written back into the storage medium during write cycles.

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1 Blatt Zeichnungen 1 sheet of drawings