DE2401042A1

DE2401042A1 - Ladungsgekoppelte halbleiteranordnung

Info

Publication number: DE2401042A1
Application number: DE2401042A
Authority: DE
Inventors: Wolfgang Dr Ing Frey
Original assignee: Licentia Patent Verwaltungs GmbH
Current assignee: Licentia Patent Verwaltungs GmbH
Priority date: 1974-01-10
Filing date: 1974-01-10
Publication date: 1975-07-17

Description

"Ladungsgekoppelte Halbleiteranordnung Die Erfindung betrifft eine ladungsgekoppelte Halbleiteranordnung zur Informationsspeicherung und Informationsübertragung.
In derartigen Speicheranordnungen wird die Information in Form von elektrischen Ladungen in einer Reihe von Eapazitäten gespeichert. Durch aktive Schaltungselemente, die zwischen den einzelnen Speicherkapazitäten angeordnet sind, können die gespeicherten Ladungen, von taktsignalen gesteuert, von einer auf die nächste Speicherkapazität übertragen wenden.
In der Regel wird eine derartige Speicheranordnung als integrierte Schaltung realisiert, wobei die zur Ladungsübertragung erforderlichen aktiven Schaltungselemente vorteilhaft als MOS-Transistoren ausgebildet werden.
Ein mit diesen Speicheranordnungen verbundener Nachteil besteht jedoch im Auftreten von Signalverlusten, die durch eine unvollständige Ladungsübertragung von einer Speicherkapazität zur nächsten bedingt sind. Üblicherweise erfolgt die Umladung über die Drain-Source-Strecke eines MOS-Transistors, dessen Steuerelektrode für die Umladezeit auf ein konstantes Taktpotential gelegt wird. Durch die Aufladung der sourceseitigen Speicherkapazität nimmt die Steuerspannung UGS des beteiligten Transistors ab, so daß er allmählich zugesteuert wird. Da für diesen Vorgang nur die Zeit der Taktimpulsdauer zur Verfügung steht, ist die Umladung mehr oder weniger unvollständig.
Aufgabe der Erfindung ist es, eine ladungsgekoppelte Halbeiteranordnung anzugeben, bei der eine vollständigeme Umladung der Speicherkapazitäten und damit verbunden geringere aber tragungsverluste erreichbar sind, als bei bisher bekannten Anordnungen.
Diese Aufgabe wird bei einer ladungsgekoppelten Halbleiteranordnung zur Informationsspeicherung und Informationsübertragung, bei der dieInformation in Form von elektrischen Ladungen in Kapazitäten gespeichert ist, wobei eine Eapazität über ein aktives Schaltungselement mit der unmittelbar nachfolgenden Kapazität verbunden ist, wobei die aktiven Schaltungselemente MOS-Transistoren sind, und wobei abhängig von den aktiven Schaltungselementen zugeführten Taktpotentialen die in einer Kapazität gespeicherte Ladung auf eine nachfolgende Kapazität übertragen werden kann, dadurch gelöst, daß die Steuerelektrode Gn eines zwei benachbarte Kapazitäten (Cn-1, 1, C Cn) verbindenden aktiven Schaltelementes (Tn), dessen Source-Anschluß 5n ) mit der Eapazität (Cn-1) und dessen Drain-anschluß (Dn) mit der nachfolgenden Kapazität (Cn) verbunden ist, an den Abgriff eines aus einem Widerstand (Rn) und einem weiteren, vom Potential der Kapazität (Cn-1) gtesteuerten, MOS-Transistor (T'n) bestehenden Spannungsteilers für das Taktpotential (#2) geführt ist.' Die Erfindung und ihre Vorteile werden nachfolgend anhand der Zeichnung näher erläutert. Dabei zeigt: FIG. 1: ein Schaltbild einer bekannten ladungsgekoppelten Halbleiteranordnung, Figur 2: ein Schaltbild der erfindgungsgemäßen ladungsgekoppelten Halbleiteranordnung, Figur 30 in einem Diagramm mit der Ifadungsübertragung bei einer Halbleiteranordnung nach Fig. 1 verbundene Potentiale als Funktion der Zeit und Figur 4: mit der Ladungsübertragung bei der erfindungsgemäßen Halbleiteranordnung verbundene Potentiale als Funktion der Zeit.
Figur 1 zeigt ein Schaltbild einer an sich bekannten ladungs I gekoppelten Halbleiteranordnung. Speicherkapazitäten, in denen eine Information, repräsentiert durch eine elektrische Ladung, abgespeichert werden kann, sind mit Cn-1, Cn, Cn+1 bezeichnet.
Zwischen diesen Speicherkapazitäten sind aktive Schaltungselemente, MOS-Transistoren Tn-1, Tn, Tn+1, angeordnet, die gesteuert von an die Gate-Anschlüsse gelegten Taktpotentialen d, #2, die Umladung gespeicherter Ladungen von einer Speicherkapazität auf die andere ermöglichen.
Ein mit dieser bekannten Speicheranordnung verbundener Nachteil besteht im Auftreten von Signalverlusten, die durch eine unvollständige Ladungsübertragung von einer Speicherkapazität zur nächsten bedingt sind. In einer derartigen, häufig auch als Eimerkettenschaltung bezeichneten Schaltungsanordnung, erfolgt die Ladungsübertragung zwischen zwei Kapazitäten über ein sie verbindendes aktives Schaltungselement nach Maßgabe eines dieses aktive Schaltungselement ansteuernden Taktimpulses. In Figur 1 soll beispielsweise eine auf Cn befindliche Ladung auf die Kapazität Cn-1 übertragen werden. Dazu wird während einer vorbestimmten Taktzeit der Gateanschluß G des Transistors Tn auf ein konstantes Taktpotential #2 gelegt, um einen Stromfluß über die Drain-Source-Strecke des die beiden vorgenannten Kapazitäten verbindend-en Transistors Tn zu ermöglichen. Durch die AuPladung der sourceseitigen Kapazität Cn-1 nimmt die Steuerspannung UGS des transistors Tn so ab, daß er allmählich zugesteuert wird. Da aber für die Ladungsübertragung von Cn auf Cn-1 nur die Zeit der Taktimpulsdauer zur Verfügung steht, ist die Umladung nicht vollständig.
In Figur 2 ist in Form eines Schaltbildes ein Ausführungsbeispiel der erfindungsgemäßen ladungsgekoppelten Halbleiteranordnung dargestellt.
Es wurde wiederum angenommen, daß eine auf der Kapazität Cn befindliche Ladung über die Drain-Source-Strecke des Transistors Tn auf die Kapazität Cn-1 übertragen werden soll.
Um einen Stromfluß über diese Strecke zu ermöglichen,ist wiederum an den Gateanschluß Gn des Transistors Tn ein geeignetes Steuerpotential anzulegen. Erfindungsgemäß ist nun aber der Gateanschluß Gn nicht direkt mit diesem Taktpotential verbunden, sondern er ist an den Abgriff eines aus einem Widerstand. Rn und einem weiteren, vom Potential der Kapazität Cn-1 gesteuerten, MOS-Transistor Tn aufgebauten Spannungsteilers gelegt. Der Widerstand Rn liegt mit seinem anderen Anschluß am Taktpotential #2, der Transistor T'n mit seinem Source-Anschluß am Hilfspotential #4. Der Spannungsteilertransistor T'n ist gesperrt, solange das Sourcepotential des zugebörigen Längstransistors Tn, das hier mit Un-1 bezeichnet ist, einen kritischen Wert Uk - 64 + UT, nicht überschreitet. UT, ist dabei die Schwellspannung des Transistors T'n, Wird jedoch dieser Wert überschritten, so wird Tn' leitend, und das Potential Ux am Gateanschluß Gn des Transistors wird abgesenkt. Das hat zur Folge, daß nach Erreichen eines bestimmten Ladezustandes auf der KLapazität Cn-1 eine weitere Ladungsübertragung über Tn sehr viel schneller unterbunden wird als in der bekannten Schaltung nach Figur 1. Dort bleibt nämlich das Gatepotential des Längstransistors Tn während der Taktzeit konstant und der Umladevorgang wird nur direkt vom Ladezustand auf Cn-1 gesteuert.
Wenn die Kennlinien der verwendeten Transistoren in Figur 2 durch folgende Formeln beschrieben werden ID = K1 (UGS - UT) , (1) bzw. I'D = K1 (U'GS - UT')² (1') ist die Ladungsübertragung zwischen Cn und Cn-1 vollständig beendet, wenn das Sourcepotential Un-1 des Transistors Tn folgenden asymptotischen Wert erreicht hat: Unter der Voraussetzung #2>#4 + UT + UT, ist dieser Wert stets geringer als bei der bekannten ladungsgekoppelten Halbleiteranordnung nach Figur 1.
Dort gilt Uas - #2 - UT.
In den vorstehend genannten Formeln bedeuten : ÍD = Drainstrom des Transistors Tn I'D = Drainstrom des Transistors T'n UGS = Gate-Source-Spannung des Transistors Tn U'GS = Gate-Source-Spannung des Transistors T'n UT = Schwellspannung des Transistors Tn UT = Schwellspannung des Transistors Tn' K1 = Konstante Rn = Spannungsteilerwiderstand aus Figur 2.
Das in Figur 3 dargestellte Diagramm zeigt als Funktionen der Zeit die mit der Ladungsübertragung bei einer Halbleiteranordnung nach Figur 1 verbundenen Potentiale.
Figur 4 zeigt das gleiche Diagramm für die in Figur 2 dargestellte, erfindungsgemäße Halbleiteranordnung, Zugrundegelegt ist in beiden Fällen eine monolithisch integrierte Schaltung in p-Kanal-MOS-Technik mit gleichen Werten für die Speicherkondensatoren Cn+1, Cn, Cn-1.
Es wurde eine Taktfrequenz von 5 NlIz verwendet.
Aus den Diagrammen ist zu entnehmen, daß sich das asymptotische Verhalten der Potentiale Un und Un-1 in beiden Diagrammen sehr stark unterscheidet. Während in Figur 4, dies ist die Darstellung für die erfindungsgemäße Halbleiteranordnung, der Sättigungswert für Un und Un-1 bereits nach einer Zeit von ungefähr 45 Nanosekunden erreicht ist, verändern sich diese Potentialein Figur 3, die auf herkömmliche Schaltungen gemäß Figur 1 zutrifft, nach einer Zeit von etwa 80 Nanasekunden nach Einsetzen des Taktimpulses noch deutlich.
Aus den dargestellten Kurven ist zu schließen, daß die bei einer Umladung verbleibende Restladung bei der erfindungsgemäßen Halbleiteranordnung wesentlich geringer ist als bei herkömmlichen Anordnungen.
Eine ladungsgekoppelte Halbleiteranordnung gemäß der Erfindung bietet demgemäß folgende Vorteile : Die Ladungsübertragung von einer Speicherkapazität zur anderen wird bei Einhaltung einer Mindestumladezeit (Taktdauer) erheblich weitgehender abgeschlossen.
Daraus ergibt sich eine geringere Abhängigkeit des Lade-Endzustandes vom Anfangszustand und somit ein geringerer Ladungsverlust bei Umladungsvorgängen.
Wegen der vollständigeren Umladung ergibt sich eine geringere Abhängigkeit der Ladungsübertragung von der Taktfrequenz, solange eine bestimmte Mindestumladezeit zur Verfügung steht. Das heißt, die Taktspannung 62 darf erst wieder abfallen, wenn Un-1 1 bereits den Sättigungswert erreicht hat ; in Figur 4 ist dieser Zeitpunkt bereits nach etwa 45 Nanosekunden erreicht.
@@@@@ Wegen der vollständigeren Ladungsübertragung kann die Speicherkette eine größere Anzahl von Zellen enthalten.
Vorstehend wurde ein Ausführungsbeispiel der erfindungsgemäßen ladungsgekoppelten Halbleiteranordnung beschrieben, wobei von einer Realisierung der Schaltung als monolithisch integrierter Schaltung in p-Kanal-MOS-Technik, ausgegangen worden ist.
Die Herstellung der erfindungsgemäßen Halbleiteranordnung ist jedoch nicht nur allein nach der p-Kanal-Technologie möglich; diese Halbleiteranordnung läßt sich ebenfalls mit der an sich bekannten n-Kanal-Technologie herstellen.
Bei der Herstellung der erfindungsgemäßen ladungsgekoppelten Halbleiteranordnung kann vorteilhaft der an sich bekannte Silizium-Gate-Prozeß zur Anwendung kommen.
Bei der Herstellung der erfindungsgemäßen Halbleiteranordnung kann weiterhin insbesondere zur Ausbildung der Source-und Drain-Gebiete der vorhandenen MOS-Transistoren die an sich bekannnte Ionenimplantation-Technik verwendet werden.

Claims

Patentansprüche

Ladungsgekoppelte Halbleiteranordnung zur Informationsspeicherung und Informationsübertragung, bei der die Information in Form von elektrischen Ladungen in Kapazitäten gespeichert ist, wobei eine Kapazität über ein aktives Schaltungselement mit der unmittelbar nachfolgenden Kapazität verbunden ist, wobei die aktiven Schaltungselemente MOS-Transistoren sind, und wobei abhängig von den aktiven Schaltungselementen zugeführten Taktpotentialen die in einer Kapazität gespeicherte Ladung auf eine nachfolgende Kapazität übertragen werden kann, dadurch gekennzeichnet, daß die Steuerelektrode (Gn) eines zwei benachbarte Kapazitäten (Cn-1), (Cn) verbindenden aktiven Schaltungselementes (Tn) dessen Source-Anschluß (Sn) mit der Kapazität (Cn-1) und dessen Drain-Anschluß (Dn) mit der nachfolgenden Kapazität (Cn) verbunden ist, an den Abgriff eines aus einem Widerstand (Rn) und einem weiteren vom Potential der Kapazität (Cn-1 gesteuerten MOS-Transistor (T'n) bestehenden Spannungsteillers für das Taktpotential (#2) geführt ist.
2. Ladungsgekoppelte Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß sie in p-Kanal-Technologie hergestellt ist.
3. Ladungsgekoppelte Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß sie in n-Kanal-Tehcnologie hergestellt ist.
4. Ladungsgekoppelte Halbleiteranordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Halbleiteranordnung unter Anwendung des an sich bekannten Silizium-Gate-Prozesses hergestellt ist.
5. Ladungsgekoppelte Halbleiteranordnung nach einem der Anspruche 2, 3 oder 4, dadurch gekennzeichnet, daß die Halbleiteranordnung unter Verwendung der an sich bekannten Ionenimplantationstechnik hergestellt ist.