FR2471653A1 - Composant a elements en chapelet - Google Patents

Abstract

A.COMPOSANT EN CHAPELET BBD. B.COMPOSANT COMPORTANT DEUX GENERATEURS DE CADENCE 8A, 8B DE MEME PHASE ET MEME FREQUENCE, LES BASES DES TRANSISTORS Q, Q..Q SONT SEPAREES DES BORNES DES CONDENSATEURS C,..C RECEVANT LA CADENCE , LES AUTRES CONDENSATEURS RECEVANT LA CADENCE , LES BASES DES TRANSISTORS Q....Q-L DE CADENCE . C.L'INVENTION S'APPLIQUE AUX COMPOSANTS ELECTRONIQUES BBD.

Description

l 2471653 La présente invention concerne un composant à

éléments en chapelet encore appelé "composant (BBD)", et no-

tamment un circuit d'entraînement de signal de cadence pour un

tel composant.

On connaît des composants en chapelet (BBD) qui comportent des condensateurs en série, chacun étant formé de deux plaques, une plaque branchée en série et une plaque de cadence; ces condensateurs permettent de conserver une charge variable. La plaque de chaque condensateur, qui est branchée en série est reliée à la plaque en série du condensateur précédent, par l'intermédiaire d'un transistor de transfert. La plaque de cadence de chaque condensateur et l'électrode décommande de chaque transistor de transfert reçoivent l'un des différents signaux de cadence. Une tension de signal d'entrée est appliquée aux bornes du premier condensateur de la série des condensateurs, pour appliquer une tension correspondant au niveau du signal sur le premier condensateur. La tension des signaux de cadence varie de façon à débloquer le transistor entre le premier et le

second condensateurs.

Il en résulte un passage de la charge vers.e second condensateur qui à l'origine est chargé à un niveau de tension normalisé, supérieur au niveau du signal; cette charge passe dans le premier condensateur. Le transfert se poursuit jusqu'à ce que la tension aux bornes du premier condensateur soit passée du niveau du signal au niveau normalisé et à ce moment la tension de la plaque en série du premier condensateur est égale à la tenzion du signal de cadence appliquée à la base

du transistor de transfert qui bloque le transistor de transfert.

Ce transfert de charge fait chuter la tension aux bornes du second condensateur et qui a la même capacité que le premier, du niveau normalisé au niveau du signal. Cette opération est répétée sous la commande des signaux de cadence, si bien que

le niveau du signal appliqué initialement au premier condensa-

teur est transféré séquentiellement d'un condensateur à l'autre en permettant au composant BBD d'enregistrer ou de retarder pendant une durée déterminée, le signal appliqué au premier condensateur. Dans les composants BBD connus, du type de celui décrit ci-dessus, comme le signal de cadence est czmnu. au condensateur et au transistor de transfert, on rencontre différents inconvénients qui seront décrits à titre d'exemple ci-après: 1. La plage dynamique du signal d'entrée dépend du niveau du signal de cadence, si bien qu'il est souhaitable d'augmenter le niveau du signal de cadence pour avoir une plage dynamique élevée. De plus, une tension de polarisation inverse est par exemple appliquée à la jonction base-émetteur du transistor, pour une certaine phase du signal de cadence. Cette tension inverse dépend également du niveau du signal de cadence, de sorte que si on détermine une tension d'opposition inverse du transistor, on ne peut choisir suffisamment élevé le niveau du signal de cadence. De ce point de vue, la plage dynamique du signal d'entrée est limitée par la tension d'opposition

inverse du transistor et ne peut être augmentée dans un compo-

sant BBD classique.

2. Comme le générateur du signal de cadence a une impédance de sortie qui, même lorsqu'elle est très faible, fait que le signal de cadence transféré à travers un certain étage, module

le niveau du signal de cadence appliqué à l'électrode de com-

mande de chaque transistor pour les autres étages. Il y a ainsi une interférence mutuelle d'un étage à l'autre qui détériore

le rapport signal /bruit (S/N) du signal de sortie.

3. Si l'on forme un filtre transversal en utilisant un composant BBD classique, on ne peut avoir un rendement suffisamment

important pour les composants constituant ce filtre.

La présente invention a pour but de remédier aux inconvénients des composants BBD connus et se propose de créer un composant ayant une plage dynamique relativement plus grande pour le signal d'entrée, une bonne caractéristique de façon que le rapport S/N du signal de sortie soit relativement élevé, et qui permette de réaliser un filtre transversal à rendement élevé. A cet effet, l'invention concerne un composant BBD comportant un premier et le second générateurs de cadence (horloges) pour générer un premier et un second ensembles de

signaux de cadence, plusieurs condensateurs successifs con-ler-

vant chacun une charge, plusieurs transistors commandant le transfert d'une charge d'un condensateur à un autre, chaque transistor étant branché entre les condensateurs adjacents, un premier circuit d'entraînement de signal de cadence pour appliquer

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un premier ensemble de signaux de cadence au condensateur et un

second circuit d'entraînement du signal de cadence pour appli-

quer un second ensemble de signaux de cadence au transistor.

La présente invention sera décrite plus en détail à l'aide des dessins annexés, dans lesquels:

- la figure 1 est un schéma d'un exemple de compo-

sant BBD selon l'art antérieur.

- les figures 2A-2D sont des chronogrammes servant

à expliquer le fonctionnement du dispositif de la figure 1.

- la figure 3 est un schéma d'un exemple de compo-

sant BBD selon l'invention.

- les figures 4A-4F et SA-SF sont des chronogram-

mes servant à expliquer le fonctionnement des dispositifsde la

figure 3.

- la figure 6 est un schéma d'un autre exemple de

composant BBD selon l'invention.

DESCRIPTION DE DIFFERENTS MODES DE REALISATION PREFERENTIELS

DE L'INVENTION:

Pour permettre une meilleure compréhension de l'invention, on décrira tout d'abord un composant BBD connu en

se reportant aux figures 1, 2A - 2D.

La figure 1 représente un montage d'un composant BBD, connu dont la borne d'entrée 1 est reliée à la base d'un transistor 2 de type pnp. L'émetteur du transistor 2 est relié par une résistance 3 à une borne de source de tension 4; le collecteur du transistor est mis à la masse. L'émetteur du transistor 2 est également relié par une diode 5, branchée en opposition, à une borne d'un condensateur C0 dont l'autre borne est reliée à la borne de cadence 6. Une borne du condensateur C0 est également reliée à l'émetteur d'un transistor Q1 de type npn dont le collecteur est relié à l'émetteur du transistor Q2' suivant de type npn; de la même manière, les collecteurs et les émetteurs des transistors Q n de type npn (n étant égal à zéro ou à un nombre positif entier) sont branchés en série. Entre le collecteur et la base de chacun des transistors Q1... Q2n' se trouve branché l'un des condensateurs C 1 C2n' La capacité de chacun des condensateurs C1 C2n est égale à celle du condensateur C0 fixée à C. De plus lesbases des transistors d'ordre impair Q1' Q3... Q sont branché s par l'intermédiaire d'une borne de cadence 7 à un générateur de signal de cadence 8; les bases des transistors d'ordre pair Q2' Q4 Q2n sont reliées de la même manière par la borne de

cadence 6 au même générateur de signal de cadence 8.

Les bornes de cadence 6 et 7 reçoivent respective-

ment les signaux de cadence çd, 2 dont la polarité est opposée l'une à l'autre et dont le potentiel varie entre la valeur VDC et VDC + Vp, suivant un rapport de travail égal à 50 %. On choisit la tension Vp par rapport à la tension Vcc de la source appliquée à la borne 4 de façon à respecter l'inégalité:

2C + C

V 4 V +V

CC DC + C + cs p Dans cette formule Cs est la capacité parasite en parallèle de chaque condensateur. De plus, la-tension Vs du signal d'entrée appliquée à la borne 1 est choisie dans la plage: 2C + Cs VDC + Vp < Vs VD C + C vP s

Dans le composant BBD ci-dessus, dans les condi-

tions initiales, les condensateurs CO.. C2n sont chargés chacun d'une tension C V Si 2n chacun d'une tension C + C Vp. Si la tension d'entrée VS est décomposée en une -composante continue VSDC et une composante alternative VSAC, la composante alternative VSAC est

la seule qui est annulée dans les conditions initiales.

Ainsi dans les conditions initiales, chacun des condensateurs d'ordre pair CO, C2... C2n change de potentiel à sa borne chaude, de façon que (figure 2C) pendant l'intervalle lorsque le signal 1 est au niveau haut, VDC + Vp, le potentiel augmente de nouveau jusqu'à VDC + C V, puis il est

C + CS

abaissé à la valeur VSDC; pendant l'intervalle lorsque le signal '2 est au niveau haut égal à VDC + Vp, le potentiel est de nouveau abaissé à la valeur VSD C + C Vp puis il DC C + CS Vp, puis il augmente jusqu'à VD + Vp. Chacun des S condensateurs

DC P

d'ordre impair C1, C3... C2n-1 change également le potentiel à sa borne chaude de façon que comme représenté à la figure 2D, pendant l'intervalle lorsque le signal I1 est au niveau haut VDC + Vp, le potentiel est de nouveau abaissé à la valeur DC VSDC C - Vp, puis augmente à la valeur VD + Vp; pendant l'intervalleSDCC + sl h C l'intervalle lorsque le signal 12 est au niveau haut V DC + V p

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2C + C

le potentiel augmente de nouveau jusqu'à la valeur VD C + + CS V puis le potentiel est de nouveau abaissé à la valeur VSDCO Pendant l'intervalle lorsque le premier signal e1 est au niveau VDC + Vp immédiatement après l'envoi d'un signal d'entrée0 si la tension Vs du signal d'entrée est égale

à VS1 le potentiel de la borne chaude du condensateur C aug-

2C + CS

ment de nouveau jusqu'à la valeur VDC + C CS VP, puis est abaissé à la valeur Vs!O En d'autres termes0 le condensateur C0 est déchargé pour accumuler la charge électrique égale à E Vs1 - (VDc + VpA C. Dans ces conditions, le transistor Q1 est bloqué et il n'y a aucun transfert de charge entre les condensateurs C1, C2.oo. C2no Pendant l'intervalle lorsque le signal suivant 2

est au niveau VDC + Vpe le potentiel à la borne chaude du con-

densateur C est abaissé à la valeur VS - C C Vpo Dans ce C0 si 1 + C P cas le transistor Q1 est conducteur et comme le potentiel de la borne chaude du condensateur C0 augmente ainsi jusqu'a la valeur VDC + Vp du potentiel de base du transistor Q1o Comme le transistor Q1 est conducteur à ce moment, le condensateur CO0 se charge par le chemin allant de la borne 7 passant par le condensateur C1, la jonction collecteur-émetteur du transistor Q1 et le condensateur C0. Comme le potentiel de la borne chaude C du condensateur C0 varie de la valeur V1 C + CS Vp jusqu'à la valeur VDC + Vp, le transfert de la charge électrique de la

borne chaude du condensateur C1 à la borne chaude du condensa-

teur C est donné par la formule suivante C 2C +C s (VDC + Vp) - (Vsl- C+) 3 C (VDC + C + C P Si s C+Cs Vp-Vsî)c C

Comme la charge égale à C C Vp C est initialement accu-

mulée dans le condensateur C1l la charge électrique en dernier lieu dans le condensateur C1 atteint la valeur:

C 2+ C

3 C + Cs Vp - (VDC + C + csp V C v= Vsl-(VDC + Vp) C.

En d'autres termes, le potentiel VS1 - (VDC + Vp) du condensa-

teur C0 pendant l'intervalle lorsque le signal j1 est au niveau

VDC + Vpv déplace le condensateur C1 pendant l'intervalle lors-

que le signal 2 est au niveau de tension VDC + Vp et le poten-

tiel du condensateur C0 revient à la valeur VDC + Vpo. Dans ces

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conditions, le transistor Q2 est bloqué et aucun changement de

charge n'apparaît aux bornes aux condensateurs C2, C3... C2n.

De plus pendant l'intervalle lorsque le signal 1 suivant est au niveau VDC + Vp, lorsque la tension du signal

DC P

d'entrée VS est égale à VS2, le condensateur CO se charge à VS2 - (VDc + Vp); le condensateur C revient au niveau VDC + Vp

et le condensateur C2 se charge au niveau Vs - (VDc + Vp).

Dans ce cas, le transistor Q3 est bloqué et aucune charge

n'apparaît sur les condensateurs C3 et suivants.

L'opération ci-dessus est répétée et le signal est transféré en synchronisme avec les signaux sl, e2 de la gauche

vers la droite selon la figure.

Toutefois dans ce montage, la valeur maximale de la tension inverse appliquée entre l'émetteur et la base de chacun des transistors Q' Q2... Q2n est la suivante: c c s - vDc = c+c Vp LVDc + (Cs + C +Vp Si la tension d'opposition inverse ou plus simplement tension inverse entre l'émetteur et la base de chacun des transistors Qi' Q2... Q2n est égale à VEBO, il faut respecter la relation suivante:

2C + C

S V < V

C + CS P EB0

C + C Vp <2c + S VEBO Par ailleurs, la plage dynamique D du signal traversant le composant BBD est donnée par la formule suivante:

C v-

D = C + C Vp - VCEmin Dans cette formule VcEmin est le potentiel minimum pour activer les transistors Q1, Q2.. Q2n Les équations ci-dessus donnent la relation suivante: D C C + Cs V DC + CS 2C+ Cs EBO CEmin

D < C V

2C + CS VEBO - VCEmin

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On démontre ainsi que l'on ne peut avoir une plage

dynamique D importante.

Dans le montage ci-dessus, lorsque la charge électrique est transférée du condensateur C3 au condensateur C2 pendant un intervalle lorsque par exemple le signal f2 est au niveau VDC * VP+ un signal de courant passe de la borne ? à la borne 6 suivant le chemin formé par le condensateur C3, la jonction collecteur-émetteur du transistor Q3 et le condensateur C2. Comme le générateur de signal de cadence 8 a dans ce cas une certaine impédance, le potentiel du signal de cadence 1 varie suivant l'impédance et le signal de courant0 En outre, si le potentiel du signal de cadence g1 change comme indiqué ci-dessus, les potentiels de base des transistors Q2s Q4 varient et il en résulte une interférence mutuelle entre les signaux stockés dans les condensateurs-adjacents respectifs on peut avoir ainsi un dérangement des signaux telle qu'une

déformation de leur courbe ou analogue.

Le générateur de signal de cadence 8 est réalisé comme suit. A la figure 1, on a prévu un oscillateur 10 donnant les signaux -1 et g2' qui sont en phase par rapport aux signaux g1l 2 et ont respectivement des potentiels VDC = VBE et VDC + V + VBE; dans ces relations VBE est la tension de la jonction base-émetteur d'un transistor. La borne de sortie du signal,zl' de cet oscillateur 10 est par exemple reliée aux

bases des transistors complémentaires lla, llb dont les émet-

teurs sont reliés. Le collecteur du transistor lla de type npn est relié à la borne 4 qui reçoit la source de la tension alors que le collecteur du transistor llb de type pnp est mis à la masse. De même, la borne de sortie du signal J2' est reliée à la base des transistors complémentaires 12a, 12b. Le point de jonction des émetteurs des transistors lla, llb est relié à la borne 6 et le point de jonction des émetteurs des transistors

12a, 12b est relié à la borne 7.

Pour le composant BBD décrit ci-dessus, le filtre récurrent est normalement réalisé comme suit. A la figure 1, un condensateur d'ordre impair par exemple le condensateur C3

est décomposé en deux condensateurs C3 D, C3" ayant comme capa-

cité a3C et (1 - a3)C. L'un des condensateurs C3"8 est relié par

sa borne froide à la borne 7. Le circuit comporte deux transis-

tors complémentaires 21, 22 dont les émetteurs sont réunisr leur

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point de jonction étant relié à la borne froide du condensateur C3'. Les bases des transistors 21, 22 sont réunies l'une à l'autre et leur point de jonction est relié à l'oscillateur 10

de façon que le signal g 2' soit appliqué aux bases des transis-

tors 21, 22. Le collecteur du transistor 22 de type pnp est mis à la masse et le collecteur du transistor 21 de type npn est relié au collecteur et à la base du transistor 23 de type pnp. Ce transistor 23 forme un premier circuit miroir de courant Ml-avec le transistor 25 de type pnp. L'émetteur du transistor 23 est relié par la résistance 24 à la borne 4 e l'émetteur du transistor 25 est également relié à la borne 4 mais par la résistance 26. La base du transistor 25 est reliée à la base du' transistor 23. Les résistances 24, 26 servent à corriger les irrégularités des caractéristiques des transistors 23, 25. Le collecteur du transistor 25 est relié à la borne chaude du

condensateur C1.

De plus, un condensateur &ordre pair par exemple le condensateur C4 est décomposé en deux condensateurs C4' et C4m' dont les capacités sont respectivement égales à a4C et (l-a4)C. La borne froide du condensateur C4" est reliée à la

borne 6. Il est prévu un autre groupe de transistors complémen-

taires 31, 32 dont les émetteurs sont réunis l'un à l'autre et

leur point de jonction est relié à la borne froide du condensa-

teur C4'. Les bases des transistors 31, 32 sont réunies l'une à l'autre et leur point de jonction est relié à l'oscillateur de façon que le signal,31' soit appliqué aux bases des transistors 31, 32. Le collecteur du transistor 31 de type npn est relié à la borne 4 et le collecteur du transistor 32 de type pnp est relié au collecteur et à la base d'un transistor 33 de type npn. Le transistor 33 forme un second miroir de courant 12 avec l'autre transistor 35 de type npn. Les émetteurs des transistors 33, 34 sont respectivement mis à la masse par les résistances 34, 36. La base du transistor 35 est reliée à la base du transistor 33 et le collecteur du transistor 35 est relié à la borne chaude du condensateur C; les résistances 34, 36 servent pour corriger les irrégularités des transistors

33, 35 et peuvent ainsi être supprimées.

Dans le filtre récurrent décrit ci-dessus, les transistors lla, llb et les transistors 12a, 12b qui forment le générateur de cadence 8 sont branchés de façon symétrique

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entre la borne 4 et la masse par rapport aux bornes 6 et 7. Dans ces conditions, si le potentiel médian des signaux y,' g2 est

égal à 1/2 de la tension de source 'cc, le rendement des tran-

sistors lia, llb, 12a, 12b peut être utilisé au maximum.

Les transistors 25, 35 qui forment les miroirs de courant M1, M2 sont branchés de façon symétrique entre la borne

4 et la masse, par rapport à la borne chaude du condensateur C1.

Dans ces conditions, si le potentiel médian du signal de la borne chaude du condensateur C1 est égal à VCC/2, le rendement

des transistors 25, 35 est utilisé au maximum.

Toutefois comme cela découle de la figure 2, les signaux 1 s changent entre les valeurs V et VDC + Vpe si bien que le potentiel médian est égal à VDC + 2Vp Par ailleurs, le signal Vs de la borne chaude du condensateur C0 change entre v + Vpet + 2C + C; Vp si bien que son potentiel médian VDC P VDC C + Cs sera égal à V + V + 2 * C C V Ainsi dans ce circuit,

VDC + P +22 C + C P0

le potentiel médian des signaux 6l!2 et le potentiel médian du signal de la borne chaude du condensateur C0 ne sont pas

tous deux égaux à VCC ce qui ne permet pas d'utiliser le ren-

dement de chaque composant au maximum de ses limites.

Comme décrit ci-dessus, le circuit de la figure 1 présente l'inconvénient que la plage dynamique du signal est faible, que l'interférence mutuelle est importante et que le rendement du dispositif n!est pas utilisé au maximum dans le

cas du filtre récurrent.

En tenant compte des considérations ci-dessus, l'invention permet de supprimer les inconvénients ci-dessus grace à une construction simplifiée. Le mode de réalisation de l'invention sera décrit ci-après à l'aide de la figure 3 et des figures suivantes. Dans le circuit de la figure 3, les éléments correspondant à ceux de la figure 1 portent les mêmes références

littérales et numériques et leur description détaillée ne sera

pas reprise.

Contrairement au montage de la figure 1, dans celui de la figure 3, les bases des transistors Q ' Q2 oe Q2n

sont séparées des bornes froides des condensateurs C0, C1..

C2n' Les bornes froides des condensateurs C1, C3... C2nî1 sont reliées par une borne de cadence 7a au générateur de signal de cadence 8a; les bornes froides des condensateurs C 0 C2.. C2n

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sont reliées par la borne de cadence 6a au générateur de signal de cadence Sa. De plus, les bases des transistors Q1, Q3 Q2n 1 sont réunies par la borne de cadence 7b au générateur de signal de cadence 8b et les bases des transistors Q2' Q4 Q sont reliées par la borne de cadence 6b au générateur de

signal de cadence 8b.

Les générateurs de signaux de cadence Sa, 8b sont réalisés à titre d'exemple comme suit: Dans le générateur de signal de cadence Sa, les signaux d'oscillation inversés en phase, que l'on obtient sur l'oscillateur 100 sont appliqués respectivement aux bases des transistors 40, 41 à montage différentiel. Le signal oscillant est par exemple un signal sinuso!dal ou un signal ayant un rapport de travail de 50 %. Les collecteurs des transistors 40, 41 sont respectivement reliés à la source de-tension continue 44 par les résistances 42, 43. Les émetteurs des transistors , 41 sont reliés l'un à l'autre et leur point de jonction est relié à la masse par l'intermédiaire d'une source de courant constant 45. Le collecteur du transistor 41 est alors relié à la base du transistor 46. Le collecteur du transistor 46 est relié à la borne 4 qui reçoit la tension de ligne; l'émetteur du transistor 46 est relié à la masse par une source de courant constant 47 ainsi qu'à la base de chacun des transistors lla, llb. De mème, le collecteur du transistor 40 est relié à la base du transistor 48. Le collecteur du transistor 48 est alors relié à la borne 4 et l'émetteur du transistor 48 est relié à la masse par la source de courant constant 49; il est également relié à la base des transistors 12a, 12b. Le point de jonction des émetteurs des transistors lla, llb est relié à la borne 7a et le point de jonction des émetteurs des transistors 12a, 12b

est relié à la borne 6a.

De même dans le générateur de cadence 8b, les signaux oscillants fournis par l'oscillateur 100 sont appliqués respectivement aux bases des transistors 50, 51 à montage

différentiel. Les collecteurs des transistors 50, 51 sont bran-

chés respectivement par les résistances 52, 53 à la source de tension continue 54. De même, les émetteurs des transistors 50, 51 sont reliés l'un à l'autre et le point de jonction est mis à la masse à travers la source de courant constant 55. De plus, le collecteur du transistor 51 est relié à la base du transistor 1l 56. Le collecteur du transistor 56 est relié à la borne 4 et l'émetteur est mis à la masse à travers la source de courant constant 57; l'émetteur est également relié à la borne 7b. Le collecteur du transistor 50 est relié à la base du transistor 58 dont le collecteur est relié à la borne 4; l'émetteur du transistor 58 est mis à la masse à travers la source de courant constant 59 en étant également relié à la borne 6bo Dans le générateur de signal de cadence 8a décrit ci-dessus, la valeur des résistances 42, 43 est égale à R et l'intensité du courant fourni par la source de courant constant

est égale à Ia. Si les valeurs R et I satisfont à l'équa-

a a a tion suivante: Vp + 2 VBE Ra Ia on obtient les signaux de cadence "la" I2a sur les bornes 6a, 7a; ces signaux ont une amplitude égale à Vp, un rapport de travail égal à 50 % et la polarité des signaux est opposée (figures 4A, 4B)o De même dans le générateur de signal de cadence 8b,

si la valeur des résistances 52, 53 est égale à Rb et l'inten-

sité du courant fourni par la source de courant constant 55 égale Ib' si les valeurs Rbet Ib satisfont à la relation suivante:

V = R *I

B b b dans laquelle VB est l'amplitude des signaux dlb' '2b et Vb la tension fournie par la source de tension continue 54 de façon à satisfaire à la relation: Vb = VDC + V +V Vb DC B BE alors sur les bornes 6b, 7b on obtient les signaux de cadence lb' 2b qui sont en phase par rapport aux signaux "la' 2a et sn uptnilV e sont au potentiel VDC et VDC + VB (figures 4C et 4D)o Les signaux lb' 2b servent à donner la directivité au -composant BBD; la valeur de pic à pic VB des signaux elb et e2b est

choisie inférieure à Vp; normalement, il peut s'agir de plu-

sieurs centaines de millivolts Vp po Dans le montage ci-dessus, les condensateurs C0 Cl,.o C2n sont chargés initialement à la tension C Vp Ainsi à l'état initial, le potentiel des deux bornes des condensateurs d'ordre pair C0O C2... C2n augmente d'abord à la valeur VDC + VB + C + Vp, puis est abaissé à la valeur VSDc pendant l'intervalle lorsque les signaux la" lb sont au potentiel haut; dès que le niveau atteint la valeur C VSDC - C + cc VpE le potentiel augmente de nouveau à la valeur VDc + VB pendant l'intervalle lorsque les signaux '2a' 62b sont

au potentiel haut (figure 4E).

De plus selon la figure 4F, le potentiel à la borne chaude des condensateurs d'ordre impair Cl, C3 o.. C2n-l C est d'abord abaissé à la valeur VSDC C + CS Vp, puis est augmenté à la valeur VDc + VB pendant l'intervalle lorsque les signaux la et lb sont au potentiel haut, puis lorsqu'il atteint VDC VB + + CS Vp, il est de nouveau abaissé à la valeur VSDC pendant l'intervalle lorsque les signaux 2a'

2b sont au niveau haut.

Puis pendant l'intervalle lorsque le premier signal la' Jlb qui suit immédiatement l'envoi du signal d'entrée est au niveau haut, si la tension du signal d'entrée Vs est

alors égale à Vsi, le potentiel à la borne chaude du condensa-

C teur CO augmente de nouveau à la valeur VDC + VB + C + C Vp

puis est abaissé à la valeur V S1. En d'autres termes, le conden-

sateur C se décharge pour enregistrer une charge électrique égale à Vs1 (VDc + VB)3 C. Dans ces conditions, le transistor

Q1 est bloqué et il n'y a pas de changement dans les condensa-

teurs C C2.. C C2n.

Puis pendant l'intervalle lorsque les signaux suivants 2a' d2b sont au potentiel haut, comme le potentiel du signal la est diminué de Vp, le potentiel à la borne froide du condensateur C0 à partir du transistor Q1 devient égal à VDC et le potentiel à la borne chaude du condensateur CO devient égal

àV C

aVC + Cs Vp. Puis, le transistor Q devient conducteur a Vs S1 s si bien que le potentiel à la borne chaude du condensateur CO augmente finalement jusqu'à la valeur (VDC + VB) qui est le potentiel de base du transistor Ql' A ce moment, le transistor Q1 fonctionne dans sa région active et le condensateur CO se

charge à travers le chemin formé par la borne 7a, le condensa-

teur C1 et la jonction collecteur-émettéur du transistor Q1 et le condensateur CO. Puis comme le potentiel à la borne chaude du condensateur CO passe de VS1 C + CSle Vsi- +C V 'VDC +V.B' l transfert de la charge de la borne chaude du condensateur C1 à la borne chaude du condensateur CO est donné par la relation

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suivante: c v-s)c {(D +} Vc = (Vo+vs + c+c (VDc + VB)+C I C = (Vsl C+C VB +C + CpVs Le condensateur C1 reçoit d'abord la chargeC C Vp C Si bien que la charge finale du condensateur C1 atteint la valeur: c c+ C +5 oC - (VD + VB + c + - V)VC = VSl - (VDC VBc C

La tension Vs1 - (VDc + VB) qui apparaît aux bornes du condensa-

teur CO pendant l'intervalle lorsque les signaux dla, Jlb sont au potentiel haut est transférée au condensateur C1 pendant l'intervalle lorsque les signaux ga' 02b sont au potentiel haut C et le condensateur CO revient au niveau C V Dans ce cas, 0 C + CVpo Dans ce cas, le transistor Q2 est bloqué et aucune variation apparaît dans les condensateurs C2, C3.. C2no De plus pendant l'intervalle lorsque les signaux suivants dla" lbsont de niveau haut, si la tension du signal d'entrée VS est égale à VS2, le condensateur CO est chargé au niveau V - (VDc + VB) et le condensateur C1 revient au niveau C + cVp; le condensateur C se charge au niveau Vsl -(VDC + VB) Le transistor Q3 est alors bloqué et aucun changement apparaît

dans le condensateur C et les suivants.

Lorsque l'opération ci-dessus est répétée, le signal est transféré en synchronisme avec les signaux la" dlb

et e2a' 2b' de la gauche à la droite selon la figure.

Suivant dans ce circuit la valeur maximale de la tension inverse est appliquée entre loémetteur et la base de chacun des transistors Q10 Q2.-, correspondant à la valeur suivante: (VDc + VB +C +C Vp)svDC B C+C S c+SP Par ailleurs, si la tension de claquage inverse entre la base des émetteurs de chacun des transistors Q1i Q2... est égale VEBO; il faut que l'inégalité suivante soit satisfaite: V + B C + Cs V < VEBO C + C

(V EBO B

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La plage dynamique D' du signal passant par le composant BBD est la suivante: D=C + Cs VP CE min s. Ainsi, les équations ci-dessus donnent le résultat suivante

C + C (

C + C C VEBO VB CE min D'< VEg0 VB VCE min Dans ces conditions les valeurs de Cs, VB et VCE min sont toutes

faibles, ce qui permet d'obtenir une plage dynamique sensible-

ment double de la plage dynamique D du circuit de la figure 1 cette plage est définie comme suit D <2C + C VEBO VCE min

Dans ce circuit, les signaux de cadence sont appli-

qués aux bornes froides des condensateurs C0... C2n ainsi qu'aux bases des transistors Q.. Q2n suivant des chemins différents. Par exemple pendant l'intervalle lorsque les signaux

g2a' 62b sont au potentiel élevé, lorsque la charge électrique.

est transférée du condensateur C3 au condensateur C2, même si un signal de courant passe de la borne 7a à la borne 6a à travers le chemin formé par le condensateur C3, la jonction collecteur-émetteur du transistor Q3, le condensateur C2, il en

résulte que les potentiels de base des transistors Q2' Q4...

ne changent pas. Dans ces conditions, le signal d'intensité passe entre le collecteur et l'émetteur du transistor Q3, si bien qu'un courant de base proportionnel au signal de courant traverse le transistor Q3. Le courant de base est égal à 1/hfe du signal de courant; hf est le coefficient d'amplification

de courant. Dans ce circuit, il se produit rarement une interfé--

rence mutuelle entre les signaux des condensateurs adjacents,

si bien que la distorsion des courbes provoquée par l'interfé-

rence mutuelle ou analogue est considérablement améliorée.

De plus dans ce circuit, si les signaux de cadence la' "2a qui sont appliqués à la borne froide des condensateurs ont une amplitude égale à Vp,, le niveau continu n'influence pas

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les signaux de la borne chaude. Dans ces conditions, le niveau

continu des signaux de cadence lla' 62a peut être choisi arbi-

trairement pour que le potentiel médian des signaux de cadence

ea i2 soit égal à d ou à la valeur optimale pour l'entrai-

nement des transistors lla, llb, 12a, 12b. Le signal Vs à la borne chaude du condensateur passe de la valeur VDC + VB a la valeur VDC + VB + C + C VP si bien que le potentiel médian est égal à

*1 __ _ _ _ _ _ _

VDC + VB 2 C + C Vp C'est pourquoi en choisissant le potentiel continu maximum égal à VDC + VB pour lessignaux de cadence lb';2b et en fixant cela à une valeur arbitraire, le potentiel médian du signal Vs est égal à nC ou une valeur

VS 2

optimale pour l'entraînement des transistors 25, 35.

Selon l'invention, grâce à un circuit de construc-

tion simplifiée, on peut augmenter la plage dynamique du signal

et réduite l'interférence mutuelle entre les signaux; le rende-

ment du composant peut être utilisé à la limite extrême dans

le cas d'un filtre récurrent.

Les figures 5A-5F sont des courbes des parties respectives dans le cas d'un signal de cadence appliqué au composant BBD lorsque le signal a un flanc montant et descendant plus incliné que dans le cas d'une variation linéaire avec-un transfert de courant constant à travers le composant BBDo Selon l'invention, on a proposé un procédé d'entraînement du composant BBD dans lequel les signaux de cadence ci-dessus sont utilisés pour éviter l'émission ainsi que l'abaissement du rendement du transfert. Dans le cas du procédé d'entraînement ci-dessus, seuls les signaux de cadence Jîa' J2a appliqués à la borne

froide des condensateurs sont prévus de façon que l'inclinai-

son par exemple celle de la partie descendante soit moins abrupte

que celle de la partie montante comme indiqué aux figures 5A, 5B.

Selon ce procédé d'entraînement, les signaux appliqués à la borne chaude des condensateurs varient comme l'indiquent les courbes des figures 5E, 5F et le signal V est transféré. De

même dans ce cas, la plage dynamique est augmentée, l'interfé-

rence mutuelle réduite et le rendement du dispositif est utilisé

au maximum.

La figure 6 montre une autre variante de l'invention

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utilisant un composant MOS (semi-conducteur métal-oxyde) et

des transistors à effet de champ FET. A la figure 6, les transis-

tors de type pnp sont remplacés par des transistors FET à canal p et les transistors de type npn par des transistors FET à canal n, les autres éléments étant analogues à ceux de la figure 3. Tous les éléments de la figure 6 sont exprimés par les memes

références numériques et littérales qu'à la figure 3.

Dans le circuit de la figure 6, la chute de tension porte-source du transistor FET étant égale à VGs, la valeur des résistances 42, 43 égale à R a, l'intensité du courant fourni par la source de courant constant 45 égale à Ia' la valeur des résistances 52, 53 égale à Rb, l'intensité du courant fourni par la source de courant constant 55 égale à Ib et la tension de la source de tension continue 54 égale à Vb, on obtient les relations suivantes VP + 2 VGS = Ra Ia òB Rb Ib Vb = VDC + Vb + VGS On arrive au même fonctionnement que celui du circuit de la figure 3. Dans cet exemple, le courant de porte est très réduit

à travers les composants FET, ce qui permet d'annuler pratique-

ment l'interférence mutuelle dans le composant BBD.

De façon générale, l'invention s'applique à tous les composants à transfert de charge dont le mode de transfert

n'est pas satisfaisant.

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Claims (1)

1. R E V E N D I C A T I 0 N S

   ) Composant en chapelet (BBD) caractérisé par un premier générateur de signal de cadence générant un premier ensemble de signaux de cadence, un second générateur de signaux de cadence générant un second ensemble de signaux de cadence, chacun des signaux de cadence ayant la même phase et la même fréquence que ceux des signaux du premier ensemble, un ensemble de moyens de stockage capacitifs, successifs pour conserver séquentiellement un niveau de charge représentant un signal d'entrée échantillonné dans le temps, chaque moyen de stockage

   capacitif ayant une électrode de cadence, un ensemble de tran-

   sistors pour commander le transfert des charges d'un moyen de stockage capacitif à l'autre, chacun des transistors étant relié au moyen de stockage capacitif suivant et ayant une électrode de cadence, un premier moyen d'entraînement du signal de cadence pour fournir l'un des premiers ensembles de signaux de cadence à l'électrode de cadence du moyen de stockage capa= citif et un second moyen d'entraînement du signal de cadence pour fournir l'un des seconds ensembles de signaux de cadence

   à l'électrode de cadence du transistor.

   ) Composant selon la revendication 1, caracté-

   risé en ce que chacun des deux moyens d'entraînement du signal de cadence comporte une paire de transistors complémentaires ayant chacun une premièreet une seconde électrodes ainsi qu'une électrode de commande, l'électrode de commande des transistors complémentaires étant réunie l'une à l'autre et au premier et au second générateurs de signaux de cadence, les premières électrodes des transistors complémentaires étant réunies à l'électrode de cadence du moyen de stockage capacitif ou des

   transistors.

   ) Composant selon la revendication 1, caracté-

   risé en ce que le second ensemble de signaux de cadence a un niveau tel que les transistors deviennent conducteurs lorsque le niveau est haut et est inférieur à celui de chacun des

   premiers ensembles de signaux de cadence.

   ) Composant selon la revendication 3, caracté-

   risé en ce que chacun des générateurs de cadence a un amplifi-

   cateur différentiel qui reçoit un signal commun de m9me fré-

   quence que le premier et le second jeux de signaux de cadence.