DE2349521A1

DE2349521A1 - Schaltungsanordnung zur uebertragung von binaerinformationen mit einem fehlerkorrekturcode

Info

Publication number: DE2349521A1
Application number: DE19732349521
Authority: DE
Inventors: Federico Verzocchi
Original assignee: Societa Italiana Telecomunicazioni Siemens SpA
Current assignee: Italtel SpA
Priority date: 1972-10-03
Filing date: 1973-10-02
Publication date: 1974-05-02
Also published as: US3866170A; GB1400649A; IT987572B; NL7313622A

Description

9043-73/H/Elf

ital.Anm. No. 30001 A/72

vom 3.10.1972

Societä Italiana Telecomunicazioni Siemens s.p.a., Mailand (Italien)

Schaltungsanordnung zur übertragung von Binärinformationen mit einem Fehlerkorrektürcode.

Die Erfindung betrifft eine Schaltungsanordnung zur übertragung von Binärinformationen mit einem Fehlerkorrekturcode, der für (n+1)Informationsbits ein Wort von (2ⁿ-l)Bits benutzt, wobei ein übertragenes Wort einen maximal zulässigen Fehler von e Bits aufweisen kann. Es besteht die Möglichkeit 2*ⁿ~²⁾-l ^Zu~ fallsfehler zu berichtigen.

Um die übertragung einer Information vor Fehlern der Übertragungsorgane zu schützen, überträgt man die Information bekanntlich mit Redundanz. Die Wirtschaftlichkeit eines Codes, der als Algorithmus ein bestimmtes Verhältnis zwischen Informationswörtern und redundanten Wörtern realisiert, ist proportional zum Verhältnis zwischen dem erreichten Schutz und der gewählten Redundanz. Betrachtet man die Gesamtheit aller mögliehen Informationswörter der Länge K und der Anzahl 2 , so kann man den Code auch als die Gesamtheit der entsprechenden Wörter der Länge η > k ansehen, die Teil der 2ⁿ möglichen Wörter der Länge η sind. Es gibt Codes, die man als optimal bezeichnen kann, womit gemeint ist, daß es nicht möglich erscheint, einen Code zu realisieren, der einen gleichen Schutz mit geringerer Redun-

409818/0792

danz gestattet. Alle diese Codes sind also betriebsmässig gleichwertig, so daß sich Vor- und Nachteile nur aus der schaltungsmässigen Ausführung der entsprechenden Codier- und Decodiereinrichtungen ergeben. Diese Ausführung hängt ihrerseits bei gegebener Leistungsfähigkeit nach einer subjektiven Bewertung von der Art und Weise ab, wie ein spezieller Code realisiert wird, also beispielsweise davon, wie die Redundanz-Bits erhalten oder die Position falscher Bits festgestellt und diese berichtigt werden.

Aufgabe der Erfindung ist, ein sowohl hinsichtlich der Codierung also auch hinsichtlich der Decodierung besonders einfaches übertragungssystem mit einem im oben definierten Sinne optimalen Code zur "Fehlerkorrektur anzugeben.

Die Erfindung löst diese Aufgabe bei einer Schaltungsanordnung der eingangs genannten Art dadurch, daß

a) auf der Übertragungsseite ein rückgekoppeltes Schieberegister vorgesehen ist, das in seinen η Stufen zu Beginn der Obertragung η Bits eines zu übertragenden Wortes aufnimmt und (2ⁿ-l) mal nacheinander weiterschaltbar ist, und dessen während der (2ⁿ-l)Verschiebungen in seiner letzten Stufe nacheinander geschriebenen Bits für die Übertragung des Codewortes benutzbar sind (das Schieberegister erzeugt also eine sogenannte Maximalfolge);

b) daB auf der Empfangsseite zwei Speicher mit einer Kapazität von (2ⁿ-l) Bits vorgesehen sind, die jeweils abwechselnd zum Schreiben der ankommenden Codewörter und zum Lesen des zuvor geschriebenen Wortes benutzbar sind, und aus denen während der Schreibdauer des jeweils anderen Speichers mit einer Geschwindigkeit, die (2ⁿ-l) mal höher ist als die des Schreibens, dasselbe Wort (2ⁿ-l) mal gelesen wird;

409818/0792

c) daß auf der Empfangsseite ein dem ersten Schieberegister ähnliches zweites Schieberegister vorgesehen ist, in das zu Beginn des Lesezyklus eines der Speicher eine der (2ⁿ-l) möglichen Konfigurationen seiner Stufen geschrieben wird{für jeden Lesevorgang eine andere Bit-Konfiguration), und das derart weiterschaltbar ist, daß es synchron im Takt der (2ⁿ-l) aus dem Speicher gelesenen Bits (2ⁿ-l) Verschiebungen ausführt;

d) daß eine Koinzidenz zwischen den aus einem Speicher gelesenen Bits und den in der letzten Stufe des zweiten Schieberegisters geschriebenen Bits von einer Vergleichsschaltung feststellbar ist;

e) daß die Anzahl der voh^^r'^ie^al^icJhss^bairt^i'iSg^wctKrend einer Schreibdauer bzw. des (2ⁿ-l) maligen Lesens eines Speichers festgestellten Koinzidenzen von einem Zähler gezählt werden;

f) daß eine Erkennungseinheit anzeigt, ob der vom Zähler während

einer Schreibdauer erzielte Zählwert < e oder aber > (2ⁿ-l-e)

g) und daß eine Ausgangseinheit vorgesehen ist, die im Falle einer solchen Anzeige durch die Erkennungseinheit jedesmal die anfänglich im zweiten Schieberegister geschriebene Konfiguration liest, speichert und weiterleitet.

Ein bevorzugtes Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt. Es zeigen:

Figur 1 das Blockschema eines allgemeinen Systems zur übertragung codierter Informationen;

Figur 2 eine bevorzugte Ausführungsform der Codierungseinheiten gemäss der Erfindung;

Figur 3 eine bevorzugte Ausführungsform der Decodierungseinheit gemäss der Erfindung;

409818/0792

Figur 4a eine bevorzugte Ausführungsform der Speicher 31 und 32 aus Figur 3;

Figur 4b eine Ersatzschaltung für Figur 4a;

Figur 5 eine bevorzugte Ausführungsform für das Schieberegister 33 aus Figur 3;

Figur 6 eine bevorzugte Ausführungsform der Einheiten 36,37,38 und 39 aus Figur 3; und

Figur 7 Diagramme der zur Zeitsteuerung der Codier- und Decodiereinheiten gemäss Figur 2 und 3 verwendeten Signale.

Anhand von Figur 1 sei zunächst das allgemeine Prinzip der übertragung codierter digitaler Informationen erläutert. 11 ist die Quelle der zu übertragenden Bits, 12 der Codierer, 13 die Übertragungs- oder Sendeeinheit, 17 die Leitung, 14 die Empfangseinheit, 15 der Decodierer und 16 die Einheit, für die die von der Quelle 11 kommenden Informationen bestimmt sind.

Ein Schaltungsbexspxel gemäss der Erfindung für den Codierer 12 aus Figur 1 ist in Figur 2 dargestellt (Einzelheiten der Schaltungsanordnung sind bei dieser und den folgenden Figuren jeweils der Zeichnung zu entnehmen). Der dargestellte Codierer setzt eine Quelle 11 mit 6 Ausgängen für die Bits B_Q, B₁.....B^ voraus, die mit einer Frequenz erscheinen, welche gleich derjenigen des Taktsignals A am Ausgang des Taktsignalgenerators ist. Diese Bits werden durch (in Figur 2 nicht dargestellte) Torschaltungen parallel in das fünfstufige Register 22 und in die bistabile Kippschaltung 23 geschrieben, und zwar unter Steuerung durch das Taktsignal A, welches das Schreiben der Bits B_Qf B₁ B₅ konditioniert.

Das durch das Exklusiv-ODER-Glied 24 gegengekoppelte Schieberegister 22 erzeugt als Signal B unter Steuerung durch das Taktsignal C mit einer Frequenz, die 31mal grosser ist als die-

409818/0792

jenige des Taktsignals A, eine zyklische Folge mit "Maximallänge" (31 Bits), deren Phase von der Ausgangskonfiguration der Bits Β« bis B. bestimmt ist. Eine Folge mit "Maximallänge¹¹ ist die von einem gegengekoppelten Register erzeugte Folge, dessen η Stufen aufgrund der aufeinanderfolgenden Verschiebungen alle möglichen Konfigurationen von η Bits, ausgehend von der anfänglichen Konfiguration, annehmen. Der Wert des Bits Bebestimmt mittels des Exklusiv-ODER-Gliedes 25 des Vorzeichen des als Signal E erzeugten Codewortes. Jedem von der Quelle 11 erzeugten Wort aus sechs Bit entspricht somit ein Codewort aus 31 Bits am Ausgang des Codierer 12.

Figur 3 ist ein Blockschaltbild des Decodierer 15 (Figur 1) gemäss der Erfindung. Die das Signal E am Ausgang des Exklusiv-ODER-Gliedes 25 (Figur 2) bildenden Codewörter werden durch einen Umschalter und unter Steuerung des Signals F abwechselnd an äen einen oder anderen der beiden Speicher 31,32 weitergegeben, von denen jeder eine Kapazität hat, die gleich einem Codewort ist (also 31 Bits). Dies geschieht derart, daß, wenn in einem der beiden Speicher 31,32 ein Codewort geschrieben wird, was im Takt des Taktsignals G geschieht, aus dem anderen Speicher das zuvor geschriebene Codewort gelesen wird, und zwar im Takt des Taktsignals H.

Zu den Signalen G,F und H sei auf Figur 7 verwiesen: G ist ein Taktsignal, das aus einer Impulsfolge mit gleicher Frequenz wie diejenige der Bits des ankommenden Signals E besteht. Ebenso wie die anderen Signale F, H,C, M und Q in Figur 7 wird es von einem Taktsignalgenerator erzeugt, der in Figur 3 nicht dargestellt ist und als an sich bekannt vorausgesetzt werden kann. Das Signal F ist ein Rechtecksignal mit einer Frequenz, die 62mal niedriger ist als diejenige des Taktsignals G. Das Taktsignal H wird aus einer Impulsfolge gebildet, die 31 Impulse für jeden Impuls des Taktsignals G aufweist. Hieraus ergibt sich, daß in der Zeit, in der ein Wort in den Speicher 32

409818/0792

(oder 31) geschrieben wird, daß im anderen Speicher 31 (oder 32) enthaltene Wort nacheinander 31mal gelesen wird. Dadurch ist es möglich, während dieser Schreibzeit 3lmal das aus dem Speicher 31 (oder 32) gelesene Wort mit einem Wort zu vergleichen, das örtlich im Schieberegister 32 erzeugt wird.

Das 5-stufige Schieberegister 33 ist in ähnlicher Weise gegengekoppelt wie das Schieberegister 22 (eine bevorzugte Ausführungsform hat die in Figur 5 dargestellte Anordnung). Das Signal M steuert in Koinzidenz mit jeder vom Signal F bewirkten Umschaltung das Schreiben des Bits "1" in jede Stufe des Schieberegisters 33, während das Taktsignal (L + H) mit einer Frequenz, die 32mal grosser ist als diejenige des Taktsignals G, die Verschiebung steuert. Weil während des Verschiebens alle 31 Impulse des Taktsignals (L + H) die Gesamtheit der Stufen des Schieberegisters 33 züglich alle möglichen Konfigurationen CQN₁... CON₃₁ annimmt, ergibt sich, daß bei einem Impuls des Taktsignals G am Anfang des ersten Vergleiches eines aus dem Speicher (oder 32) gelesenen Wortes mit dem von der letzten Stufe des Schieberegisters 33 erzeugten Wort in dieser Stufe das Wort Hill geschrieben ist. Der Vergleich endet mit dem 31.Impuls des Taktsignals H und (L+H). Während der Zeit, die zwischen dem 31.Impuls des Taktsignals H und dem Beginn des zweiten Vergleiches (nächster Impuls des Taktsignals G) vergeht, kommt im Schieberegister 33 der 32.Impuls des Taktsignals (L+H) an, der im Schieberegister 33 das der Konfiguration CON₁ entsprechende Wort Hill rückstellt. Dadurch wird bei der den Beginn des zweiten Vergleiches kennzeichnenden Ankunft des nächsten Impulses des Taktsignals H und (L+H) das Verschieben des Schieberegisters 33 nicht mehr von der Konfiguration CON₁, sondern von der nächsten Konfiguration CON₂ ausgehend angefangen. Entsprechendes gilt für die nächsten Vergleiche, so daß der 31.Vergleich-bei der im Schieberegister 33 gespeicherten Konfiguration CON₃₁beginnt.

Der hier beschriebene Vergleich zwischen dem wiederholt im Speicher 31 (oder 32) gelesenen Wort und den nacheinander im

409818/0792

Schieberegister 33 erzeugten Wörtern erfolgt im Exlusiv-QDER-Glied 35, dessen Ausgang ein Bit "0" oder ein Bit "1" aufweist, je nachdem, ob die Bits am Eingang koinzidieren oder nicht. Bei einer Abweichung wird ein Bit "1" erzeugt.

Der Fehler 36 zeigt am Ausgang die Anzahl der Bits "1" (Abweichung) an, die bis zum Ende eines jeden Vergleiches gezählt werden. Das Signal L stellt die Stufen des Zählers 36 vor dem Beginn eines jeden Vergleiches zurück, während das Signal H die Eingabe der vom Exklusiv-ODER-Glied 35 kommenden Bits in den Zähler 36 konditioniert, die tatsächlich den Vergleich betreffen; es sei daran erinnert, daß während der Zeit des Lesens eines im Speicher 31 oder 32 gespeicherten Wortes von 31 Bits im Schieberegister 33 eine Anzahl von 33 Bits erzeugt werden, von denen nur die ersten 31 Bits für den Vergleich von Nutzen sind. Die Erkennungseinheit 37 stellt in Koinzidenz mit den Steuerimpulsen I fest, ob die vom Zähler 36 erzielten Zählwerte nicht kleiner als 24 oder nicht grosser als 7 sind, und erzeugt demgemäss an ihren Ausgängen das Signal U bzw, das Signal V.

Die Bedeutung einer solchen Feststellung erklärt sich aus den Eigenschaften der Folgen mit "Maximallänge". Vergleicht man nämlich Bit für Bit zwei Folgen mit Maximallänge (Länge 2ⁿ-l) miteinander, die gleich , aber gegeneinander phasenverschoben sind (solche Folgen sind z.B. die in der letzten Stufe des Schieberegisters 33 oder des Schieberegisters 22 von den beiden verschiedenen Anfangskonfigurationen ausgehend erzeugten Folgen), so kommen immer nur 2ⁿ -1 Koinzidenzen vor. Wenn folglich im hier betrachteten Fall die im Schieberegister 33 erzeugte Folge mit der im Speicher 31 (oder 32) gelesenen Folge übereinstimmt, wird der Zähler 36 eine Anzahl von 31 Koinzidenzen anzeigen, da 31 Bits "0" am Ausgang des Exklusiv-ODER-Gliedes 35 erscheinen werden. Wenn stattdessen die aus dem Schieberegister 33 kommende Folge bei allen Bits das Komplement derjenigen ist, die aus dem Speicher 31 (oder 32) gelesen wird, wird der Zähler

4098 18/079 2

23Α952Ί

die gleiche Anzahl 31 von Abweichungen (Diskordanzen) sichtbarmachen, was 31 Bits "1" am Ausgang des Exklusiv-ODER-Gliedes 35 entspricht. Wenn der Zähler also 31 Bits "0" am Ausgang des Exklusiv-ODER-Gliedes 35 zählt, so bedeutet dies, daß das anfangs in das Schieberegister 33 geschriebene Wort das anfangs im ScüiJUsfcsregister 22 vor der Codierung vorhandene Wort ist, und darüber hinaus das Bit B₅ dan Wert "1" hat* Beim Erscheinen von 22 Bits "2" vom ExklusivrODER-Glied 35 kann man zu denselben Schl-äßfcl-gerur-gan kommen, abgesehen davon, daß das Bit. B,- in diesem -"Pail den Werfc'O " haben wird»

Wenn die im -Schieberegister 33 erzeugte Folg© weder mit der aus dem Speicher 31 gelesenen Feige noch mit ihrem Eompleiiisnt koinzidiert, wird sie, falls keine Übertragungsfehler vorliegen, derselben um eine gewisse Anzahl von Bits phasenverschobenen Folge entsprechen, und demgeraäss werden vom Exklusiv-ODER-Glied 35 16 Abweichungen angezeigt» Falls im Signal die Komplementfolge der in der letzten Stufe des Schieberegisters 22 erzeugten Folge übertragen worden ist, werden 16 Koinzidenzen und 15 Abweichungen angezeigt.

Nun sei der Fall betrachtet, daß die übertragene Information gestört wird, wobei die maximal zulässige Anzahl gestörter Bits, bei der die Information noch erkennbar ist, gleich 7 gesetzt sei. Die Identifizierungen, die in Abwesenheit von Störungen durch einen Zählwert von 31 Bits "1" oder 31 Bits "O" am Ausgang des Zählers 36 gekennzeichnet sind, können somit im Falle einer zulässigen Störung durch einen Vergleich des Zählwertes mit den beiden oben erwähnten Grenzwerten 24 und 7 durch die Erkennungseinheit 37 durchgeführt werden. Wenn also nach dem soundsovielten Lesen eines Wortes aus dem Speicher 31 (oder 32) eines der beiden Ausgangssignale der Erkennungseinheit 37 erzeugt wird, bedeutet dies, daß der Inhalt des Schieberegisters 33 am Anfang des soundsovielten Vergleiches bzw, in entsprechender Weise beim 32. Impuls des Taktsignals (L+H) nach dem gleichen Anfangspunkt

4038 18/0792

derselbe wie derjenige des Schieberegisters 22 am Anfang der Codierung des übertragenen Wortes war und deshalb die im Schieberegister 32 bei diesem 32.Taktimpuls geschriebenen Bits die ersten fünf Bits E₀, B,.....B^ des decodierten Wortes darstellen. Das sechste Bit B^ dieses Wortes fällt mit dem von der Erkennungseinheit 37 erzeugten Bit des Signals V zusammen, welches bedeutet, daß der Zählwert des Zählers 36 kleiner oder gleich 7 ist. Stattdessen kann es auch mit V oder, was dasselbe ist, mit U zusammenfallen, falls der Eingang S des Exclusiv-ODER-Gliedes 25 statt vom Bit B₅ vom Bit B₅ gespeist wird.

Die Ausgangseinheit 38 dient zum Speichern und Durchschleusen der in den verschiedenen Stufen des Schieberegisters 33 gelesenen Bits und des Signals V (oder U), welche am Ausgang das

decodierte Signal B_Q, B₁ B₅ bilden. Die in der Ausgangsein-

heit 38 ankommenden Impulse bewirken die Erzeugung entsprechender Ausgangssignale jedesmal dann, wenn sie in Koinzidenz mit einem Bit des Signals U (oder V) eintreffen.

Die erläuterte Schaltungsanordnung dient zur Decodierung jedes beliebigen von der Quelle 11 (Figur 1) kommenden Wortes mit

den Bits B_Q B₅ mit Ausnahme der Wörter 000000 oder 000001,

also derjenigen Wörter aus einer Folge von 6 Bits, bei denen die ersten 5 Bit den Wert ¹¹O" haben. In diesem Fall wird es sich nämlich ergeben, daß das bei der Empfangseinheit 14 ankommende Codewort aus zwei Folgen von 31 Bits mit dem Wert "0" bzw. "1" gebildet ist. Da am Anfang jedes Vergleichszyklus im Schieberegister 33 die Information "Hill" geschrieben wird, die während der 31 Vergleiche niemals am Ausgang vom Schieberegister 33 eine Folge von 31 Bits vom Wert "0" (oder vom Wert "1") hervorrufen wird, kann in dem hier betrachteten Fall die aussergewöhn-

liche Konfiguration B_Q = B₁= B^ = 0 decodiert werden, wenn

es sich in Koinzidenz mit einem Impuls Q, der dem Signal M unmittelbar vorausgeht (Beginn einer neuen Decodierung) herausstellt, daß bei keinem der 31 vorangehenden Vergleiche eines

409818/0792

der beiden Signale U und V erzeugt worden ist. Ein von der hierfür vorgesehenen Schaltung 39 erzeugtes Signal R wird dann das Vorhandensein der anormalen Konfigurationen B_Q = B. ..... = B. =0 angeben.

In Figur 4a ist ein Ausführungsbeispiel der Speicher 31 und 32 gemäss Figur 3 dargestellt, während Figur 4b eine entsprechende Ersatzschaltung ist. Die in der dargestellten Weise verschalteten Einheiten haben folgende Bedeutung! 4IO und 42O sind Schieberegister, 414 bis 417 , 424 bis 427, 411 und 421 sind UND-Glieder, von denen die UND-Glieder 415,417,424* 426 und 411 einen Komplementeingang haben. 412,413,422 und 423 sind ODER-Glieder. Aus der Ersatzschaltung der Figur 4 ergibt sich, daß die Glieder 411 und 412 in Figur 4a den beiden Schaltern 411' und 412' in Figur 4b äquivalent sind, während die Einheiten aus den Qliedern 412, 414/J.5 bzw. 413,416,417 bzw. 422,424,425, bzw. 423,426,427 in Figur 4a den Schaltern 418, 419, 428 bzw. 429 in Figur 4b äquivalent sind, Die Lage der in Figur 4b dargestellten Schalter und Umschalter entspricht der Bedingung F = I; im Falle von F = O wären die Schalter und Umschalter alle umgelegt.

In Figur 6 ist ein Ausführungsbeispiel des Zählers 36, der Erkennungseinheit 37, der Ausgangseinheit 38 und der Schaltung 39 gemäss Figur 3 dargestellt. 60, 61, 62, 68 und 69 sind UND-Glieder, von denen das UND-Glied 62 zwei invertierte Eingänge hat. 63 und 64 sind ODER-Glieder. 65, 66 und 67 sind bistabile Kippschaltungen. 610 ist ein fünfstufiger Binärzähler. 62O ist ein Register, dessen Eingängen die Signale Y₀ Y₄ vom Schieberegister 33 und das Signal I von der Kippschaltung 66 zugeführt sind; die Registrierung erfolgt bei Zustimmung durch das Ausgangssignal des UND-Gliedes 68.

Das oben beschriebene Ausführungsbeispiel bezieht sich auf einen 31/6-Code. Es versteht sich, daß die Erfindung bei ent-

409818/0792

sprechenden Änderungen auch im Falle eines aligemeinen Codes 2ⁿ-l/n+l-Codes anwendbar ist. Auch der Grenzwert 24 bzw. 7 für den Anzeigewert des Zählers 36, der von eier Erkennungsein heit 37 identifiziert wird, ist nicht bindend, sondern die Grenzwerte können allgemein mit (2ⁿ-l-e) bsw_o mit e ausgedrückt werden, wobei e der maximal zulässige Siafallsfshlesr (veränderter Bits) bei den übertragenen Codewörterii ist ο s ist im allgemeinen Fall gleich 2ⁿ"²-l.

40981 8/0792

Claims

Patentansprüche

(1. )J Schaltungsanordnung zur übertragung von Binärinformationen mit einem Fehlerkorrekturcode, der für (n+1) Informationsbits ein Wort von (2ⁿ-l) Bits benutzt, wobei ein übertragenes Wort einen maximal zulässigen Fehler von e Bits aufweisen kann,da durch gekennzeichnet,

a) daß auf der Übertragungsseite ein rückgekoppeltes Schieberegister (22) vorgesehen ist, das in seinen η Stufen zu Beginn der übertragung η Bits eines zu übertragenden Wortes aufnimmt und (2ⁿ-l)mal nacheinander weiterschaltbar ist und dessen während der (2ⁿ-l) Verschiebungen in seiner letzten Stufe nacheinander geschriebenen Bits für die übertragung des Codewortes benutzbar sind;

b) daß auf der Empfangsseite zwei Speicher (31,32) mit einer Kapazität von (2ⁿ-l) Bits vorgesehen sind, die jeweils abwechselnd zum Schreiben der ankommenden Codewörter und zum Lesen des zuvor geschriebenen Wortes benutzbar sind, und aus denen während der Schreibdauer desjeweils anderen Speichers mit einer Geschwindigkeit, die (2ⁿ-l)mal höher ist als die des Schreibens, dasselbe Wort (2ⁿ-l)mal gelesen wird;

c) daß auf der Empfangsseite ein dem ersten Schieberegister (22) ähnliches zweites Schieberegister (33) vorgesehen ist, in das zu Beginn des Lesezyklus eines der Speicher (31 oder 32) eine der (2ⁿ-l) möglichen verschiedenen Konfigurationen seiner Stufen geschrieben wird, und das derart weiterschaltbar ist, daß es synchron im Takt der (2ⁿ-l) aus dem Speicher (31 oder 32) gelesenen Bits (2ⁿ-l) Verschiebungen ausführt;

d)daß eine Koinzidenz zwischen den aus einem Speicher (31 oder 32) gelesenen Bits und den in der letzten Stufe des zweiten Schieberegisters (33) geschriebenen Bits von einer Vergleichsschaltung (35) feststellbar ist;

409818/0792

e) daß die Anzahl der von der Vergleichsschaltung (35) während einer Schreibdauer bzw. des (2ⁿ-l) maligen Lesens eines Speichers (31 oder 32) festgestellten Koinzidenzen von einem Zähler (36) gezählt werden;

f) daß eine Erkennungseinheit (37) anzalgt, ob der vom Zähler (36) während einer Schreibdauer erzielte Zählwert £ e oder >^ (2ⁿ-l-e) ist;

g) und daß eine Ausgangseinheit (38) vorgesehen ist, die im Falle einer solchen Anzeige durch die Erkennungseinhext (37) jedesmal die anfänglich im zweiten Schieberegister (33) geschriebene Konfiguration liest, speichert und weiterleitet.
2.) Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet , daß die zur Empfangsseite übertragenen Bits auf der Sendeseite an dem Ausgang eines Exklusiv-ODER-Gliedes (25) abgegeben werden, das an einem Eingang die von der letzten Stufe des ersten Schieberegisters (22) kommenden Bits und am anderen Eingang ein Bit, das mit dem (n+l)ten zu codierenden Bit koinzidiert, empfängt, und daß die Ausgangseinheit (38) als (n+l)tes decodiertes Bit, das von der Erkennungseinheit (37) erzeugte Bit weiterleitet, welches für die Anzeigebedingung >_ (2ⁿ-l-e) des Zählwertes charakteristisch ist.

409818/0792