DE2341361B2 - Schaltungsanordnung zum Decodieren phasencodierter digitaler Signale - Google Patents
Schaltungsanordnung zum Decodieren phasencodierter digitaler SignaleInfo
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- Signal Processing For Digital Recording And Reproducing (AREA)
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Description
Die Erfindung betrifft eine Schaltungsanordnung zum Decodieren phasendecodierter digitaler Datenblocks
mit vereinfachter Fehlerprüfung, mit einem Signaleingang mit Detektor zum Feststellen von Signalübergängen
und mit einem digitalen Taktgeber.
Die Phasencodierung ist an sich bekannt und hat weite Anwendung gefunden. Bei der Phasencodierung
gibt es verschiedene Probleme und ebenso verschiedene Anwendungsgebiete. Beispielsweise ist es bei vielen
Anwendungen erwünscht, eine Seite von ungefähr 4000 Zeichen eines Textes als Aufzeichnungsblock unter
Verwendung einer Spur und als Serienaufzeichnung Bit für Bit auf einem Band aufzuzeichnen. Dabei ist ein
selbsttaktendes Aufzeichnungsverfahren wie z. B. die Phasencodierung erforderlich. Bestehen die aufzuzeich
nenden Datenzeichen jeweils aus 7 Bits, dann ist für den aufzuzeichnenden Datenblock ein Minimum von 28 000
Bits erforderlich.
Als Folge eines in der Aufzeichnung festgestellten Fehlers ist es sehr wahrscheinlich, daß die Phasensynchronisierung
(die Unterscheidung von Daten und korrigierenden Flußumkehrungen) und die Bitzählersynchronisierung
(die Kenntnis einer bestimmten Bitposition innerhalb eines Zeichens, das ein gegebenes
Datenbit einnehmen wird) verlorengeht. Das hat zur Folge, daß ein einziger Fehler innerhalb einer
Aufzeichnung bewirkt, daß alle in der Aufzeichnung folgenden Daten verlorengehen. Ferner besteht bei 7
Bits je Zeichen die Möglichkeit, daß entweder die Phasen- oder die Bitsynchronisierung ohne Feststellung
eines Fehlers verlorengehen, so daß anschließend ungültige Daten gelesen werden.
Einige dieser Schwierigkeiten können umgangen oder verringert werden, indem man zu jedem Zeichen
ein zusätzliches Fehlerprüfbit hinzufügt oder die Gesamtaufzeichnung der Daten in kürzere Datenblocks
unterteilt, um die Menge der durch einen Einzelfehler verlorengehenden Daten zu verringern. Alle diese
Verfahren vergrößern jedoch die Aufzeichnungslänge eines Datenblocks und verringern die Übertragungsgeschwindigkeit
der Daten und verlängern die Zugriffszeiten zu dem Datenblock. Das heißt, diese Verfahren
gestatten ein dichtes Packen der Daten für einen erhöhten Wirkungsgrad bei der Codierung und
Decodierung nicht Will man die Daten nicht so weit unterteilen, daß jede Aufzeichnung nur ein Zeichen
enthält, wird ein festgestellter Fehler immer den Verlust
der nachfolgenden Zeichen zur Folge haben. Außerdem kann ein Fehler auch nicht in dem Zeichen, in dem er
auftritt, festgestellt werden.
Diese Schwierigkeiten lassen sich durch r"ie neue Schaltungsanordnung zum Codieren, Decodieren, zur
Fehlererkennung und erneuter Synchronisierung gemäß der Erfindung vermeiden.
Diese Schaltungsanordnung ist in der Weise aufgebaut, daß zur Feststellung und Identifizierung eines ein
Bit darstellenden Signalübergangs oder eines fehlerbehafteten Signalabergangs in einer Folge von Datenblocks,
die einen Abstand voneinander aufweisen, der ein ungeradzahliges Vielfaches einer halben Bitzeit
beträgt, eine logische Schaltung, der eingangsseitig die Signalübergänge zuführbar sind, und ein daran angeschlossener
Decodierer zur Abgabe taktgesteuerter Steuersignale sowie ein mit der logischen Schaltung
verbundener Bitzähler vorgesehen sind, der über einen zweiten Decodierei einerseits mit der logischen
Schaltung und andererseits für das letzte Bit eines Datenblocks mit dem ersten Decodierer verbunden ist,
und daß der erste Decodierer bei Auftreten eines das letzte Bit eines Datenblocks darstellenden Signals in der
Weise umschaltbar ist, daß das auf das Signal »G-CFR«
sonst unmittelbar folgende Signal »C- Daten« um einen halben Bitabstand oder ein ungeradzahliges Vielfaches
eines halben Bitabstandes verzögert auftritt.
Die Schaltung arbeitet dabei wie folgt: Die Bits 2 bis 7 werden in üblicher Weise phasencodiert. Dann wird 1'/?
Bitzeit zwischen dem Bit 7 eines Zeichens und dem Bit 1 des nächsten Zeichens eingefügt und so codiert, daß 1.
eine korrigierende Flußumkehr bei U2 T auftritt, 2. eine
Flußumkehr, d. h. ein Übergang bei T nicht auftreten darf, und 3. das erste Bit des nächsten Zeichens bei 1 '/2 T
auftreten muß. Zur Bildung der Zwischenräume für die Einführung der korrigierenden Flußumkehr und der
Datenbits wird eine digitale Datentrennung benutzt, und jede Flußumkehr außerhalb festgesetzter Zeiten
wird als Fehler erkannt und betrachtet. Zwischen den einzelnen Zeichen werden verschiedene Zeitabschnitte
für Daten und für Fehlererkennung voi gesehen. Wenn es erwünscht ist, die Daten in rückwärtiger Richtung zu
lesen, müssen andere Zeitabschnitte eingefügt werden, um der Asymmetrie des Signals Rechnung zu tragen.
Die logischen Schaltungen für die Datentrennung werden bei jedem Datenübergang neu synchronisiert.
Geht innerhalb eines Zeichens die Phasen- oder Bitsynchronisierung verloren, dann wird mindestens vor
dem Bit 1 des nächsten Zeichens ein Fehlerzustand festgestellt.
Anschließend an die Feststellung eines Fehlers wird die erneute Synchronisierung dadurch erreicht, daß ein
Bitzähler auf das Bit 1 eingestellt wird unter der Annahme, daß die nächste Flußumkehr das Bit 1 des
nächsten Zeichens ist. Tritt daher ein Fehler zwischen den Zeichen auf, dann wäre der Bitzähler in
Synchronisation. Wenn dann während des nächsten <io
Zeichens, einschließlich der Zeit zwischen den Zeichen, keine neuen Fehler auftreten, dann wird das Zeichen als
gültig angesehen. Nach einem Fehler werden keine zusätzlichen Fehlercodes an das System abgegeben, bis
ein vollständiges Zeichen gelesen ist. (i5
Die Erfindung wird nunmehr an Hand eines Ausführungsbeispiels in Verbindung mit den Zeichnungen
näher beschrieben. Dabei zeigt
Fig.] ein Blockdiagramm zur Erläuterung der
Decodierung und Fehlererkennung in Daten, die zur Aufzeichnung gemäß dem erfindungsgemäßen Verfahren
codiert sind,
F i g. 2 das Codierverfahren für eine Zeichenfolge,
F i g. 3 die digitale Taktgabe für die Steuerung des
Taktzählers zur Erzeugung einer Anzahl von Signalen und zum Trennen der Daten und der korrigierenden
Flußumkehrungen,
Fig.4 die Decodierung bei Rückwärtslesen einer
codierten Zeichenfolge und
Fig.5 ein Flußdiagramm zur Darstellung des
logischen Ablaufs, wie bei der Decodierung im Anschluß an einen Fehler eine erneute Synchronisierung stattfindet,
und zur Erläuterung der Arbeitsweise innerhalb eines Datenblocks.
In F i g. J ist schematisch ein Magnetkopf 10 gezeigt,
der zum Lesen von auf einem Aufzeichnungsträger aufgezeichneten codierten Daten dient. Das Ausgangssignal
des Magnefkopfs 10 wird über eine Leitung 14 einem Verstärker mit Impulsformstufe 11 zugeführt. Die
Stufe 11 liefert eine getreue Wiedergabe der aufgezeichneten Daten. Diese Wiedergabe kann den in
F i g. 2 und 4 gezeigten aufgezeichneten Daten entsprechen.
Dabei sollen in F i g. 2 die Daten in Vorwärtsrichtung und in F i g. 4 in Rückwärtsrichtung gelesen
werden. Das Ausgangssignal des Verstärkers mit Impulsformstufe 11 wird über eine Leitung 15 einer
Detektorschaltung 12 zur Feststellung von Signalübergängen oder Flußumkehmngen zugeleitet. Der Detektor
12 stellt Signalübergänge der über Leitung 15 ankommenden Daten und Signale fest und liefert ein
Signal über die Leitung 13 an die logische Schaltung 25, wenn ein Signalübergang, d. h. eine Flußumkehr,
festgestellt wird.
Ein digitaler Taktgeber 16 steuert über Leitung 17 einen Taktzähler 18 an. Der Zählerstand des Taktzählers
18 wird über eine Leitung 19 dem Decodierer 21 zugeführt. Der Decodierer 21 erzeugt die Taktsignale,
die datenkorrigierende Flußumkehr (G-CFR) und das Taktende auf den Leitungen 22,23 bzw. 24. Die über die
Leitungen 22, 23 und 24 ankommenden Steuersignale werden der logischen Schaltung 25 zugeführt. Diese
logische Schaltung ist von üblicher Bauart und läßt sich leicht aus kombinatorischen logischen Schaltkreisen
aufbauen. Die logische Schaltung 25 führt die im Zusammenhang mit dem Flußdiagramm von F i g. 5
beschriebenen Funktionen durch und trennt die Datenflußübergänge von korrigierenden Flußübergängen,
bestimmt die Phase eines Signalübergangs, stellt Fehler fest und steuert den Bitzähler 28 und den
Taktzähler 18. Der Bitzähler 28 wird über die Leitung 26 fortgeschaltet und über die Leitung 27 zurückgestellt.
Das Ausgangssignal des Bitzählers 28 gelangt über die Leitung 30 nach dem Decodierer 31. Der Decodierer 31
gibt ein Signal über die Leitung 32 an den Decodierer 21 ab, wenn das Bit 7 festgestellt ist. Ferner gibt der
Decodierer 31 für jedes festgestellte Bit Signale über die Leitung 29 an die logische Schaltung 25 ab.
Das Ausgangssignal der logischen Schaltung 25 läuft über die Leitung 34 nach dem Serien-Parallelumwandler
35 und über die Leitung 36 nach dem Zeichenregister 37. Das Zeichenregister 37 wird über Leitung 38 durch die
Ausgangsstufe 39 (das System) jedes Mai nach Decodierung eines gültigen Zeichens abgetastet. Wird
ein Fehler festgestellt, dann überträgt die logische Schaltung 25 über die Leitung 33 ein Fehlersignal
unmittelbar an die Ausgangsschaltung 39. Die Aus-
gangsschaltung 39 kann für die hier beschriebenen Zwecke ein Drucker sein.
Wird Bit 7 durch den Decodierer 31 decodiert, wird es an den Decodierer 21 zurückgeleitet, der die Durchschaltsignale
steuert, die gegenüber der Taktgabe zwischen den Zeichen in F i g. 3 liegen.
Anschließend sei auf F i g. 2 verwiesen, in der zwei
Zeichen, dargestellt durch die Bits I bis 7, gezeigt sind. Außerdem sind bei der Bezeichnung Lesedaten die
Folgen von Flußübergängen (Flußumkehrungen) dargestellt, wie sie durch den Magnetkopf 10, Fig. 1, für
jedes Bit festgestellt werden. Diese Flußübergänge für jedes Bit liegen bezüglich der Taktgabe innerhalb des
Zeichens, so, wie dies zwischen den Bits 2 und 3 des ersten linken Zeichens dargestellt ist. Außerdem ist die
Taktgabe zwischen den Zeichen für das Lesen in Vorwärtsrichtung dargestellt. Das heißt, die Taktgabe
zwischen den Zeichen ist die zwischen Bit 7 des ersten Zeichens und dem Bit 1 des nächsten Zeichens
durchgeführte Taktgabe. Wie bereits erwähnt, wird eine digitale Taktgabe zur Trennung der Datenflußumkehrungen
von den korrigierenden Flußumkehrungen benutzt. Beispielsweise ist eine korrigierende Flußumkehr
zwischen den Bits 1 und 2 des ersten Zeichens und keine Umkehr zwischen den Bits 2 und 3 des ersten
Zeichens zu erkennen.
Unter Bezugnahme auf Fig.3 wird bei einem
festgestellten Datenflußübergang innerhalb eines Zeichens (z. B. 3it 1 des ersten Zeichens) ein Synchronisierimpuls
erzeugt, der den Taktzähler zurückstell. Anschließend an den Synchronisierimpuls wird durch
Zählen eines Taktsignals und Decodierung der Zählerstände eine Folge von Durchschaltsignalen oder
Vergleichszuständen erzeugt. Wird während dieser Durchschaltsignalfolge ein Flußübergang festgestellt, so
hat das die folgenden Vorgänge zur Folge. Wenn die »GCFR« wahr (»1«) ist dann findet keine Operation
statt. Wenn »G Daten« wahr ist, wird ein Flußübergang
als Datenflußübergang angesehen, die Richtung des Flußüberganges wird festgestellt, und daraus wird der
Bitwert bestimmt, anschließend wird ein Synchronisierimpuls zum Einleiten der Taktfolge für den nächsten
Flußübergang erzeugt Sind sowohl »G CFR« als auch »G Daten« falsch (logisch Null), wenn ein Obergang
festgestellt wird, dann wird ein Fehlerzustand eingestellt
wie bei »Fehlerzone« gezeigt Tritt ein Datenflußübergang während der Zeit in der »G Daten« gleich
Eins ist nicht auf, dann tritt das Signal Taktende auf (logisch Eins), das ebenfalls eine Fehlerbedingung
anzeigt.
Als Beispiel sei angenommen, daß das Bit 1 des ersten
in F i g. 2 gezeigten Zeichens gelesen wird. In diesem
Fall wird die Taktgabe im Zeichen angewandt Für diesen Datenübergang wird ein Synchronisierimpuls
erzeugt und das Signal »G CFR« ist NuIL Das Signal
»C Daten« wird für diesen festgestellten Datenübergang
ebenfalls NuIL Dadurch wird eine Fehlerzone in der Weise erzeugt daß dann, wenn ein Übergang
entweder bei »G CFR« oder »G Daten« gleich Null ist
und dies vor der normalen Taktzeit y>CFR« der Fall ist ^0
eine Fehlerbedingung vorhanden ist. Für die in F i g. 2
gezeigten Daten ist kein Fehler vorhanden. Während der normalen Taktzeit »CFR« wird mit »G CFR« gleich
Eins ein Rußübergang festgestellt Während dieser Zeit bleibt auch das Signal »G Daten« gleich NuIL Wenn Bit ^5
2 festgestellt wird, ist »GCFR« gleich Null und »G Daten« gleich Eins. Wird das Bit 2 während der
Taktzeit »G Daten« gleich Eins nicht festgestellt wird ein Signal Taktende auftreten, und es wird eine
Fehlerbedingung vorhanden sein. Da die dargestellter Daten gültig sind, wenn ein Übergang für Bit 2
festgestellt ist, wird ein weiterer Synchronisierimpuls für Bit 2 erzeugt. Ferner wird die Taktschaltung zurückgestellt,
worauf »G Daten« den Wert Null annimmt.
Zur Betrachtung der Taktgabe zwischen den Zeichen wird auf den unteren Teil der Fig.3 verwiesen
Gegenüber der Angabe »Taktgabe zwischen den Zeichen« ist eine Folge oder Gruppe von Signalen
(Vergleichsbedingungen) dargestellt, die anschließend an die Feststellung des Bit 7 des ersten Zeichens in
F i g. 2 erzeugt werden. In diesem Falle haben die Durchschaltsignale eine andere Anordnung als für die
Taktgabe im Zeichen selbst. Dies hat den Sinn, die Nenntaktzeit für die Daten auf einen Abstand von IV2
Bits zu verlegen an Stelle von 1 Bit. Anschließend an Bit 7 ist die Taktgabe »GCFR« die gleiche wie für die
Taktgabe im Zeichen selbst doch sieht man, daß ein Flußübergang, der bei Taktgabe im Zeichen als Daten
erkannt würde, bei der Taktgabe zwischen den Zeichen als Fehler erkannt würde und umgekehrt.
Aus dem obengenannten sieht man, daß die Bits 1 bis 7 in üblicher Weise phasencodiert sind. Während der
Decodierung für die Taktgabe im Zeichen wird die digitale Datentrennung benutzt, um Zwischenräume zu
erzeugen, um damit korrigierende FluBumkehr (CFRj
einzuführen und die Datenbits durchzuschalten, wobei alle Datenübergänge außerhalb dieser genau bezeichneten
Zeitabschnitte als Fehler erkannt und betrachtet werden. Die zur Datentrennung dienende logische
Schaltung wird bei jedem festgestellten Datenübergang durch das Synchronisiersignal erneut synchronisiert.
Die Codierung der Taktgabe zwischen den Zeichen erfordert eine zusätzliche '/2 Bitzeit, die zwischen den
Bits 7 und 1 eingefügt wird, wobei Bit 7 als Bezugssignal dient. Während der Decodierung kann die korrigierende
Flußumkehr bei '/2 Γ auftreten (wobei Γ gleich der
normalen Bitzeit innerhalb des Zeichens ist), wobei jedoch ein Übergang zur Zeit T (der normalen
Datenzeit) nicht auftreten darf. Das erste Bit des nächsten Zeichens muß dann zum Zeitpunkt IV2 T
auftreten. Somit sind also zwischen den Zeichen verschiedene Daten- und Fehlerzeitabschnitte für die
Taktgabe zwischen den Zeichen erforderlich. Falls es erwünscht ist die Daten in Rückwärtsrichtung zu lesen,
müssen die entsprechenden Zeitabschnitte wie in F i g. 4 bei »Taktgabe« zwischen den Zeichen rückwärts
zu sehen, geändert werden.
Betrachtet man erneut F i g. 3, dann wird eine Fehlerbedingung mindestens vordem Bit 1 des nächsten
Zeichens festgestellt wenn entweder die Phasen- oder die Bitsynchronisierung innerhalb eines Zeichens
verlorengeht. Hält man beispielsweise das Bit 6 für das Bit 7, dann wird die Taktgabe zwischen den Zeichen
angewandt und eine Flußumkehr zur normalen Datenzeit wird zur Feststellung des Fehlers führen.
Wenn aber Bit 7 für Bit 6 gehalten wird, dann wird die
Taktgabe im Zeichen angewandt und die Abwesenheit einer Flußumkehr zur normalen Datenzeit ergibt die
Feststellung des Fehlers. Wenn eine Phasenumkehr als Datenumkehr angesehen wird, kann sie innerhalb des
Zeichens festgestellt werden, aber wenn das Bitmuster (lauter Nullen oder lauter Einsen) derart ist daß dies
nicht vor Bit 7 festzustellen ist. dann wird die Zeitspanne vor Bit t des nächsten Zeichens zu lang sein, und der
Fehler wird festgestellt.
Ein weiterer wichtiger Gesichtspunkt der Erfindung
- 1
betrifft die erneute Synchronisierung der logischen Schaltung 25 nach einem Fehler.
Nach einem festgestellten Fehle, wird die erneute Synchronisierung dadurch erreicht, daß der Bitzähler
auf 1 zurückgestellt und dabei angenommen wird, daß die nächste Flußumkehr das Bit 1 des nächsten Zeichens
ist. Wenn also ein Fehler in dem Zeitabschnitt zwischen den Zeichen aufgetreten ist, dann wäre der Bitzähler in
Synchronisierung. Wenn während des nächsten Zeichens (einschließlich der Zeit zwischen den Zeichen)
kein weiterer Fehler auftritt, ist das Zeichen gültig. Wenn ein Fehler beispielsweise bei Bit 2 auftritt und der
Zähler auf Bit 1 zurückgestellt wird, können zusätzliche Fehler innerhalb des Zeichens auftreten, wenn die
Synchronisierung nicht richtig ist. Ein Fehler wird aber sicherlich nach Bit 7 auftreten, was eine erneute
Synchronisierung des Zählers nach Bit 1 zur Folge hat. Nach einem Fehler werden keine zusätzlichen Fehlercodes
an das System übertragen, bis ein vollständiges Zeichen mit Fehlern gelesen ist.
Fig. 5 zeigt ein Flußdiagramm zur Darstellung der Arbeitsweise der Erfindung. Zu Beginn liest der
Magnetkopf die auf einem Magnetband oder auf einem anderen Aufzeichnungsträger aufgezeichneten Daten.
Der Bitzähler wird auf 1 eingestellt, und eine Fehlerverriegelungsschaltung in der logischen Schaltung
25 wird zurückgestellt. Falls kein Taktende stattgefunden hat, wie dies bei einem Neuanfang der
Fall wäre, muß der erste Übergang festgestellt werden. Wenn ein solcher festgestellt ist, kommt es darauf an, ob
das Signal »G CFR« Eins oder Null ist. Ist es Eins, dann kann der nächste Übergang festgestellt werden. Ist
»G CFR« dagegen Null, wenn ein Übergang aufgefunden wird, dann muß bestimmt werden, ob »G Daten«
Eins oder Null ist. 1st »G Daten« Eins, dann wird die Phase des festgestellten Übergangs im Zeichenregister
eingespeichert, und es wird ein Synchronisiersigna! erzeugt, mit dessen Hilfe der Taktzähler zurückgestellt
und die Signale »G CFR« und »G Daten« in ihren Nullzustand überführt werden. Gilt dieser Übergang
nicht für das Bit 7, dann wird der Bitzähler fortgeschaltet, und die obengenannte Taktfolge wird
wiederholt.
Wird das Bit 7 festgestellt, dann wird der Bitzähler auf 1 zurückgestellt, und die Taktgabe zwischen den
Zeichen wird angewandt
Wird ein Übergang festgestellt, wenn sowohl »G CFR« als auch »G Daten« Null sind, dann besteht
eine Fehlerbedingung, und die Fehlerverriegelungs schaltung wird eingestellt Ferner wird der Bitzähler auf
I zurückgestellt Wenn das Signal »Taktende« Eins ist was anzeigt daß während der normalen Datenzeit kein
Übergang auftrat dann wird die Fehlerverriegelungsschaltung eingestellt Außerdem wird der Bitzähler auf 1
zurückgestellt Danach wird ein weiterer Übergang aufgesucht.
Die Bits jedes Zeichens werden analysiert und im Zeichenregister 37 (Fig. t) eingespeichert. Nach
Feststellung des Bit 7 wäre dann das Zeichenregister voll. Es ist jedoch wichtig, daß ein Zeichen erst dann als
gültig betrachtet und an das System abgegeben wird, wenn ein normaler Datenübergang anschließend an das
Bit 7 stattgefunden hat. Damit soll sichergestellt werden,
daß ein möglicher Verlust der Bitsynchronisierung festgestellt wird.
Die vorangegangene Beschreibung bezog sich auf die Arbeitsweise innerhalb eines Blocks digitaler Daten, die
Bit für Bit in Serie aufgezeichnet sind. Aus dem Stand der Technik sind eine ganze Reihe von Verfahren
bekannt, mit deren Hilfe der Beginn eines Datenblocks festgestellt werden kann.
Außerdem waren in der Beschreibung die Daten Zeichen für Zeichen betrachtet worden. Selbstverständlich
ist die beschriebene Schaltung auch für Datensegmente brauchbar, die aus einer Anzahl von Zeichen
bestehen. In einem solchen Fall würde sich der Unterschied im definierten Datenformat von Segment
ίο zu Segment und nicht von Zeichen zu Zeichen andern. Das heißt, in einem Segment wären die einzelnen
Zeichen nur durch eine Bitzeit voneinander getrennt, und die einzelnen Segmente würden dann nur 172
Bitzeiten voneinander getrennt sein. Selbstverständlich könnten die einzelnen Segmente auch durch jede
beliebige Anzahl gebrochener Blitzeiten voneinander getrennt sein. In dieser Hinsicht ist es nur erforderlich,
daß ein Flußwechsel zu einer Bitzeit nicht zugelassen wird. Der Grund dafür liegt darin, daß ein Flußübergang
oder eine Flußumkehr, die bei einer Bitzeit zwischen den Segmenten auftritt, als Datenbit angesehen werden
könnte.
Für die vorliegende Beschreibung soll jedes Zeichen aus 7 Bits bestehen. Im Prinzip könnte jedes Zeichen aus
einer beliebigen Anzahl von Bits bestehen. Das heißt, jedes Zeichen könnte z. B. aus nur einem Bit bestehen.
Zusammengefaßt wird also durch die Erfindung eine neue Schaltungsanordnung zum Decodieren phasencodierter
Signale geschaffen, welche die Feststellung von Formatfehlern beim Decodieren gestattet, ohne daß die
Synchronisierung über ein Zeichen hinaus verlorengeht. Die das Zeichen bildenden Bits sind in üblicher Weise
phasencodiert. Zwischen Bit 7 des einen Zeichens und Bit 1 des nächsten Zeichens wird eine '/2 Bitzeit
hinzugefügt und in der Weise codiert, daß 1. eine korrigierende Flußumkehr bei 1/2 Γ auftreten kann, 2.
ein Übergang (Flußumkehr bei T nicht auftreten soll] und 3. das 1 Bit des nächsten Zeichens bei 17a 7
auftreten muß. Die digitale Datentrennung wird hiei dazu benutzt, um Zeitabschnitte festzulegen, in die
korrigierende Flußumkehrungen und Datenbits eingefügt werden können, wobei jede Flußumkehi
außerhalb bestimmter Zeiten als Fehler angesehen wird Zwischen den einzelnen Zeichen werden verschiedene
Daten- und Fehlerzeitabschnitte eingerichtet. Falls es erwünscht ist, die Daten in umgekehrter Richtung zi
lesen, müssen wegen der Asymmetrie des Signals andere Zeitabschnitte eingefügt werden. Die logische
Schaltung für die Datentrennung wird bei jedeir festgestellten Datenübergang erneut synchronisiert
Wenn innerhalb eines Zeichens entweder die Phasen oder die Bitsynchronisierung verlorengeht wird eine
Fehlerbedingung festgestellt mindestens vor dem Bit 1 des nächsten Zeichens.
Anschließend an einen festgestellten Fehler wird die erneute Synchronisierung dadurch hergestellt daß dei
Bitzähler wiederum auf Eins eingestellt und angenom men wird, daß die nächste Flußumkehr das Bit 1 de!
nächsten Zeichens ist Tritt ein Fehler in den Zeitabschnitt zwischen den Zeichen auf, dann wäre dei
Bitzähler synchron. Wenn während des nächster Zeichens kein weiterer Fehler auftritt einschließlich dei
Zeit zwischen den Zeichen, dann wird das Zeichen al· gültig erachtet Anschließend an einen Fehler wird s<
5S lange kein zusätzlicher Fehlercode als Ausgangssigna
an das System abgegeben bis ein vollständiges Zeichet gelesen ist.
509531/421
Claims (11)
1. Schaltungsanordnung zum Decodieren phasencodierter digitaler Datenblocks mit vereinfachter
Fehlerprüfung, mit einem Signaleingang mit Detektor zum Feststellen von Signalabergängen und mit
einem digitalen Taktgeber, dadurch gekennzeichnet,
daß zur Feststellung und Identifizierung eines ein Bit darstellenden Signalübergangs
Oder eines fehlerbehafteten Signalübergangs in einer Folge von Datenblocks, die einen Abstand voneinander
aufweisen, der ein ungeradzahliges Vielfaches einer halben Bitzeit beträgt, eine logische Schaltung
(25), der eingangsseitig die Signalübergänge zufuhr-
|>ar sind, und ein daran angeschlossener Decodierer
f21) zur Abgabe taktgesteuerter Steuersignale (G-CFR, G-Daten, TAKTENDE,) sowie ein mit der
logischen Schaltung verbundener Bitzähler (28) vorgesehen sind, der über einen zweiten Decodierer
(31) einerseits mit der logischen Schaltung (25) und andererseits für das letzte Bit eines Datenblocks mit
dem ersten Decodierer (21) verbunden ist, und daß der erste Decodierer (21) bei Auftreten eines das
letzte Bit eines Datenblocks darstellenden Signals in der Weise umschaltbar ist, daß das auf das Signal
»G-CFR« sonst unmittelbar folgende Signal »G-Daten«
um einen halben Bitabstand oder ein ungeradzahhges Vielfaches eines halben Bitabstandes
verzögert auftritt.
2. Schaltungsanordnung nach Anspruch 1. dadurch gekennzeichnet, daß am Eingang des der Steuersignalerzeugung
dienenden Decodierers (21) ein taktgesteuerter Taktzähler (18) vorgesehen ist, der
durch in der logischen Schaltung (25) festgestellte, ein Bit darstellende Übergänge über eine Synchronisierleitung
(20) synchronisierbar und rückstellbar ist und der der Abgabe einer Taktimpulsfolge an den
Decodierer (21) dient.
3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß in dem Decodierer (21) aus der
Taktimpulsfolge des Taktzählers (18) die Steuersignale (G-CFR, G-Daten, TAKTENDE) für die
logische Schaltung (25) ableitbar sind.
4. Schaltungsanordnung nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß in der logischen
Schaltung (25) ein ein Bit darstellender Signalübergang aus der Koinzidenz zwischen einem Signalebergang
und dem Steuersignal »G-Daten« erkennbar ist und daß aus dieser Koinzidenz ein
SynchronisierimpuL für den Taktzähler ableitbar ist.
5. Schaltungsanordnung nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß in der logischen
Schaltung (25) ein einen korrigierenden Flußübergang (CFR) darstellender SignalUbergang aus der
Koinzidenz zwischen einem Signalübergang und dem Signal »G-CFR« erkennbar ist.
6. Schaltungsanordnung nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß in der logischen
Schaltung (25) ein fehlerbehafteter Signalübergang durch die Negation der Signale GCFR, G-DATEN
und TAKTENDE erkennbar ist.
7. Schaltungsanordnung nach Anspruch 1 bis 6, dadurch gekennzeichnet, daß der Bitzähler (28) für
jedes erkannte Datenbit fortschaltbar und nach 6;
Auftreten des letzten Bits des Datenblocks über das Signal TAKTENDE in seine Anfangsstellung
rückstellbar ist.
8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß die logische Schaltung (25) zur
Übertragung eines Fehlercodes über eine Fehlercodeleüung
(33) mit dem Ausgang (38) der Schaltung verbunden ist.
9. Schaltungsanordnung nach Anspruch 8, dadurch gekennzeichnet, daß am Ausgang der logischen
Schaltung (25) ein Zeichenregister (37) angeschlossen ist, mit dem eine Ausgangsstufe (39) verbunden
ist.
10. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, daß die logische Schaltung
(25) eine Fehlerverriegelungsschaltung enthält, die bei Koinzidenz eines Signalübergangs mit den
Steuersignalen »G-CFR« und »G-Daten« einstellbar
ist
11. Schaltungsanordnung nach Anspruch 10,
dadurch gekennzeichnet, daß die Fehlerverriegelungsschahung
durch das Signal TAKTENDE einstellbar ist, wodurch gleichzeitig der Bitzähler (28) über seine Rückstelleitung (27) in seinen
rtnfangs/ustand rückstellbar ist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US29368872A | 1972-09-29 | 1972-09-29 | |
US29368872 | 1972-09-29 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2341361A1 DE2341361A1 (de) | 1974-04-11 |
DE2341361B2 true DE2341361B2 (de) | 1975-07-31 |
DE2341361C3 DE2341361C3 (de) | 1976-03-18 |
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ID=
Also Published As
Publication number | Publication date |
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JPS4973116A (de) | 1974-07-15 |
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DE2341361A1 (de) | 1974-04-11 |
AU472632B2 (en) | 1976-05-27 |
BR7307493D0 (pt) | 1974-08-22 |
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Legal Events
Date | Code | Title | Description |
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C3 | Grant after two publication steps (3rd publication) | ||
E77 | Valid patent as to the heymanns-index 1977 | ||
8339 | Ceased/non-payment of the annual fee |