DE2324924A1 - Schaltungsanordnung fuer die multiplikation von delta-codierten signalen - Google Patents

Description

2324324

Böblingen, 14. Mai 1973 heb-oh

Anmelderin: ^: International Business Machines

Corporation, Armonk, N.Y. 10504

Amtl. Aktenzeichen: Neuanmeldung

Aktenzeichen der Anmelderin: FR 971 013

Schaltungsanordnung für die Multiplikation von delta-codierten Signalen

Die Erfindung betrifft eine Schaltungsanordnung zur Multiplikation von delta-codierten Signalen. Von vielen möglichen Darstellungen von AnalogSignalen in digitaler Form hat die Deltamodulation den' Vorteil, daß einfachste Codier- und Decodierschaltungen benutzt werden können.

Die Einfachheit der Deltacodierung hat ihre Anwendung in vielen Geräten, insbesondere aber bei transversalen Digitalfiltern ermöglicht. Heutzutage geht das Bestreben dahin, die Deltamodulation und Deltacodierung nicht nur bei bestimmten Geräten oder Anlagen, sondern auch bei vollständigen.Systemen mit Geräten der verschiedensten Art einzusetzen. Die Natur der Deltacodierung verhindert jedoch, daß dieses Codierverfahren eingesetzt wird, wenn bei der Signalverarbeitung bestimmte Operationen durchge- ' führt werden müssen. Eine erste Erweiterung der Anwendung der Deltacodierung wurde in der Addierstufe für deltacodierte Signale vorgeschlagen, wie sie in der französischen Patentanmeldung · Nr. 71 O4 513 (Aktenzeichen der Änmelderin; FR 97Q 019) vom 2. Februar 1971 beschrieben ist.

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r 2 -

Aufgabe der Erfindung ist es, erneut die möglichen Anwendungen von Deltacodierung durch eine Schaltungsanordnung für die Multiplikation deltacodierter Signale zu erweitern. In diesem Sinne ist eine Multiplizierschaltung eine Schaltungsanordnung, bei der die Amplitude des Ausgangssignals zu jedem Zeitpunkt dem Produkt der Amplituden der EingangssignaIe entspricht.

Solche Multiplizierschaltungen kann man beispielsweise in Modulatoren verwenden, bei denen das Produkt aus Trägerfrequenz und Modulationssignal erstellt wird sowie in Korrelatoren, die in üblicher Weise dazu benutzt werden, die Spektraleigenschaften zeitlich verändernder Signale zu bestimmen oder die Ähnlichkeit zweier Signale festzustellen.

Die Notwendigkeit einer solchen Multiplizierschaltung für deltacodierte Signale ergibt sich alleine daraus, daß binäre Multiplizierschaltungen bekannter Art sich zur Multiplikation von deltacodierten Signalen nicht eignen.

Allgemein gesprochen ist Deltacodieren ein binäres Codieren mit nur einem Bit. Das von der Codierstufe gelieferte Signal stellt als binärer Impuls oder ein Bit das Vorzeichen der Differenz zwischen dem Wert des zu codierenden Analogsignals zum Abtastzeitpunkt t im Vergleich mit dessen Wert zum Abtastzeitpunkt t-τ dar, wobei τ die Auftrittsfrequenz der Abtastzeitpunkte darstellt. Dieses Bit ist +1, »wenn der Wert des Analogsignals zum Zeitpunkt t den Wert des Analogsignals zum Zeitpunkt t-τ übersteigt und ist im gegenteiligen Fall gleich 0. Zur Decodierung wird ein angenähertes Signal durch Integration der von dem Deltacodierer kommenden Bitfolge erzielt. Der Decodierer besteht daher aus einer einzigen Integrierstufe, die mit der in.der Codierstufe verwendeten identisch ist, um das Signal zu der Abtastzeit t-τ wieder herzustellen. Prinzipiell stellen dabei die von dem Codierer gelieferten Bits 1 und 0 kein absolutes Maß für die Amplitude des zu codierenden Analogsignals dar, sondern ej.n Relativmaß, wobei das Bit 1 die Zunahme des Signals um einen gegebenen Schritt und

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das Bit O die Abnahme dieses Signals um den gleichen Schritt in der Zeit darstellt.

Mit deltacodierten Signalen ist es daher unmöglich _v eine Reihe aufeinanderfolgender Bits isoliert zu betrachten und jede dieser Reihen oder Folgen Bit für Bit zu verarbeiten!, da dies© Bitfolgen für sich alleine keinen Informationsinhalt haben,, sondern eine Information nur in bezug auf alle vorangegangenen Bits liefern. Daher ist es unmöglich, konventionelle binäre Multiplizierstufen zu verwenden, wenn die Folgen verarbeiteter binärer Bits selbst die Information enthalten, da sie das Vorzeichen und die Amplitude des codierten Signals absolut anzeigen»

Aufgabe der Erfindung ist es also, eine Multiplizierschaltung für deltacodierte Signale zu schaffen unter Verwendung von nur zwei Digitalzählern und einer Anzahl logischer Torschaltungen.

Diese der Erfindung zugrunde liegende Aufgabe zur Multiplikation zweier deltacodierter Signale χ und y wird durch eine Schaltung

dx verwirklicht, in der die Signale χ und y den Ableitungen -rr und •5^ entsprechender Ursprungssignale X und Y angenähert werden, die durch Deltacodierung der Signale χ und y erhalten werden« Ist das Produkt Z = Χ·Υ, dann ergibt sich folgende Beziehung;

dZ XdY YdX
dt dt dt

wobei -Tr das Ergebnis der Multiplikation von χ und y darstellt.

Berücksichtigt man die oben gegebene Annäherung und die Binärwerte der Deltacodierung, dann können die Ableitungen -rr und -="r nur die

Werte +1 und -1 annehmen und die Beziehung, die den Wert ^p liefert, tritt als lineare Kombination von X und Y auf«, Eine Multiplizierschaltung enthält daher im allgemeinen einen Deltacodierer, der diese linearen Kombinationen von X und Y aus den Signalen χ und y ableitet sowie Schaltstufen, die selektiv die entsprechenden Kombinationen entsprechend den Werten der Signale χ und y

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liefern, wobei die von diesen Schaltstufen gelieferten Kombinationen das Ergebnis der Multiplikation der Signale χ und y darstellen.

Zusätzlich d§zu wird durch die Erfindung eine digitale Schaltung zum Multiplizieren deltacodierter Signale geschaffen, in der der Deltacodierer reversible binäre Zähler enthält und die Schaltstufen aus UND- und ODER-Torschaltungen bestehen.

.Die Erfindung wird nunmehr anhand von Ausführungsbeispielen in Verbindung mit den beigefügten Zeichnungen näher beschrieben. Dabei zeigt

Fig. 1 eine Multiplizierschaltung gemäß der Erfindung;

Fig. 2 eine weiter verbesserte Multiplizierschaltung

gemäß Figur 1 und

Fig. 3 eine mögliche, in digitaler Schaltungstechnik

ausgeführte Ausführungsform einer Multiplizierschaltung gemäß der Erfindung.

Die Erfindung basiert auf den folgenden Eigenschaften der Deltacodierung. Wie oben gezeigt, stellt ein Deltabit die Differenz zweier aufeinanderfolgender Werte des zu codierenden Analogsignals zu zwei aufeinanderfolgenden Abtastzeitpunkten dar. Mit anderen Worten stellt ein Deltabit die Zunahme (oder Abnahme) der Amplitude des zu codierenden Signals für eine Zeit τ dar, wobei τ die Zeitdauer zwischen zwei aufeinanderfolgenden Abtastzeitpunkten ist, Wird τ sehr klein angenommen, dann kann ein Deltabit zu einem ge-, gebenen Zeitpunkt als der Wert der ersten Ableitung des zu codierenden ursprünglichen Signals nach der Zeit angenommen werden.

Ist daher bei einem deltacodierten Signal der für die Quantisierung verwendete Schritt bei der Codierung ein einfacher Schritt und gleich dem Einheitsschritt, und tritt zu einem gegebenen

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Zeitpunkt ein Bit 1 oder 0 auf, dann ist der Wert der Ableitung des ursprünglichen Signals zu diesem Zeitpunkt +1 oder -1.

um jedes Mißverständnis zu vermeiden, sollen noch einige hier verwendete Ausdrücke definiert werden.

Es sei darauf verwiesen, daß u+v die Summe von zwei Signalen u und v_f uv das Produkt dieser Signale und u«v die logische UND-Funktion dieser Signale, u$v die logische ODER-Funktion dieser Signale und u die logische Umkehrung oder ,Inversion des Signals u ist.

Die beiden ursprünglichen Signale X(t) und Y(t) und ihr Produkt Z(t), die mit X, Y und Z bezeichnet sind, werden nunmehr betrachtet.
Das Signal Z wird durch den Ausdruck dargestellt;

Z = XY (1)

Die zeitliche Ableitung des Ausdrucks (T) kann geschrieben werden:

dZ X dY + Y dX
dt dt dt

Wenn die deltacodierten Formen von X und Y jeweils mit χ und y

bezeichnet werden, dann kann χ zu -?— und y zu ^ gemacht werden wie folgt: Wenn χ = 1, dann ist -rr = '+1 # wenn χ = 0, dann ist -gr

= -1 und auf die gleiche Weise, wenn y -1, dann ist gr = +1 und wenn y = 0, dann ist -rr = -1.

Damit kann Tabelle I erstellt werden. Sie gibt die verschiedenen Werte an, die die Gleichung 2 entsprechend den von χ und y angenommenen Werten annehmen kann.

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TABELLE I

χ	y	dX dt	dY dt	dZ dt
O	0	-1	-1	-X-Y
O	1	-1	+1	X-Y
1	0	+1	-1	-X+Y
1	ι .	+1	+1	XH-Y

Berücksichtigt man Tabelle I, so läßt sich die Multiplizierschaltung gemäß der Erfindung, wie in Figur 1 gezeigt, aufbauen. Die Multiplizierschaltung der Figur 1 besteht im wesentlichen aus zwei Deltacodierern mit den Integrierstufen In 1 und In 2, vier Schalter S1 bis S4, zwei Inverterstufen 11 und 12, und einer Summierschaltung Σ mit zwei Eingängen. Die Schalter S1 bis S4 sind so aufgebaut, daß sie durch ein anliegendes Bit 1 leitend und durch ein anliegendes Bit 0 gesperrt werden.

Das deltacodierte Signal χ wird über die Klemme 1 der Leitung 2 zugeführt und gelangt an den Deltadecodierer InT. Der Decodierer In1 liefert an einem seiner beiden Ausgänge das Signal X und an seinem zweiten Ausg*ang das Signal -X. Die Signale X und -X werden dem Eingang der Schalter S1 bzw. S2 zugeführt.

Das deltacodierte Signal y wird an der Klemme 3 über die Leitung dem Deltadecodierer In2 zugeführt, der identisch mit dem Decodierer In1 ist, und an seinen beiden Ausgängen die Signale Y und -Y liefert. Die Signale Y und -Y werden den Eingängen der Schalter S3 bzw. S4 zugeführt. Das Signal y liegt über die Leitungen 5 und 6 als Steuersignal am Schalter S1. Zusätzlich liegt das Signal y über Leitungen 5 und 7 an 11 und wird im Inverter 11 invertiert und als Steuersignal dem Schalter S2 zugeführt.

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Die Ausgänge der Schalter S1 und S2 sind miteinander verbunden und an der Summenschaltung Σ angeschlossen«,

Wenn y = 1 ist, dann leitet der Schalter SI und das Signal X liegt über Schalter S1 am ersten Eingang der Summenschaltung Σ_# während der Schalter S2 nicht leitet. Wenn γ - 0 ist, leitet Schalter S2 und das Signal -X liegt über den Schalter S2 an dem ersten Eingang der Summenschaltung Σ, während Schalter S1 leitet. Daher liegt am Eingang der Summenschaltung Σ X oder -X, wenn y = -1 oder 0 ist.

Auf die gleiche Weise wird Y oder. -Y an dem zweiten Eingang der Summenschaltung Σ angelegt, wenn χ = 1 oder 0 ist« und zwar über Schalter S3 oder S4. Zu diesem Zweck sind die Ausgänge der Schalter S3 und S4 miteinander verbunden und am zweiten Eingang der Summenschaltung Σ angeschlossen und das Signal X liegt über Leitungen 8 und 9 als Steuersignal am Schalter S3 und der Kehrwert des Signals χ wird vom Inverter 12 geliefert und dient als Steuersignal für den Schalter S4.

Die Summenschaltung Σ liefert damit das Signal -rr wie in Tabelle I gezeigt. Will man das Signal ζ erhalten, dann genügt es, den Ausgang der Summenschaltung Σ an eine Integrierschaltung anzuschließen, die dann das integrierte Signal ζ liefert.

Die in Figur 1 gezeigte Schaltung stellt daher eine einfache Multiplizierschaltung für deltacodierte Signale dar. Die Schaltung kann jedoch noch weiter vereinfacht und die Summenschaltung kann weggelassen werden, wenn man sich einiger Vorteile aus der Struktur deltacodierter Signale selbst bedient.

Zu diesem Zweck soll Ausdruck (2) erneut betrachtet t^erden, den man wie folgt umsetzen kann:

dZ _ dY dX _ . . (dX+dY) ,„ . CdY-dX) "^{X + Y}dt" ^iX+Y) " 2dt~ * ^CX"^Y) 2dt

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Die Ausdrücke X+Y und X-Y erhält man leicht durch Integrieren der
Summe und der Differenz der Signale χ und y.

Die Ausdrücke

—idt ^{können nur eine} begrenzte Anzahl von

Werten annehmen, die in Tabelle II angegeben sind.

TABELLE II

X	y	- dX dt	dY dt	dX+dY	dY-dX
0 0 1 1	O 1 0 1	_i -1 +1 +1	-1 +1 -1 +1	2dt	2dt
^1 0 O + 1	O +1 -1 O

Die Signale χ und y treten in Form binärer Bits auf. Die Werte von und kann man auch aus χ und y ableiten unter Verwen-2dt 2dt

dung der Regeln der Boole'sehen Algebra.

Es soll ferner darauf hingewiesen werden, daß x-y die UND-Funktion der Signale χ und y und daß χ und y die invertierten Signale χ und y sind.

Es sollen nun die folgenden Ausdrücke betrachtet werden:

x.y-xiy und x.y-y.x für die verschiedenen Werte von χ und y. Diese Bewertung steht in Tabelle III.

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TABELLE III

X	y	χ	y	x.y	x.y	χ.γ	YcX	x.y-x.y	x.y-y.x
O	Q	1	1	0	1	0	0	-1	0
O	1	1	0'	0	0	1	0	o	1
1	ό	O	1	0	0	0	1 ·	0	-1
1	1	O	0	1	0	0	0	1	0

Vergleicht man. die Tabellen II und III, so sieht man, daß die Ausdrücke x.y-x-y und x.y - y.x dieselben Werte annehmen wie

bzw. für die verschiedenen Werte von χ und y.

Der Vergleich wird durch Verwendung der Tabelle IV erleichtert, die die Tabellen II und III ergänzt.,

TABELLE IV

X	y	dX+dY	dY-dX	x.y-x.y	x.y-y.x
0	0	2dt	2dt	-1	0
0	1	-1	0	0	+1
1	0	O	1	0	-1
1	1	0	-1	1	0
1	0

Da die Ausdrücke x.y-x.y und x.y-y.x den Ausdrücken und

äquivalent sind, kann Gleichung (3) geschrieben werden wie

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folgt:

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dt

r 10 -

= (X+Y) (x.'y-x.y) +(X-Y) (x.y-y.x) (4)

Ein Signal gemäß der Gleichung (4) wird der Multiplizierschaltung in Figur 2 zugeführt. Die Multiplizierschaltung gemäß Figur 2 enthält einen Deltadecodierer In3 mit zwei Eingängen + und zwei Ausgängen, von denen einer die integrierte Summe der an den +Eingängen angelegten Signale und der zweite die invertierte integrierte Summe liefert, einen Deltadecodierer In4 mit einem Eingang + und einem Eingang - und zwei Ausgängen, der einmal die integrierte Differenz der den Eingängen + und - zugeführten Signale und deren anderer die invertierte integrierte Differenz liefert. Ferner enthält sie vier Schalter S5 bis S8, die identisch mit den Schaltern S1 bis S4 in Figur 1 sind, zwei Inverter 13 und 14 und vier ÜND-Torschaltungen A1 bis A4 mit je zwei Eingängen.

Das Signal χ wird der Eingangsklemme 10 und über Leitungen 11 und

12 einem der Eingänge des Decoders In3 und über Leitungen 11 und

13 dem +Eingang des Decoders In4 zugeführt. Das an der Eingangsklemme 14 ankommende Signal y wird über Leitungen 15 und 16 dem zweiten +Eingang des Decoders In3 und über die Leitungen 15 und 17 dem Eingang- des Decoders In4 zugeführt. Einer der Ausgänge des Decoders In3 liefert das Signal (X+Y) und der zweite Ausgang liefert das Signal- (X+Y). Die Signale (X+Y) und -(X+Y) werden den Eingängen der Schalter S5 bzw. S6 zugeleitet.

An einem der Ausgänge des Decoders In4 tritt das Signal (X-Y) und am zweiten Ausgang das Signal -(X-Y) auf. Die Signale (X-Y) und - (X-Y) werden jeweils den Eingängen der Schalter S7 bzw. S8 zugeführt. Die Ausgänge der Schalter S5-S8 sind miteinander verbunden und am Ausgang der Multiplizierschaltung angeschlossen.

Die UND-Torschaltung A1 nimmt als Eingangssignale das Signal χ über Leitung 11 und das Signal y über Leitungen 15 und 18 auf und liefert am Ausgang das Signal x.y. Die UND-Torschaltung A2 nimmt

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- τι -

als Eingangssignale das Signal χ über die Eingangsklemme 10, Leitungen 11 und 19, Inverter 13 und Leitungen 20 und 21 auf sowie das Signal y über die Eingangsklemme 14, Leitungen 15 und 22, Inverter 14 und Leitungen 23 und 24, und liefert ausgangsseitig das Signal x.y. Die UND-Torschaltung A3 nimmt als Eingangssignal χ über Leitung 20 auf und das Signal y über Leitungen 15, 18 und 25 und liefert das Signal x.y am Ausgang. Die UND-Torschaltung A4 nimmt eingangsseitig das Signal χ über Leitungen 13 und 26 und das ■Signal y über Leitung 23 auf und liefert ausgangsseitig das Signal x.y.

Die von den UND-Torschaltungen A1 bis A4 gelieferten Signale X.y, x.Yr X-Y ^u*id x.y werden jeweils als Steuersignale den Schaltern S5 bis S8 zugeführt. Ist x.y = 1, wird Schalter SS leitend und das Signal X+Y wird über Schalter S 5 dem Ausgang der Multiplizierschaltung zugeleitet. Ist x.y = 0, dann ist der Schalter S5 gesperrt. Die Steuerung der Schalter S6 bis S8 läuft genauso ab, wie die Steuerung des Schalters SS.

In Tabelle III kann man erkennen, daß unabhängig vom Wert von χ und y jeweils nur ein Signal aus den Signalen x.y, x.y» x.y und x.y = 1 ist und alle anderen Signale gleich,0 sind. Unabhängig davon, was die Werte von χ und y sein mögen, es wird nur ein Schalter leitend und alle anderen Schalter sind gesperrt, so daß eine Suromenschaltung am Ausgang, wie in der Multiplizierschaltung der Figur 1, entfallen kann.

Es muß darauf hingewiesen werden, daß die Multiplizierschaltung der Figur 2 ausgangsseitig das Signal -rr- liefert. Falls erforderlich, kann das entsprechende Signal ζ einfach dadurch erhalten werden, daß man das Signal ~rr integriert.

Bis jetzt war noch keinerlei Hinweis auf die Form der Signale X, Y und Z und -rr für die Schaltungen in Figur 1 und 2 gegeben

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worden. Diese Signale und Schaltungen können entweder analog oder digital sein oder jede andere Form aufweisen, vorausgesetzt, daß die Signale χ und y (per Definition) deltacodierte Signale sind.

Als nächstes soll eine digitale Schaltung einer Ausführungsform
der Erfindung im einzelnen beschrieben werden.

Bei einer digitalen Schaltung treten natürlich die ursprünglichen Signale X, Y und Z in digitaler Form auf. Sie werden dann durch
.die Amplitude der Abtastwerte dieser Signale zum nten Äbtastzeitpunkt definiert. Die Werte der Signale X, Y und Z zum gleichen
Abtastzeitpunkt η werden als Xn, Yn bzw. Zn bezeichnet.

In gleicher Weise werden die Werte der deltacodierten Signale
X, Y und Z zum Äbtastzeitpunkt mit xn, yn und zn bezeichnet.
Daher wird die Gleichung 1 in digitaler Form zu:

Zn = Xn Yn (5)

Wie bereits gezeigt, stellt ein Deltabit die Zunahme (oder Abnahme) des zu codierenden Signals zwischen zwei aufeinanderfolgenden Abtastzeitpunkten dar. Es kann dabei wie folgt geschrieben werden:

Xn = X (n-1) + xn (6)*

Yn - Y (n-1) + yn (7)

Zn = Z (n-1) +zn (8)

Führt man in die Gleichung (5) die Werte von Xn und Yn aus den
Gleichungen (6) und (7) ein, so erhält man:

Zn β (X(n-1)+xn) (Y(n-1)+yn) (9)

Zn = X(n-1) Y(n-1) + Y(n-1) yn + Y(n-1) xn + xn yn (10)

oder .

Z (n-1) « X (n-1) Y (n-1) (11)

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Gleichung (10) wird;

Zn = Z (n-1) +X (n-1) yn-i-Y (n-1) xn + m yn (12) Vergleicht man Gleichungen (8) und (12) , so erhält mans

Zn = X (n-1) Yn+Y (n-1) xn + xn yn (13)

zn β (X(n-1) + xn) Yn+Y (n-1) xn (14)

Vergleicht man die Gleichungen (6) und (14) „ so erhält man:

zn = Xn yn +"Y (n-1) xn (15)

Gleichung 15 ist eine einfache Gleichung, die das Signal sn liefert, doch erfordert die schaltungsmäßige Verwirklichung die Verwendung einer Addier stufe,, um die Summe der Ausdrücke Xh yn und Y(n-1) yn zu bilden-

Um die Verwendung einer solchen Addierstufe zu vermeiden _B ist es möglich, die Gleichung 15 dadurch .zu transformieren, daß man das gleiche Verfahren anwendet, mit dem man schon Gleichung 4 aus Gleichung 2 abgeleitet hat. Wendet man dieses Verfahren auf Gleichung 15 an, so erhält man folgende Gleichung:

zn = (Xn + Y (n-1) (xn.yn - xn.yn) + (Xn-Y(n-1)) (xn.yn-xn.yn) (16)

Gleichung 16, als digitale Multiplizierschaltung ausgeführt, ist in Figur 3 gezeigt. Sie besteht im wesentlichen aus zwei reversiblen Zählern C1 und C2, einem Verzögerungsglied τ, wobei τ die Periode der Abtastzeitpunkte ist, und einer Gruppe von UND-Torschaltungen A, einer Gruppe von ODER-Torschaltungen 0 und einer Gruppe von Inverterstufen I.

Die Ausdrücke xn.yn - xn.yn und xn.yn - xn«,yn können leicht durch logische Kombination der Signale xn und yn erhalten werden. Im

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allgemeinen werden die Ausdrücke Xn+Y(n-1) und Xn-Y(n-1) durch Decodieren der Signale xn und yn über die Zähler C1 und C2 erhalten.

Eine solche Decodierung wird wie folgt durchgeführt: Zunächst sei an die Decodierung des Signals Xn allein durch Verwendung eines reversiblen Zählers erinnert. Zu diesem Zweck soll Gleichung 6 erneut betrachtet werden:

Xn = X (n-1) +- xn (6)

Aus Gleichung 6 sieht man, daß Xn die Summe aus X(n-1) und der Zunahme durch xn ist. Somit läßt sich die Berechnung der Gleichung 6 leicht dadurch erreichen, daß man einen reversiblen Zähler benutzt, dessen Zählerstand um 1 erhöht wird, wenn xn = 1 und um 1 erniedrigt wird, wenn xn = Q, wobei der Zählerstand nach dem Zuführen von xn den Wert des Signals.Xn anzeigt. Mit einem gleichen Verfahren können die Ausdrücke Xn + Y(n-1) und Xn-Y(n-1) decodiert werden. Wenn man in Gleichung (7) η durch n-1 ersetzt, so erhält man:

Y (n-1) = Y (n-2) + y (n-1) (17)

Kombiniert man Gleichungen (7) und (17) , so erhält man

Xn + Y (n-1)= X (n-1) + Y (n-2) + xn + y (n-1) (18)

Wird die Summe aus Xn+Y (n-1) als Sn bezeichnet, dann ist die Summe X(n-1)+Y(n-2) gleich S(n-1) und die Gleichung (18) kann geschrieben werden als:

Sn = S (n-1) + xn + yn (n-1) (19)

Man sieht aus Gleichung 19, daß Sn die Summe aus S (n-1) und der Erhöhung um xn+y (n-1) ist. Wenn xn=y (n-1)=1 ist, dann stellt die Summe xn+y (n-1) eine Erhöhung um 2 dar, is£ xn=y (n-1) =0, dann stellt die Summe xn+y (n-1) eine Abnahme um 2 dar und ist dann

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xn φ γ (η-1), dann stellt die Summe χη+y (n-1) eine Zunahme um O, einer der Ausdrücke xn und y(n-1) stellt eine Zunahme um 1 und der zweite eine Abnahme um 1 dar.

Man kann daher die Gleichung (19) mit Hilfe eines reversiblen Zählers darstellen, dessen Zählerstand um 2 erhöht wird, wenn xn = y(n-1) = 1, d.h. wenn xn.y (n-1)=1 und um 2 erniedrigt wird, wenn xn = y(n-1) = 0, d.h. wenn xn.y (n-1) - 1 ist.

Mit einem ähnlichen Verfahren kann man zeigen/ daß der Ausdruck Xn-Y (n-1) durch einen reversiblen Zähler erzielt werden kann, dessen Zählerstand um 2 erhöht wird„ wenn xn=1 und y(n-1) = 0 ist, d.h. wenn xn.y(n-1) = 1, und um 2 vermindert wird, wenn xn = 0 und y (n-1) = 1 ist, d.h. wenn xn.y(n-1)=1 ist. Die in Figur 3 gezeigte Schaltung soll nunmehr beschrieben werdens

Die Signale xn und yn werden den Eingängen 30 bzw. 31 zugeführt, und dem Logikblock L' zugeführt, der identisch aufgebaut ist wie der Logikblock L in Figur 2. Zur Vereinfachung der Erläuterung weisen die Elemente des Logikblocks L" die gleichen Bezugszeichen auf wie die entsprechenden Elemente des Logikblocks L, jedoch gestrichen. Wie im Fall des Logikblocks L liefern die Torschaltungen A'1,A'2, A'3 und A'4 des Logikblocks L'.die- Signale xn.yn, x.yn, xn.yn und xn.yn.

Das Signal yn wird dem Verzögerungsglied 32 zugeführt, dessen Verzögerung τ gleich der Zeit zwischen zwei aufeinanderfolgenden Deltabits ist, so daß das Ausgangssignal des Verzögerungsglieds 32 das Signal y(n-1) liefert.

Die Signale xn und y(n-1) werden über Leitungen 33 bzw. 34 den beiden Eingängen einer ODER-Torschaltung 01 zugeführt, die an ihrem Ausgang die ODER-Verknüpfung der Signale sen und y(n-1) liefert, die als xn+ y (n-1) dargestellt wird«, .

-Das Ausgangssignal der ODER-Torschaltung 01 wird dem Eingang -einer fr 971 013 80 9 88-3/03 8-5 ■■■

Inverterstufe 15 zugeführt, die als Ausgangssignal das Signal xn +y (n-1) liefert. Durch Anwendung des Morgan'sehen Theorems (das Theorem der Boole'sehen Algebra) kann man schreiben:

xn +y (n-1) = xn.y (n-1)

Man kann daher sagen, daß die Inverterstufe 15 das Signal xn.y(n-1) liefert. Dieses Signal wird über Leitung 35 dem Subtraktionseingang (mit Minus bezeichnet) in Figur 3 des reversiblen Zählers C1 zugeführt. Jedesmal, wenn xn.y(n-1)=1 ist, wird der Zählerstand des Zählers Ci um 2 vermindert.

Die Signale xn und y (n-1) werden über Leitungen 36 bzw. 37 den beiden Eingängen der ÜND-Torschaltung A5 zugeführt, die ausgangsseitig das Signal xn.y(n-1) liefert.

Das Signal xn.y(n-1) wird dem Zähleingang (+) des Zählers C1.zugeführt, dessen Zählerstand jedesmal um 2 erhöht wird, wenn die Signale xn und y(n-1) gleich 1 sind.

Der Zähler C1 liefert daher das Signal Xn+Y(n-1). In gleicher Weise wird das Signal Xn-Y(n-1) am reversiblen Zähler C2 erhalten, der durch die Signale Xn und y(n-1) angesteuert wird.

Zu diesem Zweck wird das Signal xn über Leitung 38 an einem der Eingänge der UND-Torschaltung A6 zugeführt, an deren zweiten Eingang das Signal y(n-1) über Leitung 39 und Inverterstufe 16 ankommt. Am Ausgang der UND-Torschaltung A6 tritt das Signal xn.y(n-1) auf, das dem Zähleingang (+) des Zählers C2 zugeführt wird. Der Zählerstand des Zählers C2 wird jedesmal dann um 2 erhöht, wenn xn = 1 und yin-1) = 0 ist.

Das Signal xn wird über Leitung 40 an einen der Eingänge einer UND-Torschaltung A7 angelegt, an deren anderem Eingang das Signal y(n-1) über Leitung 41 ankommt. Am Ausgang der UND-Torschaltung A7 tritt dann das Signal xn.y(n-1) auf, das dem Subtrahier-

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eingang (-) des Zählers C2 zugeführt wird, dessen Zählerstand jedesmal dann reduziert wird, wenn xn=O und y(n-1) = 1 ist. Der . Zähler C2 liefert daher das Signal Xn-Y (n-1).

Die Zähler C1 und C2 liefern die Signale Xn+Y(n-1) und Xn-Y(n-1) in digitaler Form, die üblicherweise so aussehen, als ob sie eine bestimmte Anzahl von Bits zur Darstellung einer Amplitude und ein Vorzeichenbit enthalten, wobei alle diese Bits parallel auftreten. Bei den in Figur 3 gezeigten Zählern C1 und C2 war angenommen worden, daß das Vorzeichenbit, mit "VORZ." bezeichnet, und sein Kehrwert mit "VORZ." bezeichnet, zur Verfügung stehen.

Bis jetzt wurde die Erzeugung der Signale xn.yn, xn.yn, xn.yn, xn.yn, Xn+Y(n-1) und Xn-Y(n-1) beschrieben und nun wird erläutert, wie die folgenden Ausdrücke erzeugt Werdens

A = (Xn+Y(n-1)) (xn.yn - xn.yn) und B = (Xn-Y (n-1)) (xn.yn - yn»xn)

die zusammen die Gleichung (16) bilden.

(16)

Unter Bezugnahme auf Tabelle III, wo die verschiedenen Werte von xn.yn - xn.yn und xn.yn - yn.xn für verschiedene Werte von xn und yn angegeben sind, soll darauf hingewiesen werden, daß:

xn.yn-xn.yn

1 wenn xn = yn = 1, d.h. wenn xn.yn = 1 -1 wenn xn = yn = 0, d.h. wenn xn.yn = 1

0 wenn xn φ yn,

d.h. wenn xn.yn + xn.yn = 0

Daher nimmt A die folgenden Werte ans

Xn + Y (n-1), wenn xn.yn = 1

-(Xn + Y (n-1), wenn xn.yn - 1

0 wenn xn.yn $xn.yn = 0

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~" 18 —

Auf dieselbe Weise wird:

1 wenn xn = O und yn = 1, d.h. wenn xn.yn = 1 xn.yn - xn.yn =^,-1 wenn xn = 1 und yn = O, d.h. wenn xn.yn = 1

0 wenn xn = yn d.h. wenn

xn.yn +xn.yn =0

und daher nimmt B die folgenden Werte ans

Xn - Y(n-1), wenn xn.yn =1 B = <[ T-(Xn - Y(n-1) , wenn xn.yn = 1

Ö, wenn xn.yn + xn.yn = 0

In der Multiplizierschaltung gemäß Figur 3 werden die Ausdrücke für A und B auf folgende Weise erhalten. Die die Amplitude kennzeichnenden Bits des Signals Xn+Y(n-1), die von dem Zähler C1 geliefert werden, liegen parallel auf den Leitungen S1 bis SK, wobei K mit der Anzahl der Bits sich ändert, die zur Definition dieser Amplitude benutzt werden. Die Leitungen S1 bis SK liegen an einem der beiden Eingänge der UND-Torschaltungen AS1 bis ASK, die dann leitend sind, wenn das Signal xn_cyn + xn.yn = 1 ist. Dieses Signal erhält man, indem man die von den UND-Torschaltungen A¹I bzw. A¹2 kommenden Signale xn.yn und xn.yn einer ODER-Torschaltung 02 zuführt, deren Ausgangssignale den zweiten Eingängen der UND-Torschaltungen AS1 bis ASK zugeleitet werden.

Das Vorzeichenbit vom Zähler C1 wird einem der beiden Eingänge einer UND-Torschaltung A8 zugeführt, deren zweiter Eingang mit dem Ausgang der UND-Torschaltung A'1 verbunden ist. Das vom Zähler C2 gelieferte Signal "Vorzeichen" liegt an einem der beiden Eingänge einer UND-Torschaltung A9, deren zweiter Eingang mit dem Ausgang der UND-Torschaltung A¹2 verbunden ist.

Wenn daher xn.yn +" xn.yn = 0 ist, "dann leiten die UND-Torschaltungen AS1 bis ASK, A8 und A9 nicht und das Signal Xn+Y(n-1) wird

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nicht nach dem Ausgang der Schaltung übertragen. Ist aber xn.yn =" 1, dann leiten die UND-Torschaltungen AS1 bis ASK, A8 leitet und A9 ist gesperrt und das Signal Xn+Y(n-1) und sein Vorzeichen werden nach dem Ausgang der Schaltung übertragen. Ist aber xn.yn - 1, dann leiten die UND-Torschaltungen AS1 bis ASK und A9, während die UND-Torschaltung A8 gesperrt ist und das Signal Xn-Y (n-1) wird mit umgekehrten Vorzeichen übertragen.

.Der Ausdruck B wird vom Zähler C2 in gleicher Weise abgeleitet. Die Amplitudenbits des Signals Xn-Y(n-1) auf den Leitungen D1 bis DK werden den UND-Torschaltungen AD1 bis ADK zugeleitet, die dann leitend sind, wenn von den Ausgängen der UND-Torschaltungen A¹3 und A¹4 über die ODER-Törschaltung 03 das Signal xn.yn + xn.yn ankommt. Die Vorzeichenbits "VORZ" und "VÖRZ" werden vom Zähler C2 den ÜND-Torschaltungen A10 bzw. A11 zugeleitet, die durch die von den ÜND-Torschaltungen A¹3 bzw. A'4 kommenden Signale xn.yn und xn.yn entsperrt werden.

Die Summe der Ausdrücke A und B wird in einfachster Weise dadurch erhalten, daß man feststellt, daß der eine der beiden Ausdrücke A oder B immer Null ist, da, wie oben gezeigt, der eine der beiden Ausdrücke xn.yn - xn.yn und xn.yn-xn.yn immer Null ist.. In gleicher· Weise ist eines der Signale xn.yn, xn.yn, xn.yn und xn.yn. die das Vorzeichenbit von Xn+Y(n-1), das Vorzeichen-Bit von Xn+Y+Y (n-1), das Vorzeichenbit von (Xn-Y(n-1) und das gestrichene Vorzeichenbit von Xn-Y(n-1) bereitstellen, nicht Null, gleichgültig welche Werte xn oder yn annehmen.

Die Amplitude des Ausgangssignals erhält man dadurch, daß man die ODER-VerknÜpfung der Amplituden der Signale Xn+Y (n-1) und Xn-Y (n-1) bildet und das Vorzeichen des Ausgangssignals erhält man durch ODER-Verknüpfen des Vorzeichenbits von Xn+Y(n-1) und des Vorzeichen-Bits von (Xn+Y(n-1)), das Vorzeichenbit von (Xn-Y(n-1)) und das Vorzeichen-Bit von (Xn-Y(n-1)). Zu diesem Zweck werden die Ausgangssignale der ÜND-Torschaltungen ASI und AD1 den beiden Eingängen der ODER-Torschaltung 04 zugeführt„ die Äusgangssignale

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der UND-Torschaltungen ASK und ADK werden den beiden Eingängen der ODER-Torschaltung 04+K zugeleitet. Die Ausgangssignale der ODER-Torschaltungen 04 und 04+K liefern die Amplitude des Signals zn. In gleicher Weise werden die Ausgangssignale der UND-Torschaltungen A8 bis Al1 den Eingängen einer ODER-Torschaltung 05 zugeführt, die ausgangsseitig das Vorzeichen von zn liefert.

Es muß dabei darauf hingewiesen werden, daß das so erhaltene Signal zn "Delta-PCM" codiert ist, d.h. daß die Differenz zwischen zwei aufeinanderfolgenden Werten von zn in PCM codiert sind, die am Ausgang der Schaltung auftritt. Falls erforderlich, sollte dieses Signal auf übliche Weise delta-umgewandelt werden.

Bei der Beschreibung der Figur 3 war angenommen worden, daß die Zählerstände der Zähler C1 und C2 um zwei erhöht bzw. erniedrigt werden. Es 1euchcet selbstverständlich ein, daß wenn man die Zähler jeweils nur um 1 erhöht oder erniedrigt, daß dann die Multiplizierschaltung gemäß der vorliegenden Erfindung am Ausgang ein Signal zn/2 liefern würde.

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Claims (5)

1. PATENTANSPRÜCHE

   Schaltungsanordnung für die Multiplikation zweier deltacodierter Signale^ dadurch gekennzeichnet, daß für jedes delta-codierte Signal (x, y) je eine Decodierstufe (In1, In2; In3, Xn4) vorgesehen ist, an deren Ausgängen Schalter (S1 , S2, S3, S4? S5, S6, S7, S8> angeschlossen sind, denen lineare Kombinationen der Ausgangssignale der Decodierstufen unmittelbar bzw» mittelbar über Inverterstufen (11_f 12; 13, 14} zuführbar sind und daß ausgangsseitig die Schalter mit einer Summenschaltung (Σ) verbunden sind, die das Produkt der beiden delta-codierten Signale liefert.
2. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die erste Delta-Decodierstufe (In1; In3) an zwei Ausgangsklemmen das erste Ursprungssignal (X) und seinen Kehrwert (-X) liefert, daß die zweite Delta-Decodierstufe (In2; In4) an ihren beiden Ausgangsklemmen das zweite Ur-, Sprungssignal (Y) und seinen Kehrwert (-Y) liefert.
3. 3. Schaltungsanordnung nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die Eingangsklemmen des ersten und zweiten Schalters (S1 bzw. S2) mit den beiden Ausgangsklemmen der ersten Delta-Decodierstufe (In1) verbunden sind, und daß diese Schalter (S1, S2) durch das zweite delta-codierte Signal in einem ersten bzw. zweiten binären Zustand (y, -y) in ihren leitenden Zustand steuerbar sind, daß ferner die· Eingangsklemmen des dritten und des vierten Schalters (S3, S4) mit den Ausgangsklemmen der zweiten Delta-Decodierstufe (In2) verbunden sind, daß die Schalter (S3, S4) durch das · erste delta-codierte Signal in einem ersten bzw. zweiten . · binären Zustand (x, -x) in ihren leitenden Zustand steuerbar sind, und daß schließlich die beiden Eingangsklemmen der Summenschaltung (Σ) mit den zusaramengeschalteten

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   Ausgängen der beiden ersten Schalter bzw. der beiden zweiten Schalter verbunden sind.
4. 4.. Schaltungsanordnung nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß die erste Delta-Decodierstufe (In1) eingangsseitig das erste (x) und das zweite (y) delta-codierte Signal aufnimmt und an ihren Ausgangsklemmen die Summe bzw. den Kehrwert der Summe der beiden Ursprungssignale liefert, und daß die zweite Delta-Decodierstufe (In2) eingangsseitig das erste und das zweite delta-codierte Signal aufnimmt und an ihren Ausgangsklemmen die Differenz bzw. den Kehrwert der Differenz der beiden Ursprungssignale liefert.
5. 5. Schaltungsanordnung nach Anspruch 1 zur Multiplikation zweier delta-codierter Signale, dadurch gekennzeichnet, daß ein Verzögerungsglied (32) vorgesehen ist, dessen Verzögerungszeit der Abtastperiode (τ) der delta-codierten Signale entspricht, so daß aus dem daran anliegenden deltacodierten Eingangssignal (yn) das delta-codierte Signal (yn-1) abgeleitet wird, daß zur Delta-Decodierung ein erster reversibler Zähler (C1) vorgesehen ist, dessen Zählerstand jeweils dann erhöht wird, wenn die deltacodierten Signale xn und y(n-1) in ihrem ersten binären Zustand sind, bzw. verringert wird, wenn die delta-codierten Signale xn und y(n-1) in ihrem zweiten binären Zustand sind, daß der erste reversible Zähler ausgangsseitig die Summe und den Kehrwert der Summe der ursprünglichen Signale liefert, daß ein zweiter reversibler Zähler (C2) vorgesehen ist, dessen Zählerstand jeweils dann erhöht wird, wenn die Eingangssignale xn und yn-1 im ersten bzw. zweiten binären Zustand sind bzw. verringert wird, wenn die Signale xn und yn-1 in ihrem zweiten bzw. ersten binären Zustand sind, und daß der reversible Zähler (C2) ausgangsseitig die Differenz bzw. den Kehrwert der Differenz der ursprünglichen Signale liefert.

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   Schaltungsanordnung nach Anspruch 5, dadurch gekennzeichnet, daß der erste reversible Zähler (C1) ausgangsseitig die Summe und ihren Kehrwert als binäres Wort mit K-Bits liefert, das den absoluten Wert der Summe darstellt, sowie ein das Vorzeichen dieser Summe kennzeichnende Vorzeichenbit und den Kehrwert dieses Vorzeichenbits, daß der zweite reversible Zähler (C2) die Differenz und ihren Kehrwert als binäres Wort mit K-Bits liefert, das den absoluten Wert dieser Differenz bezeichnet, sowie ein Vorzeichenbit und dessen Kehrwert, das das Vorzeichen dieser Differenz angibt.

   Schaltungsanordnung nach Anspruch 6, dadurch gekennzeichnet, daß die Schalter aus einer Gruppe von K UND-Torschaltungen (AS1 bis ASK) besteht, die dann leiten, wenn die Signale xn und yn beide in ihrem ersten binären Zustand oder beide in ihrem zweiten binären Zustand sind und die von dem ersten reversiblen Zähler kommenden K Bits durchlassen, daß eine zweite Gruppe von zwei UND-Torschaltungen (A8, A9) vorgesehen ist, deren erste leitet und ein Vorzeichenbit vom ersten Zähler weiterleitet, wenn die Signale xn und yn sich im ersten binären Zustand befinden, während die zweite UND-Torschaltung (A9) leitet und den Kehrwert des Vorzeichenbits von.dem ersten Zähler durchschaltet, wenn die Signale xn und yn sich in ihrem zweiten binären Zustand befinden, daß eine dritte Gruppe von K UND-Torschaltungen vorgesehen ist (ADl bis ADk), die nur dann leiten, wenn nur eines der Signale xn und yn im ersten binären Zustand ist und die von dem zweiten Zähler gelieferten K Bits durchschalten, daß eine vierte Gruppe von zwei UND-Torschaltungen (A10, A11) vorgesehen ist, deren erste (A10) das Vorzeichenbit vom zweiten Zähler (C2) durchschaltet, wenn das Signal xn sich in seinem zweiten binären Zustand und das Signal y sich in seinem ersten binären Zustand befindet, während die zweite Torschaltung (A11) dann den Kehrwert des Vorzeichenbits vom zweiten

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   Zähler durchläßt, wenn das Signal xn sich im ersten bihären Zustand und das Signal yn sich im zweiten binären Zustand befindet, und daß schließlich eine Gruppe von K ODER-Torschaltungen (04 bis 04+K) vorgesehen ist, die entweder die vom ersten Zähler kommenden K Bits oder die vom zweiten Zähler kommenden K Bits durchläßt, wobei diese ODER-Torschaltungen die die Amplitude des Signals zn darstellenden Bits durchlassen, und daß eine weitere ODER-Torschaltung (05) vorgesehen ist, deren Eingänge mit den Ausgängen der UND-TorSchaltungen der zweiten (A8, A9) und vierten (A10, A11) Gruppe von UND-Torschaltungen verbunden ist und das Vorzeichenbit des Signals zn liefert.

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