DE2317440A1

DE2317440A1 - Musteraufbereitungsanordnung

Info

Publication number: DE2317440A1
Application number: DE2317440A
Authority: DE
Inventors: Mitsunori Oka; Michio Yasuda
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1972-04-07
Filing date: 1973-04-06
Publication date: 1973-10-11
Also published as: US3846754A; JPS48102926A

Description

sen*

-.-.. U Z jr.
-* -■■ ■ ύ η c h 3 η ί% Clsifisdorfstr, It

81-20.502P 6. 4. 1973

HITACHI, LTD., Tokio (Japan)

Mus teraufbereitungsanordnung

Die Erfindung bezieht sich auf eine Musteraufbereitungsanordnung und insbesondere auf eine in einer Mustererkennungslogik verwendete Musteraufbereitungsanordnung,
um das abgetastete Mustersignal vor seiner Einspeisung in die Mustererkennungslogik zu formen.

Eine Anordnung zur Zeichenerkennung, Randlinienerkennung von dreidimensionalen Körpern, Plan- oder Kartenerkennung oder Erkennung von Fingerabdrücken oder Porträts kann als Mustererkennungsanordnung bezeichnet werden. Die Mustererkennungsanordnung verwendet eine Abtasteinrichtung, beispielsweise einen Lichtpunktabtaster, eine Vidikonröhre oder eine Photoelement-Umwandlungsmatrix,

81-(POS 30240)-Ko-r (8)

309841/0987

17440

23

die ein Zeichen auf einem Beleg (Dokument oder Schriftstück) abtastet und es in ein elektrisches Signal umsetzt, wobei das elektrische Signal quantisiert (digital dargestellt) ist, wie beispielsweise entsprechend zu den Helligkeitsveränderungen bei schwarzen und weißen Bereichen. Mit anderen Worten, die durch Abtastung der weißen Untergrundsfläche erzeugten elektrischen Signale werden in eine binäre "O" umgesetzt, während die durch Abtastung der Zeichenfläche erzeugten elektrischen Signale in eine binäre "1" umgesetzt werden. Dieses digital dargestellte Mustersignal wird dann in die Musteraufbereitungsanordnung eingespeist, wo das Signal verarbeitet wird, um beispielsweise ein Rauschen zu entfernen, so daß es einwandfrei in der folgenden Erkennungslogik erkannt werden kann_s wenn es in diese eingespeist wird. Die Erkennungslogik führt entsprechend zu der Identität der eingegebenen Zeichen eine Erkennung durch. Es gibt verschiedene Möglichkeiten für die Mustererkennung in der Erkennungslogik. Beispielsweise weist die Erkennungslogik einen vorbestimmten Satz von Mustern (Zeichen) auf, so daß das elektrische Signal des durch den Abtaster abgetasteten Musters einem vorbestimmten Satz von Mustern überlagert wird» Das Muster, das mit dem Signal am genauesten übereinstimmt, wird als das abgetastete Muster erkannt. Bei einem anderen Verfahren wird die Erkennung durch Überprüfung des Vorliegens und der Richtung der verschiedenen Striche des Zeichens durchgeführt.

Das durch die Abtastung erzeugte elektrische Signal des Musters weist ein beträchtliches Rauschen aufgrund des das Muster tragenden Belegs, einer uneinheitlichen Qualität der gedruckten Zeichen oder dergleichen auf.

309 84 1/0987

ORIGINAL INSPECTID

/317U0

Weiterhin ist der Strich mit einer gewissen Dicke geschrieben, und so wird das Muster in der Form eines elektrischen Signales dargestellt, das den Strich oder die Striche mit einer gewissen Dicke wiedergibt. Daher ist es nicht zweckmäßig, das elektrische Signal des durch Abtastung erhaltenen Musters digital darzustellen und dann in die Erkennungslogik einzuspeisen. Es ist daher anzustreben, daß das eingegebene Muster in der Musteraufbereitungsanordnung verarbeitet wird, um die im eingegebenen Muster enthaltenen Rauschanteile zu entfernen und eine Normierung der Dicke des eingegebenen Musters zu bewirken, d. h. eine Skelettierung (Verdünnungsprozeß), wodurch eine sachgemäße Mustererkennung in der Erkennungslogik gewährleistet wird.

Bisher wurde der größte Teil der Mustererkennung mit Programmen (Software) durchgeführt. Insbesondere wurde bisher noch nicht diskutiert, die Skelettierung mit speziell ausgelegten Bausteinen (Hardware) durchzuführen.

Es ist Aufgabe der vorliegenden Erfindung, eine Musteraufbereitungsanordnung anzugeben, die ein eingegebenes Muster vor seiner Einspeisung in eine Erkennungslogik zweckmäßig verarbeitet. Die Anordnung soll die Skelettierung (den Verdünnungsprozeß) bei einem eingegebenen Muster durchführen und im eingegebenen Muster enthaltene Rauschanteile entfernen.

Die vorliegende Erfindung umfaßt eine Musteraufbereitungsanordnung für Mustererkennungssysteme, die dazu ausgelegt sind, die digital dargestellte Form eines durch Abtastung erzeugten eingegebenen Musters abzuändern. Die An-

309841/098 7

HBlRlNAl IWSPECTED

Ordnung umfaßt mindestens ein Schieberegister, in dem ein eingegebenes Muster gespeichert und in der Reihenfolge seiner Abtastung verschoben wird, und einen Musterskelettierer, der auf der Grundlage einer vorbestimmten Bit-Stellung des Schieberegisters' die Bit-Inhalte in Übereinstimmung mit dem eingegebenen Muster der ausgewählten Bit-Stellungen neben den vorgegebenen Bit-Stellungen empfängt und den Inhalt der vorgegebenen Bit-Stellung löscht, um ein Endsignal zu erzeugen, wenn die Inhalte der benachbarten Bit-Stellungen ein Muster aus dem vorbestimmten Satz von Mustern anzeigen.

Nachfolgend wird die Erfindung anhand der Zeichnung näher erläutert,, Es zeigens

Fig. 1 ein Blockschaltbild eines Zeichenerkennüngssystems;

Fig. 2 a - 2 c eine Operationsfolge zur Durchführung der Skeiettierung eines Musters mit der erfindungsgemäßen Musteraufbereitungsanordnung;

Fig. 3 ein Diagramm zur Erläuterung des Prinzips der Skelettierlogik;

Fig. k einen Satz von Logikeinrichtungen, die bei einem Ausführungsbeispiel der vorliegenden , Erfindung verwendet werden;

Fig. 5 a und j> b die bei einem Muster in Übereinstimmung mit den in der Fig. h dargestellten Logikeinrichtungen durchgeführte Skeiettierung;

309841/0987

Fig. 6 ein Blockschaltbild eines Ausführungsbeispiels der vorliegenden Erfindung;

Fig. 7 Zeitgeberimpulse, die bei dem in der Fig. 6 dargestellten Ausführungsbeispiel verwendet werden;

Fig. 8 eine Schaltung des in der Fig. 6 dargestellten ersten, zweiten und dritten Schieberegisters ;

Fig. 9 die logische Schaltung eines Lückenfüllers und dessen Steuerschaltung, wie diese in der Fig. 6 dargestellt sind;

Fig. 10 ein Diagramm zur Erläuterung des Lückenfüllers;

Fig» 11 ein Diagramm zur Erläuterung der Beziehungen zwischen den in der Fig. h dargestellten Logikeinrichtungen und den Bit-Stellungen des ersten Schieberegisters;

Fig. 12 eine logische Schaltung mit der ersten Skelettiereinheit und der zugeordneten Betriebsart-Steuerschaltung (Fig. 6);

Fig. 13 eine logische Schaltung der zweiten Skelettiereinheit und der zugeordneten Betriebsart-Steuerschaltung (Fig. 6);

Fig. lh eine logische Schaltung der dritten Skelettiereinheit, der zugeordneten Betriebsart-Steuer-

3098A1/0987

schaltung des T-Registers und des Gatters (Fig. 6); und

Fig. 15 eine logische Schaltung der in der Fig. 6 dargestellten Mustereinleiteinrichtung (Zeichendetektor).

In der Fig. 1 ist allgemein ein Mustererkennungssystem dargestellt« Bei diesem System wird ein Zeichen 12 auf einem Beleg 11 durch einen Abtaster 13 so abgetastet, daß ein fotoelektrischer Umsetzer 14 das Muster mit dem reflektierten Licht in elektrische Signale umsetzt. Der Abtaster kann eine bekannte Abtasteinrichtung sein, wie beispielsweise ein Lichtpunktabtaster, eine Vidikonröhre oder eine Fotoelement-Matrix. Die Abtastung wird durch ein herkömmliches Verfahren durchgeführt, bei dem das eingegebene Muster durch Abtastung von mehreren senkrechten oder wäagrechten Linien, die das Muster kreuzen, vom einen zum anderen Ende und durch Verschiebung vom anderen Ende von jeder Linie zum einen Ende der nächsten Linie mit Hilfe von vorgegebenen Synchronisiersignalen durchgeführt wird« Dieses Signal wird in eine Video-Verarbeitungseinheit 15 eingespeist, wo es einer Pegeleinsteilung usw, unterworfen wird. Das Signal wird dann in einer Quantisiereinheit 16 in digitale Signale umgesetzt, die entweder ein ¹¹I¹¹- oder ein "O"-Signal sind» Eine Aufbereitungseinheit 17, die ein Merkmal der vorliegenden Erfindung bildet, führt bei diesen digitalen Signalen eine Skelettierung durch und entfernt das Rauschen. Das Ausgangssignal wird in eine Erkennungslogik 18 eingespeist.

In den Fig. 2a bis 2c ist dargestellt, wie das ein-

309841/0987

gegebene Muster, das im vorliegenden Fall ein "N" ist, durch die Aufbereitung abgewandelt wird. Ein Muster 21 bezeichnet ein eingegebenes Muster, das in die Aufbereitungseinheit 17 eingespeist wird. In diesen Figuren bezeichnen die Symbole "*" digitale "1"-Signale. Die Abwesenheit derartiger Symbole "*" bezeichnen "O"-Signale. Die TJmrißlinie des eingegebenen Musters 21 ist nicht bestimmt. Weiterhin sind Lücken oder Leerstellen 21a (eine Art des Rauschens) und ein isolierter Punkt 21b vorgesehen. Die Aufbereitungseinheit füllt zunächst die Lücken 21a. Mit 22 ist ein Muster bezeichnet, bei dem die Lükken gefüllt sind. Sodann werden die Skelettierung und das Entfernen des Rauschens beim Muster durchgeführt, wobei lediglich das Skelett oder Gerippe des Musters zurückbleibt. Mit 23 ist ein Muster bezeichnet, das nach der Skelettierung erhalten wird.

Bevor ein bevorzugtes Ausführungsbeispiel der Erfindung näher erläutert wird, soll das Grundprinzip der bei der Erfindung verwendeten Skelettierung näher erläutert werden« Die 3 x 3-Matrix der Fig. 3 zeigt das Prinzip der Skettierlogik, und die Anordnung der Bits a bis h und X ist identisch mit der Anordnung von Bits, die ein eingegebenes Muster darstellen. Diese Logik zeigt an, daß abhängig vom Wert (entweder "1" oder "O" des digitalen Signales), der von jedem der Bits a bis h und X angenommen wird, das Bit X gelöscht wird, d. h. das Bit X wird in den "O"-Zustand gebracht. In Fig. 4 ist ein Beispiel der Skelettierlogik mit speziellen 3 x 3-Matrizen dargestellt, die in einem bevorzugten Ausführungsbeispiel verwendet werden, was weiter unten näher erläutert wird. Wenn diese Logikeinrichtungen, die das mittlere Bit umgeben, das

309841/0987

/3T7U0

durch (i) bezeichnet ist, die dargestellte Logik erfüllen, dann wird das mittlere Bit (i) gelöscnt. Beispielsweise wird für die lonke Logik L₁ in diesem Fall das mittlere Bit X in den "O"-Zustand gebracht, wenn das Bit b "0" und die Bits d bis h "1" sind. Es ist auch angezeigt, daß das Bit für den freien Platz entweder "0" oder "1" sein kann. Die Logik L_ verwendet eine 3 x 4-Matrix»

In den Fig. 5a und 5b ist ein spezielles Beispiel der Skelettierung dargestellt, die in Übereinstimmung mit den in der Fig. k gezeigten Skelettier-Logikeinrichtungen durchgeführt wird. In der Fig. 5a sind die mit L₁ bis Lo bezeichneten Bits durch die in der Fig. k gezeigten Logikeinrichtungen L₁ bis Lq im "O"-Zustand« Das so dieser Skelettierlogik unterworfene Muster wird "verdünnt" oder skelettiert, wie dies in Fig. 5b dargestellt ist. Ein Vergleich zwischen den Figo 5a und 5b zeigt, daß das in der Fig. 5b dargestellte Muster lediglich das Skelett aus den kennzeichnenden Eigenschaften des in der Figo 5a gezeigten Musters beibehält» Es kann als Muster betrachtet werden, das sofort erkannt werden kann»

In der Figo 6 ist ein Ausführungsbeispiel einer erfindungsgemäßen Musteraufbereitungsanordnung dargestellte Der Abtaster tastet das eingegebene Muster in der Längsrichtung von oben nach unten ab. Er bewegt sich danach von rechts nach links und tastet so das ganze Muster ab_e Deshalb wird das von der Quantisiereinheit in die Musteraufbereitungsanordnung eingespeiste Eingangsmuster-Signal Bit an Bit übereinstimmend mit der Abtastung des Musters eingeführt. Die Anzahl der Musterabtastpunkte für eine Abtastung beträgt 36. Jedes der tatsächlichen Muster kann

309841/0987

ORIGiMAL INSPECTED

^: ? 1 7 4 4

durch 32 Punkte oder weniger dargestellt werden» Jeder dieser Abtastpunkte wird durch die Quantisiereinheit in ein digitales Signal umgewandelt, das entweder eine "1" oder eine "0" darstellt. Das sich ergebende Mustersignal wird in die Musteraufbereitungsanordnung 17 eingespeiste

Das Eingangsmustersignal von der Quantisiereinheit 16 wird über eine Leitung 4l in ein erstes Schieberegister 42 eingespeist. Während die Kapazität des ersten Schieberegisters 42 weiter unten näher mit der 3 x 3-Matrix (der 4 χ 3-Matrix für die Logik L₇) näher erläutert wird, wenn die Ausfüllung der Lücken und die Skelettierung durchgeführt ist, wie dies weiter oben erwähnt wurde, genügt es, wenn die minimale Kapazität so bemessen ist, daß die durch die drei Abtastungen von jedem eingegebenen Muster erzeugten Signale gespeichert werden können, Daher kann ein Schieberegister mit einer Kapazität von 36 x 3 = 108 Bits verwendet werden»

Ein Lückenfüller 45 ist mit dem ersten Schieberegister 42 verbunden» Sein Ausgang ist mit dem ersten Schieberegister 42 über ein Betriebsart-Steuerglied 46 verbunden. Der Lückenfüller 45, der weiter unten näher erläutert wird, füllt Lücken, wie beispielsweise die Lükke 21a in Figo 2, Eine erste Skelettiereinheit 47 ist ebenfalls mit dem ersten Schieberegister 42 verbundene Die erste Skelettiereinheit 47 wird weiter unten näher erläutert. Ihr Ausgang ist über ein Betriebsart-Steuerglied 48 mit einem zweiten Schieberegister 43 verbunden«

Das zweite Schieberegister 43 besteht aus einem Schieberegister, das zum ersten Schieberegister 42 iden-

309841 /0987

ORIGINAL INSPECTED

■"■17U0

tisch ist, Eine zweite Skelettiereinheit 49 ist mit den?, zweiten Schieberegister 43 verbunden. Die zweite Skelettiereinheit k-9 ist ebenfalls mit der ersten Skelettiereinheit 47 identisch. Das Ausgangssignal der zweiten Skelettiereinheit 49 wird über ein Betriebsart-Steuerglied 50 in ein drittes Schieberegister 44 eingespeist» Ein Musterdetektor 51 ist mit dem zweiten Schieberegister 43 verbunden» Das Ausgangssignal wird in die Erkennungslogik 18 (Fig. 1) eingespeist, so daß der Erkennungslogik der Beginn und das Ende eines Musters (eines Zeichens) mitgeteilt wird.

Das dritte Schieberegister 44 ist mit dem ersten und zweiten Schieberegister identisch. Eine dritte Skelettiereinheit 52, die mit dem dritten Schieberegister 44 verbunden ist, ist ebenfalls mit der ersten'und der zweiten Skelettiereinheit identisch. Das Ausgangssignal der dritten Skelettiereinheit 52 wird über ein Betriebsart-Steuerglied 53 in ein T-Register 54 eingespeist,, Sodann wird es über ein Gatter 55 zur Erkennungslogik 18 übertragen. Die Zeit, in der das Ausgangssignal des T-Registers 54 über das Gatter 55 iii die Erkennungs logik 18 eingespeist wird, ist der Zeit zugeordnet, in der das Ausgangssignal des Musterdetektors 51 in die Erkennungslogik 18 eingespeist wird. Mit anderen Worten, synchron mit der Einspeisung des ersten Teiles des Mustersignals eines gegebenen Musters über das Gatter ^ in die Erkennungslogik 18 wird ein Signal, das den Beginn-des Musters anzeigt, vom Musterdetektor 51 in die Erkennungslogik 18 eingespeist,. Weiterhin wird synchron mit der Einspeisung des letzten Teils des Mustersignales über das Gatter 50 in die Erkennungslogik 18 ein Signal vom Musterdetektor

309841/098

ORIGINAL !HSPEGTED

-TI-

/J17U0

in die Erkennungslogik 18 eingespeist, das das Ende des Musters anzeigt.

Bei dem in der Fig. 6 dargestellten Ausführungsbeispiel wird der Skelettierprozeß dreimal wiederholt. Der Skelettierprozeß kann so oft wiederholt werden, wie dies gewünscht ist, wobei die Anzahl von der Betrachtung der Strichstärke des Musters, der Musterabtastdichte, der Mustererkennung usw. abhängt. Bei dem in der Fig. 2a dargestellten Muster 21 bewirken drei Skelettierprozesse ein Muster, das lediglich das Skelett beibehält, wie dies bei dem in Fig. 2c dargestellten Muster 23 der Fall ist. Weitere Skelettierprozesse am Muster 23 bewirken ein dem Muster 23 ähnliches Muster und sind daher nutzlos. Um jede gewünschte Anzahl von Skelettierprozessen durchzuführen, kann das Ausgangssignal des Betriebsart-Steuergliedes 48 in einem Magnetkernspeicher gespeichert und dann vom Magnetkernspeicher wieder in das erste Schieberegister 42 eingespeist werden, wodurch das Mustersignal zwischen dem ersten Schieberegister 42 und dem Magnetkernspeicher übertragen wird, so daß der Skelettierprozeß mit lediglich einem einzigen Schieberegister so oft durchgeführt werden kann, wie dies gewünscht ist.

In Fig. 6 ist weiterhin ein Taktgenerator 56 dargestellt. Der Taktgenerator $6 empfängt SS-Signale (Speicherbefehlssignale) und erzeugt Taktimpulse a, b. bis b„, d. bis d„, e, f und g. Die Signalformen dieser Taktimpulse sind in der Fig. 7 dargestellt. Die SS-Signale sind Synchronisiersignale, die von einem nicht dargestellten Synchronisiersignalgenerator erzeugt werden, um die Verschiebung der Abtastlinien während der Abtastung eines

309841 /098?

ORIGINAL INSPEGTl=D

Musters durch den Abtaster 13 zu leiten. Die Abtastung der jeweiligen Abtastlinien wird durch die. SS-Signale eingeleitet. Die Einspeisung des SS-Signales bewirkt die Erzeugung des Grundtaktimpulses a, aus dem die Taktimpulse b bis b„ in drei Phasen erzeugt werden. Aus diesen Taktimpulsen b₁ bis b„mit drei Phasen wird eine vorbestimmte Anzahl von Impulsen (36 Impulse bei diesem Ausführungsbeispiel) am Beginn von jeder Abtestlinie erzeugt, wie beispielsweise die Taktimpulse d₁ bis d„. Diese Anzahl (36 Impulse) entspricht den Abtastpunkten einer Abtastlinie. Die Taktimpulse d., werden in das erste, zweite und dritte Schieberegister eingespeist, um die Verschiebung zu bewirken. Die Taktimpulse d„ werden in das Betriebsart-Steuerglied 36 eingespeist und als Synchronisierimpulse zur Ansteuerung des Ausgangssignals: des Lückenfüllers 45 verwendet. Die Taktimpulse d₂ werden ebenfalls in den Musterdetektor 51 eingespeist,, Die Taktimpulse d_ werden in die Betriebsart-Steuerglieder 48, 50 und 53 eingespeist und als Synchronisierimpulse für die Skelettierprozesse verwendet. Die Taktimpulse e werden in das Gatter 55 eingespeist und als Synchronisierimpulse für das Musterausgangssignal verwendet, das in die Erkennungslogik 18 eingespeist wird. Es liegen 32 Taktimpulse d„ vor. Obwohl für jede senkrechte Abtastung 36 Abtastpunkte vorhanden sind, so kann ein gegebenes Muster innerhalb von 32 Punkten aller Abtastpunkte gefunden werden» Weiterhin werden die Taktimpulse f und g in den Musterdetektor 51 eingespeist.

Im folgenden werden die einzelnen Teile des in der Fig. 6 dargestellten Äusführungsbeispiels näher erläutert.

309841/0987

Schieberegister

In der Fig. 8 sind schematisch das erste', zweite und dritte Schieberegister dargestellt. Zusätzlich ist das T-Schieberegister $K gezeigt. Das erste, zweite und dritte Schieberegister hat eine Kapazität von 112 Bits und besteht aus einem 4-Bit-Schieberegister und drei 36-Bit-Schieberegistern, die parallel angeordnet sind. Die Anzahl von 36 Bits entspricht der Anzahl von 36 Abtastpunkten für eine Abtastung eines Musters durch den oben beschriebenen Abtaster. Zum leichteren Verständnis sind die jeweiligen Bit-Stellungen in diesen Schieberegistern, vom ersten Schieberegister 12 bis zum T-Register 5**, mit A bis T bezeichnet. Die Bit-Stellungen sind durch Bit-Zahlen 1 bis 36 dargest lit. Beispielsweise ist die 35· Bit-Stellung im Α-Register mit A35 bezeichnet. Das Eihgangsmustersignal (digitales Signal) von der Quantisiereinheit 16 wird bei der Bit-Stellung A33 des ersten Schieberegisters hZ über die Leitung 41 eingespeist» Das bei der Bit-Stellung A33 eingespeiste Signal wird über A3²*, A35» ··· bis D36 durch die Taktimpulse d. verschoben. In diesem Zustand wird der durch die erste Abtastung abgetastete Teil des eingegebenen Musters im D-Register gespeicherto Der durch die zweite Abtastung abgetastete Teil wird im C-Register gespeichert. Der durch die dritte Abtastung abgetastete Teil wird im B-Register gespeichert.

Lückenfüller

In Fig. 9 sind der Lückenfüller h$ und das Betriebsart-Steuerglied h6 dargestellt. Ein UND-Glied 57 empfängt

309841/0887

2317U0

die "1"-Ausgangssignale der Bit-StellungenA33, B32, B34 und C33» so daß es geöffnet ist, wenn jedes der vier Ausgangssignale "1" 1st. Das Betriebsart-Steuerglied k6 besteht aus einem UND-Glied 58", das das Ausgangssignal des UND-Gliedes 57, den Taktimpuls d„ und ein Lockenfüll-Betriebsartsignal 59 empfängt. Um den Lückenfüllprozeß durchzuführen, wird ein "!"-Signal in die Leitung 59 ^von einem nicht dargestellten Signalgenerator von Hand ge'-steuert oder entsprechend einem vorbestimmten Programm eingespeist. Eine Ausgangsleitung 60 des UND-Gliedes 58 ist mit dem Setzeingang der Bit-Stellung B33 verbunden. Die Bedeutung der in der Fig. 9 dargestellten Einheit wird anhand der Fig. 10 näher erläutert. Mit anderen Worten, in der Fig. 10 ist ein Beispiel eines Teiles eines eingegebenen Musters dargestellt. Wenn die Bit-Stellungen A'33, B'32, B'34 und C'33, die auf allen Seiten der Bit-Stellung B·33 liegen, im "1"-Zustand 'sind, dann wird die mittlere Bit-Stellung B¹33 in den "1"-Zustand gesetzt. Die Bit-Stellung B¹33 entspricht der Lücke "21a bei dem in Fig. 2 gezeigten Muster. Alle Bits des eingegebenen Musters durchlaufen die Bit-Stellung B33 des ersten Schieberegisters k2„ Daher wird der Lückenfüllprozeß in der Bit-Stellung B33 vor dem Skelettierprozeß durchgeführt. ^v

Skelettiereinheiten ,

In Fig. 12 sind die Skelettiereinheit 4? und das Betriebsart-Steuerglied 48 der Fig. 6 näher dargestellt.. Die Skelettiereinheit k7 umfaßt alle erforderlichen Schaltungen zur Durchführung aller in Fig. h gezeigten Logik-Operationen. Wie in der Fig. 11 dargestellt, entsprechen

309841/0987

die jeweiligen Bits der Skelettierlogik der Fig. 4 den Bit-Stellungen des ersten Schieberegisters 42. Die Bit-Stellung C34 entspricht dem mittleren Bit (i). Im folgenden soll beispielsweise die Logik L- näher erläutert werden. Da die Logik L₁ zwei Logikglieder besitzt, sind zwei UND-Glieder 6i und 62 vorgesehen. Das UND-Glied empfängt die "1"-Ausgangssignale der Bit-Stellungen B33, B34, C33, D33 und D34 und das "O"-Ausgangssignal der Bit-Stellung C35 (mit C35 bezeichnet). Mit anderen Worten, das UND-Glied 61 erzeugt ein "1"-Signal, wenn entsprechend zum eingegebenen Muster die Bit-Inhalte des ersten Schieberegisters 42, die den Bit-Stellungen neben der Bit-Stellung C34 entsprechen, das vorbestimmte Muster von L₁ anzeigen. Für die Einrichtungen L_ bis Lq sind ähnliche UND-Glieder vorgesehen. Die Ausgangssignale dieser UND-Glieder werden in ein ODER-Glied 63 eingespeist. Wenn eines aus einer großen Anzahl der UND-Glieder die zugehörige Logik erfüllt und so ein "1"-Ausgangssignal erzeugt, dann speist das ODER-Glied 63 ein "1"-Ausgangssignal in ein NICHT-Glied oder einen Inverter 64, so daß das Signal umgekehrt und ein "O"-Ausgangssignal in ein UND-Glied 65 eines Betriebsart-Steuergliedes 48 eingespeist wird. Wenn andererseits keines dieser UND-Glieder geöffnet ist, dann wird ein "O»-Signal in das NICHT-Glied 64 eingespeist, so daß das UND-Glied 65 ein "1"-Signal empfängt.

Weiterhin werden das "1"-Ausgangssignal der Bit-Stellung C34, der Taktimpuls d„ und das Skelettier-Betriebs— artsignal' in das UND-Glied 65 des Betriebsart-Steuergliedes 48 eingespeist. Das Skelettier-Betriebsartsignal wird vom Signalgenerator von Hand oder entsprechend einem vor-

309841/0987

bestimmten Programm gesteuert eingespeist, wodurch der Skelettierprozeß durchgeführt wird. Wenn das JTICHT-Glied 64 ein "T"-Ausgangssignal erzeugt, d. h. wenn keine der Logiken L₁ bis Lq erfüllt ist, dann wird der inhalt der Bit-Stellung C34 in die Bit-Stellung E33 des zweiten Schieberegisters 43 eingespeist. Venn andererseits das NICHT-Glied 64 ein "O"-Ausgangssignal erzeugt, dann wird das UND-Glied 65 nicht geöffnet, so daß die Bit-Stellung C34 als rückgesetzt angenommen wird, wodurch ein "O"-Ausgangssignal in einer Leitung 66 erzeugt wird.. Es soll bemerkt werden, daß die Bit-Stellung C34 selbst nicht rückgesetzt wird. Mit anderen Worten, wenn eine der Logiken L₁ bis Ln erfüllt ist, dann werden das mittlere Bit (1) gelöscht und ein "O"-Signal in das folgende Schieberegister eingespeist. Wenn keine der Logiken erfüllt ist, dann wird der Inhalt der Bit-Stellung C34 als solcher in das folgende Schieberegister eingespeist. Da dadurch alle Bits des Eingangsmustersignals durch die Bit-Stellung C34 des ersten Schieberegisters 42 laufen, werden der Inhalt der Bit-Stellung C34 als solcher oder alternativ das umgekehrte "1"-Signal in das Glied E33 des folgenden Schieberegisters eingespeist. Das eingegebene Muster, das durch die Bit-Stellung C34 gelaufen ist, wird weiter über C35, C36, D1, .,. bis zum Glied D36 verschoben, von welchem es abgegeben wird. Der Grund für diese Verschiebung bis zur Bit-Stellung D36 beruht auf der Tatsache, daß alle Bits des eingegebenen Musters wie die Inhalte der Bit-Stellungen neben der mittleren Bit-Stellung C34 in die Skelettiereinheit 47 eingespeist werden müssen.

Das Muster, das dem eben beschriebenen ersten Skelettierprozeß unterworfen wurde, wird in das zweite Schiebe-

309841/0987

register 43 eingespeist. Die zweite und dritte Skelettiereinheit 49 und 52 ist mit der ersten Skelettiereinheit 47 identisch. Bei der zweiten Skelettiereinheit 49 müssen jedoch die Namenfelder E bis H anstelle der Register-Namenfelder A bis D (Fig. 12) verwendet werden. Die mittlere
Bit-Stellung für diese Skelettiereinheit ist G34. Ebenso müssen bei der dritten Skelettiereinheit 52 die Register-Namenfelder A bis D (Fig. 12) durch die Namenfelder P bis S ersetzt werden. Die mittlere Bit-Stellung für die dritte Skelettiereinheit 52 ist R34.

Im zweiten und dritten Schieberegister sind die Bit-Stellungen E33 und P33 jeweils mit einem Vorsetzeingang
versehen, der jeweils durch die Taktimpulse d» die von
den Betriebsart-Steuergliedern 48 und 50 eingespeisten
Signale empfängt.

In Fig. 13 ist das Betriebsart-Steuerglied 50 dargestellt, das mit der schematisch gezeigten zweiten Skelettiereinheit 49 verbunden ist. Das Betriebsart-Steuerglied 50 besteht aus einem UND-Glied 67, das das Ausgangssignal eines NICHT-Gliedes oder Inverters 64¹ der zweiten Skelettiereinheit 49, das "1"-Ausgangssignal der Bit-Stellung G34, den Taktimpuls d„ und ein Skelettier-Betriebsartsignal empfängt. Die Ausgangsleitung 68 ist mit der
Bit-Stellung P33 des dritten Schieberegisters 52 verbunden.

In Fig. i4 sind die Glieder dargestellt, die mit der schematisch gezeigten dritten Skelettiereinheit 52 verbunden sind. Das Betriebsart-Steuerglied 53 besteht aus einem UND-Glied 69, in das das Ausgangsignal eines NICBT-

309841/0987

■ ■ - 18 -

Gliedes oder Inverters 64" der dritten Skelettiereinheit 52, das ¹M "-Ausgangssignal der Bit-Stellung R34, der Taktimpuls d„ und ein Skelettier-Betriebsartsignal eingespeist werden. Die Ausgangsleitung 70 ist mit dem T-Register 54 verbunden. Eine Ausgangsleitung 71 des T-Registers 54 ist mit dem UND-Glied 55 verbunden. Durch die Taktimpulse e überträgt das UND-Glied 55 den Inhalt des T-Registers über eine Leitung 72 zur Erkennüngslogik 18. Auf ähnliche Weise wie die Bit-Stellungen E33 und P33 ist das T-Register 54 mit einem Vorsetzeingang versehen.

Die Lückenfülleinheit 45 und die Skelettiereinheit 47 sind mit dem ersten Schieberegister 42 verbunden. Die mittleren Bits für diese Prozesse sind jeweils die Bit-Stellungen B33 und C34. Auf diese Weise liegt die Bit-Stellung B33 für den Lüekenfüllprozeß an erster Stelle in der Verschiebungsrichtung. Dann wird der Skelettierprozeß so durchgeführt, daß der Prozeß an einem Punkt beginnt, in dem das Muster neben der weißen Untergrundfläche liegt. Wenn folglich eine Lücke 21a wie in Fig. 2 vorliegt, dann beginnt der Prozeß bei dieser Lücke 21a. Es ist deshalb unmöglich, das Skelett zu verlassen, das die kennzeichnenden Eigenschaften des Musters bildet. Wenn deshalb die Lücke 21a vorliegt, dann ist es wichtig, daß der Skelettierprozeß nach der Durchführung des Lückenfüllprozesses beginnt. Deshalb liegt das mittler'e Bit für den Skelettierprozeß in der Verschiebungsrichtung hinter dem mittleren Bit für den Lüekenfüllprozeß.

3098 41/0987

Musterdetektor

In Fig. 15 ist der in Fig. 6 gezeigte Musterdetektor 51 dargestellt. Wie bereits oben erwähnt wurde, teilt der Musterdetektor 51 der Erkennungslogik 18 den Beginn und das Ende eines eingegebenen Musters synchron mit der Übertragung des verarbeiteten eingegebenen Musters der Erkennungslogik 18 über das Gatter 55 (Fig. 6) mit.

Im Musterdetektor 51 empfängt ein ODER-Glied 73 die "1"-Ausgangssignale der Bit-Stellungen H32, G32, G33 und G34. Das Ausgangssignal wird in ein UND-Glied 74 eingespeist. Wenn der Taktimpuls d₂ in das UND-Glied 74 eingespeist wird, dann führt er die UND-Operation am Ausgangssignal des ODER-Gliedes 73 und am Ausgangssignal der Bit-Stellung H33 durch. Das Ausgangssignal des UND-Gliedes 74 stellt ein Vorzeichen-Flipflop (R-S-Flipflop) 75 so ein, daß das Flipflop 75 sein Ausgangssignal über eine Leitung 76 in die Erkennungslogik 18 einspeist und den Beginn eines eingegebenen Zeichens mitteilt. Das SS-Signal (Fig. 7) wird in den Rücksetzeingang des Flipflops 75 eingespeist, so daß es dieses auf den Beginn der senkrechten Abtastung rücksetzt. Der Zweck der Schaltung aus dem ODER-Glied 73 und dem UND-Glied 74 liegt in der Anzeige des Beginns des eingegebenen Musters, wenn ein "lⁿ-Signal in der Bit-Stellung H33 und ein "1"-Signal mindestens in einer der Bit-Stellungen H32, G32, G33 und G34 vorliegt. Wenn das den Beginn des Musters anzeigende Signal vom Flipflop 75 eingespeist wird, dann wird das verarbeitete Signal, das während der nächsten senkrechten Abtastzeit über das Gatter 55 in die Erkennungslogik 18

309841/0987

eingespeist wird, als Mustersignal behandelt. Mit anderen Worten, der erste Teil des Musters wird durch die n-te Abtastung von der Bit-Stellung G32 zur Bit-Stellung H32 verschoben. Auf ähnliche Welse werden die verarbeiteten ersten Bits zur Bit-Stellung Q32 verschoben. Die (n+1)-te Abtastung bewirkt, daß das Signal in der Bit-Stellung H32 zur Bit-Stellung H33 verläuft. Gleichzeitig wird das Flipflop 75 eingestellt, indem der Beginn des Mustersignals in die Erkennungslogik 18 eingespeist wird. Ebenso wird das zuvor verschobene Signal in der Bit-Stellung Q32 gleichzeitig
zur Bit-Stellung R32 verschoben. Danach bewirkt die (n+2)-te Abtastung, daß das Signal in der Bit-Stellung R32 zur Bit-Stellung R34 verläuft, die das mittlere Bit für den
dritten Skelettierprozeß bildet, so daß das Signal als
verarbeitetes Signal in die Erkennungslogik 18 eingespeist wird. Auf diese Weise wird das den Beginn des Musters anzeigende Signal während der (n+1)-ten Abtastung
in die Erkennungslogik 18 eingespeist, während das tatsächliche Mustersignal während der (n+2)-ten Abtastung in die Erkennungslogik 18 eingespeist wird. Nach dem Empfang des Beginns des Mustersignals empfängt die Erkennungslogik 18 das verarbeitete Signal über das. Gatter 55 als Mustersignal während der nächsten Abtastung.

In Fig. 15 ist ein Weiß-Flipflop 78 dargestellt,, Das Weiß-Flipflop 78 wird durch das logische Produkt aus dem
"!"-Signal in der Bit-Stellung E32 und dem Taktimpuls d₂, der in ein UND-Glied 79 eingespeist wird, rückgesetzt.
Das Weiß-Flipflop 78 leitet seinen Namen von der Tatsache ab, daß es während der Abtastung einer weißen Untergrundfläche im eingestellten Zustand bleibt, wenn das Muster
in schwarz auf den weißen Untergrund geschrieben ist. Das

309841 /0987

ORIGINAL INSPECTED

2 317

Weiß-Flipflop 78 wird durch das SS-Signal dann eingestellt, wenn die senkrechte Abtastung beginnt. Wenn während dieser Abtastung ein "1"-Signal (ein "1"-Signal zeigt die Anwesenheit eines Musters an) nicht zur Bit-Stellung G32 des zweiten Schieberegisters 43 verschoben wird, dann wird das UND-Glied 79 nicht geöffnet. Dadurch wird das Weiß-Flipflop 78 nicht rückgesetzt. Es empfängt das SS-Signal aufgrund des Beginns der nächsten senkrechten Abtastung. Ein UND-Glied 80 erzeugt das logische Produkt aus dem Setz-Ausgangssignal des Weiß-Flipflops 78 und dem Taktimpuls f, der ungefähr am Ende von jeder Abtastung auftritt. Das Ausgangssignal wird in einen 3-Zähler 81 eingespeist. Der 3-Zähler 81 erhöht seine Zähleranzeige, wenn er einen Impuls vom UND-Glied 80 empfängt. Er wird durch den Ausgangsimpuls des UND-Gliedes 79 gelöscht. Wenn "demgemäß kein "1"-Signal (Schwarz-Signal) in der Bit-Stellung G32 während drei fortlaufenden senkrechten Abtastzeiten auftritt, dann zählt der 3-Zähler 81 bis "drei" und speist sein Ausgangssignal zu einem UND-Glied 82o Das UND-Glied 82 führt die UND-Operation am Ausgang des 3-Zählers 81 und am Taktimpuls g durch, der etwas später als der Taktimpuls f auftritt, und speist ein Ausgangssignal über eine Leitung 83 zur Erkennungslogik 18. Dieses Signal wird dazu verwendet, um das Ende des Musters anzuzeigen, Da die Muster (Zeichen) auf dem Beleg in Intervallen über drei Abtastungen geschrieben sind, zeigt die Abwesenheit aller Muster während drei Abtastungen das Ende eines Musters an. Wenn das das Ende des Musters anzeigende Signal über die Leitung 83 zur Erkennungslogik 18 gespeist wird, dann umfaßt das Muster, das nach der Durchführung der drei Skelettierprozesse zur Erkennungslogik übertragen wurde, lediglich die tatsächliche

309841/0987

ORIGINAL INSPECTED

Musterstruktur und die weiße Untergrundfläche für eine Abtastung. Mit anderen Worten, wenn die dritte weiße Untergrundfläche durch die Bit-Stellung G32 läuft, dann läuft die erste weiße Untergrundfläche durch die Bit-Stellung R3h, die das mittlere Bit für den dritten Skelettierprozeß bildet. .'

Während des Zeitinteryalles zwischen dem Empfang des Beginns des Mustersignals und dem Empfang des Endes des Mustersignals nimmt die Erkennungslogik 18 das Muster an, das drei Skelettxerprozessen unterworfen war, und unterwirft es einem Erkennungsprozeß.

309841/098

ORtQtNAU INSPECTED

Claims

Pa t en t ansprtiche

\/\J Musteraufbereitungsanordnung für Mustererkennungssystem zur Änderung eines durch Abtastung eines Musters erhaltenen quantisierten eingegebenen Musters, gekennzeichnet durch

mindestens ein Schieberegister (42, 43» 44) zur Speicherung und Verschiebung des eingegebenen Musters in der Reihenfolge seiner Abtastung, und

einen Musterskelettierer (47, 49, 52), der auf der Grundlage einer ersten vorbestimmten Bit-Stellung des Schieberegisters (42, 43, 44) die Bit-Inhalte in Übereinstimmung mit den eingegebenen Mustern des Schieberegisters (42, 43, 44) entsprechend zu vorgewählten Bit-Stellungen neben der ersten vorbestimmten Bit-Stellung empfängt und den Inhalt der ersten vorbestimmten Bit-Stellung löscht, um ein Endsignal zu erzeugen,wenn die Inhalte der danebenliegenden Bit-Stellungen eine Bedingung aus einer vorbestimmten Folge von Bedingungen anzeigen.

2_O Vorrichtung nach Anspruch 1, gekennzeichnet durch einen Lückenfüller (45), der auf der Grundlage einer zweiten vorbestimmten Bit-Stellung des Schieberegisters (42, 43, 44) hinter der ersten vorbestimmten Bit-Stellung in der Verschiebungsrichtung die Bit-Inhalte in Übereinstimmung mit dem eingegebenen Muster des Schieberegisters (42, 43, 44) entsprechend zu den vorgewählten Bit-Stellungen neben der zweiten vorbestimmten Bit-Stellung emp-

3098 4 1/098?

. 2 3 1-7 A 4 0

fängt und die zweite vorbestimmte Bit-Stellung einstellt, wenn die gewählten Bit-Stellungen neben der zweiten vorbestimmten Bit-Stellung eine vorbestimmte Bedingung anzeigen.

3. Vorrichtung nach Anspruch 1 oder 2, gekennzeichnet durch eine Detektoreinrichtung (51)» die ein Signal erzeugt, das den Beginn des eingegebenen Musters anzeigt, wenn der Inhalt einer dritten vorbestimmten Bit-Stellung des Schieberegisters (42, 43, 44) und die Bit-Inhalte in Übereinstimmung mit dem eingegebenen Muster des Schieberegisters (42, 43» 44) entsprechend zu den vorgewählten Bit-Stellungen neben der dritten vorbestimmten Bit-Stellung eine vorbestimmte Bedingung anzeigen, wobei die Detektoreinrichtung (51) ein das Ende des eingegebenen Musters anzeigendes Signal erzeugt, wenn das Mustersignal nicht zu einer vierten vorbestimmten Bit-Stellung des Schieberegisters während einer vorbestimmten Anzahl von Abtastungen verschoben wurde.

4ο Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Musterskelettierer (47, 49, 52) aufweist mehrere UND-Logiken, von denen jede ein Signal erzeugt, wenn auf der Grundlage der ersten vorbestimmten Bit-Stellung des Schieberegisters (42, 43, 44) die Bit-Inhalte in Übereinstimmung mit dem eingegebenen Muster des Schieberegisters (42, 43, 44) entsprechend zu vorgewählten Bit-Stellungen neben der ersten vorbestimmten Bit-Stellung eine Bedingung aus einer vorbestimmten Folge von Bedingungen anzeigen, und eine Ausgangseinrichtung, wodurch der Inhalt der ersten vorbestimmten Bit-Stel lung

309841 /D987

gelöscht und ein sich ergebendes Signal erzeugt wird, wenn mindestens eine der UND-Logiken ein Signal erzeugt»

5» Musteraufbereitungsanordnung für Mustererkennungssystem zur Änderung eines durch Abtastung eines Musters erhaltenen quantisierten eingegebenen Musters, gekennzeichnet durch

ein erstes Schieberegister (42) zur Speicherung und Verschiebung des eingegebenen Musters in der Reihenfolge, in der das eingegebene Muster abgetastet wurde,

einen Lückenfüller (45)» der auf der Grundlage einer zweiten vorbestimmten Bit-Stellung des ersten Schieberegisters (42) die Bit-Inhalte in Übereinstimmung mit dem eingegebenen Muster des ersten Schieberegisters (42) entsprechend zu vorgewählten Bit-Stellungen neben der zweiten vorbestimmten Bit-Stellung empfängt und die zweite vorbestimmte Bit-Stellung einstellt₉ wenn die Inhalte der benachbarten Bit-Stellungen eine vorbestimmte Bedingung anzeigen,

eine erste Musterskelettiereinheit (47) _s die auf der Grundlage einer ersten vorbestimmten Bit-Stellung des ersten Schieberegisters (42) die Bit-Inhalte in Übereinstimmung mit dem eingegebenen Muster des ersten Schieberegisters (42) entsprechend zu vorgewählten Bit-Stellungen neben der ersten vorbestimmten Bit-Stellung empfängt und den Inhalt der ersten vorbestimmten Bit-Stellung löscht, um ein sich ergebendes Signal zu erzeugen, wenn die Inhalte der Bit-Stellungen neben der

309841/0987

17440

\ s ιό

ersten vorbestimmten Bit-Stellung eine Bedingung aus einer vorbestimmten Folge von Bedingungen anzeigen,

ein zweites Schieberegister (43) zum aufeinanderfolgenden Empfang der Ausgangssignale der ersten Musterskelettiereinheit (4-7) für deren Speicherung und Verschiebung,

eine Detektoreinrichtung (51 ) zur Erzeugung eines den Beginn des eingegebenen Musters anzeigenden Signales_s wenn der Inhalt einer dritten vorbestimmten Bit-Stellung im zweiten Schieberegister (43) und die Bit-Inhalte in Übereinstimmung mit dem eingegebenen Muster des zweiten Schieberegisters (43) entsprechend zu vorgewählten Bit-Stellungen neben der dritten vorbestimmten Bit-Steilung eine Bedingung aus einer vorbestimmten Folge von Bedingungen anzeigen, wobei die Detektoreinrichtung (51 ) ein das Ende des eingegebenen Musters anzeigendes Signal erzeugt;, wenn das Mustersignal während einer vorbestimmten Anzahl von Abtastungen im zweiten Schieberegister (43) nicht in eine vierte Bit-Stellung verschoben wurde,

eine zweite Musterskelettiereinheit (49)₉ die auf der Grundlage einer fünften vorbestimmten Bit-Stellung im zweiten Schieberegister (43) die Bit-Inhalte in Übereinstimmung mit dem eingegebenen Muster des zweiten Schieberegisters (43) entsprechend zu den vorgewählten Bit-Stellungen neben der fünften vorbestimmten Bit-Stellung empfängt und den Inhalt der fünften vorbestimmten Bit-Stellung löscht, um ein sich ergebendes Signal zu erzeugen, wenn die Inhalte der vorgewählten Bit-Stellungen neben der fünften vorbestimmten Bit-Stellung eine Bedingung aus einer vorbestimmten Folge von Bedingungen anzeigen,

309841/098 7

ein drittes Schieberegister (44), das nacheinander die Ausgangssignale der zweiten Musterskelettiereinheit (^9) empfängt, diese speichert und verschiebt, und

eine dritte Musterskelettiereinheit (52), die auf der Grundlage einer sechsten vorbestimmten Bit-Stellung im dritten Schieberegister (hk) die Bit-Inhalte in Übereinstimmung mit dem eingegebenen Muster des dritten Schieberegisters (hh) entsprechend zu vorgewählten Bit-Stellungen neben der sechsten Bit-Stellung empfängt und den Inhalt der sechsten vorbestimmten Bit-Stellung löscht, wenn die Inhalte der vorgewählten Bit-Stellungen neben der sechsten Bit-Stellung eine Bedingung aus einer vorbestimmten Folge von Bedingungen anzeigen«

309841/0987