DE2310267A1

DE2310267A1 - Digital-analog-umsetzer

Info

Publication number: DE2310267A1
Application number: DE19732310267
Authority: DE
Inventors: Tetsuo Ando; Hiroyuki Matsumoto
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1972-03-02
Filing date: 1973-03-01
Publication date: 1973-09-06
Also published as: IT981087B; FR2174288B1; DE2310267C2; CA971276A; JPS5644613B2; JPS4890459A; GB1422868A; NL7302951A; US3836906A; FR2174288A1

Description

It 2412

SONY CORPORATION Tokyo / Japan

Digital-Analog-Umsetzer

Die Erfindung betrifft einen Digital-Analog-Umsetzer und insbesondere einen solchen Umsetzer, bei dem digitale Eingangssignale zuerst in eine entsprechende elektrische Ladungsmenge umgewandelt und in mehreren Eingangsladungsspeicherelementen gespeichert wird, worauf die elektrische Ladung aufeinanderfolgend zu einem gemeinsamen Ausgangsspeicherelement übertragen wird, so daß die analogen Ausgangssignale entsprechend den digitalen Eingangssignalen von dem gemeinsamen Ausgangsladungsspeicherelement erhalten werden.

Außerdem bezieht sich die Erfindung auf einen besonderen Digital-Analog-Umsetzer, bei dem Feldeffekttransistoren mit Metall-Isolator-Halbleiter-Aufbau (MIS-Feldeffekttransistoren) bzw. Feldeffekttransistoren mit Metall-

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als Schalt- und Ladungsübertragungselemente verwendet werden.

Digital-Analog-Umsetzer sind für verschiedene Arten von Datenverarbeitungseinrichtungen von Bedeutung geworden und es ist eine Anzahl verschiedener Arten solcher Konverter bekannt.

Diese bekannten Umsetzer haben normalerweise mehrere Widerstände bzw. Stromquellen, die aus bipolaren Transistoren bestehen, deren Anzahl der der digitalen Eingangsbits besteht,und die Größe eines jeden Widerstands bzw. einer jeden Stromquelle ist entsprechend dem digitalen Code der Eingangssignale z.B. als 1, 2, 4, 8, 16 ... bemessen, und die Widerstände bzw. Stromquellen werden in Abhängigkeit von den digitalen Eingangssignalen geschaltet, um analoge Ausgangssignale zu erhalten.

Die oben erwähnten Umsetzer, bei denen Widerstände verwendet werden, sind für den Aufbau eines integrierten Schaltkreises zu kompliziert, da die Größe eines jeden Widerstands bzw. wenigstens das Verhältnis der Größe eines jeden Widerstands genau gewählt sein sollte. Die Umsetzer bei denen Stromquellen aus bipolaren Transistoren verwendet werden, sind kompliziert und zum Aufbau eines integrierten Schaltkreises ebenfalls kompliziert, vor allem dann, wenn andere Schaltkreise wie logische Schaltkreise, die eine Anzahl von MIS- oder MOS-Transistoren enthalten, auf einem gemeinsamen Substrat des integrierten Schaltkreises hergestellt werden sollen.

Der Erfindung liegt die Aufgabe zugrunde, einen Analog-Digital-Umsetzer zu schaffen, der die oben erwähnten Nachteile des Standes der Technik vermeidet, einfach

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aufgebaut und in einen integrierten Schaltkreis einbezogen werden kann.

Gelöst wird diese Aufgabe gemäß der Erfindung durch mehrere Eingangsanschlüsse, denen digitale Signale zugeführt werden, mehrere erste Ladungsspeichereinrichtungen, von denen jede mit jeweils einem der Anschlüsse verbunden ist und in Abhängigkeit von den digitalen Signalen geladen wird, mehrere Ladungsübertragungseinrichtungen, von denen jede mit jeweils einer der ersten Ladungsspeichereinrichtungen verbunden ist, eine zweite Ladungsspeichereinrichtung, die gemeinsam mit den Ladungsübertragungseinrichtungen verbunden und entsprechend dem Zustand einer jeden ersten Speichereinrichtung über die Ladungsübertragungseinrichtung geladen wird, wenn die Ladungsübertragungseinrichtung betätigt wird, und eine Analog-Signal-Ausgangseinrichtung, die mit der zweiten Speichereinrichtung verbunden ist.

Die Erfindung wird nachstehend anhand der Figuren 1 und 2 beispielsweise erläutert. Es zeigt:

Figur 1 ist ein Schaltbild eines Digital-Analog-Umsetzers gemäß der Erfindung, und

Figur 2A bis 2H schematische Wellenformdiagramme zur Erläuterung der Arbeitsweise des Umsetzers der Fig. 1.

Anhand der Fig. 1 wird eine Ausführungsform von Digital-Analog-Umsetzerk reisen gemäß der Erfindung beschrieben. In Fig. 1 sind ID, 2D, 3D, 4D, ..., ND (wobei N eine positive ganze Zahl ist) jeweils Eingangsanschlüsse, auf die binäre Signale (VL und VH) als digitale Signale gegeben werden. Die Eingangs-

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anschlüsse ID bis ND sind jeweils über die Quellen-Senken-Strecken von MIS- bzw. MOS-Feldeffekttransistoren IET, 2ET, 3ET, 4ET, ... NET (wobei N eine positive ganze Zahl ist), die als Schaltelemente arbeiten, mit mehreren Kondensatoren IC, 2C, 3C, 4C, ... NC (wobei N eine positive ganze Zahl ist), verbunden, die erste Ladungsspeicherelemente bilden. Die Steuerelektroden der FETs IET bis NET sind gemeinsam mit einem Anschluß 6 verbunden. Wenn man hierbei die Kapazitätswerte der Kondensa-

1 N
toren IC bis NC mit C bis C bezeichnet, werden sie so

ausgewählt, daß sie die Gleichungen C⁴ = 2C³ = 4C² = 8C¹, ... erfüllen. Der Anschluß 6 ist über die Quellen-Senken-Strecke eines FET's 5, der ebenfalls als Schaltelement wirkt, mit der Steuerelektrode eines FET's 9 verbunden, der ebenfalls als Schaltelement wirkt, und ebenso mit einem Anschluß 15 eines Kondensators 7 als einem zweiten Ladungsspeicherelement. Dieser Anschluß 15 des Kondensators 17 ist über die Quellen-Senken-Strecken mehrerer IFET bis NFET (wobei N eine positive ganze Zahl ist), die eine Ladungsübertragungseinrichtung bilden, mit den Kondensatoren IC bis NC verbunden. Daher ist die Anzahl der FETs IFET bis NFET gleich der der Kondensatoren IC bis NC. Jede Steuerelektrode der FETs IFET bis NEFT ist mit einem gemeinsamen Anschluß 8 verbunden. Die Quelen- (bzw. Senken-)Elektrode 11 des FET's 9 ist über einen Lastwiderstand 12 geerdet und das an dem Widerstand 12 erhaltene Signal wird über eine Abtasttorschaltung 13 an einen Ausgangsanschluß 14 abgegeben. Die Senken-(bzw. Quellen-)Elektrode 10 des FET's 9 ist mit einer Betriebsspannungsquelle +B verbunden. Das an dem Anschluß 8 erhaltene Signal wird als das Abtaststeuersignal für die Abtasttorschaltung 13 verwendet. Diese Abtasttorschaltung 13 wirkt als Einrichtung zur Ermittlung der Größe der in dem zweiten Ladungsspeicherelement 7 gespeicherten Ladung.

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Die Anschlüsse 6 und 8 erhalten Zweiphasen-Taktsignale ji- und φ~, wie sie die Fig. 2A bzw. 2B zeigen. Das Signal φ. wird auf den Anschluß 6 während der Perioden t. bis t_, t_ bis t_ß, ... gegeben, während des Signal fSj auf den Anschluß 8 während der Perioden t_ bis t-,

t_ bis t_Q, ... gegeben werden.
/ ο

Es wird nun die Arbeitsweise der Schaltungsanordnung gemäß der Erfindung für den Fall erläutert, daß ein binäres Signal beispielsweise auf die vier binären Eingangsanschlüsse ID bis 4D gegeben wird, wobei auf Fig. 2 Bezug genommen wird. In diesem Fall sind die Signale #., #₂ , V„ und V , die auf die Anschlüsse 6, 8 und ID bis 4D gegeben werden, bei der in Fig. 1 gezeigten Ausführungsform alle negativ.

Wenn angenommen wird, daß die binären Eingangssignale (z.B. die digitalen Codesignale) von V„ = O und V= auf die Eingangsanschlüsse ID bis 4D gegeben werden, wobei die Bedingungen erfüllt werden, daß ID = 1, 2D=O, 3D=O und 4D - 1, um z.B. die Ziffer "9" anzuzeigen, werden die FETs IET bis 4ET durch das Signal tf. leitend, dessen Spannung während der Zeitperiode t. bis t_ -V, ist; dadurch werden die Kondensatoren IC bis 4C in Abhängigkeit von den binären Signalen V„ und V geladen, so daß die Spannungen V bis V₄ der Kodensatoren IC bis 4C V_T, V„, V„ und V_ (1,0,0,1) werden, wie die Fig. 2D bis 2G zeigen. Außerdem wird während der Zeitperiode t. bis t₂ der FET 5 ebenfalls durch das Signal φ. leitend und lädt den Kondensatοχ 7 auf die Spannung -V . + V (wobei V. den Spannungsabfall über dem FET 5 darstellt) an dem Anschluß 15 des Kondensators 7, wie Fig. 2H zeigt. Während der folgenden Zeitperiode t_ bis t_ werden die FETs IET bis 4ET und der FET 5 gesperrt und damit werden die Kondensatoren 7 und IC bis 4C in ihren Ladungszuständen

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nicht geändert. Während der Zeitperiode t₃ bis t. wird das Signal φ~ mit der Spannung -V, auf den Anschluß 8 gegeben, so daß die Spannung an dem Anschluß 15 zum Zeitpunkt t₃ augenblicklich ~2V, + V_fc wird, wie Fig. 2H zeigt. Da zu diesem Zeitpunkt die FETs IFET bis 4FET als die Ladungsübertragungseinrichtung durch das Signal jzL leitend werden, werden die in den Kondensator IC bis 4C und 7 gespeicherten Ladungen über diese FETs übertragen, um die Spannungen V- bis V, der Kondensatoren IC bis 4C gleich der Spannung V_ zu machen und die Spannung an dem Anschluß 15 baut sich entsprechend der Größe der übertragenen Ladungen wieder auf. Die Größe der übertragenen Ladung während der Zeitperiode t- bis t₄ erhält man durch Multiplikation von

/^vu -<^v-< - ^VJ/ ^bzw· /^vt - (ν,, - VJ/ mit den Kapazin jö t Li Jo c

tätswerten der jeweiligen Kondensatoren IC bis 4C. Außerdem wird der Kapazitätswert des Kondensators 7 gleich der oder größer als die Summe der Kapazitätswerte der jeweiligen Kondensatoren IC bis 4C gewählt.

Wie oben erwähnt wurde, ist entsprechend den Zuständen der Kondensatoren IC bis 4C während der Zeitperiode t- bis t- die Größe der übertragenen Ladung von dem Kondensator 7 bestimmt und die Kapazitätswerte der Kondensatoren IC bis 4C werden so bemessen, daß sie 1, 2, 4 und 8 sind, so daß die Größe der Übertragenen Ladung von dem Kondensator 7 das analoge Signal entsprechend dem oben erwähnten Code-Signal bzw. dem digitalen Signal darstellt, das an dem Anschluß 15 als eine entsprechende Spannung auftreten kann. Wenn daher die Abtasttorschaltung 13 während der Zeitperiode t₃ bis t- durch das Signal φ ₂ geöffnet wird, kann die Spannung eines Ausgangssignals, das in das analoge Signal umgewandelt wird, an dem Ausgangsanschluß 14 erhalten werden.

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Anstelle der Abtasttorschaltung 13 kann auch ein Tiefpassfilter verwendet werden. In diesem Fall kann die unerwünschte Erscheinung auftreten, daß die Größe der Ausgarigsspannung während der Zeitperiode t. bis t,-V wird, wie Fig. 2H zeigt. Solch eine unerwünschte Erscheinung jedoch kann dadurch vernachlässigbar werden, daß die Zeitdauer zwischen d<
φ_ο klein genug gemacht wird.

daß die Zeitdauer zwischen den Impulssignalen φ. und

Die obige Beschreibung erfolgte anhand der Arbeitsweise der Ausführungsform während der Periode t bis t₅ des Signals φ , die gleiche Arbeitsweise wird jedoch für andere digitale Eingangssignale wie 2, 5, 12, 4, 15 wiederholt, die in Fig. 2C nach dem Zeitpunkt t,. gezeigt sind, so daß ihre Beschreibung der Einfachheithalber unterbleiben kann. Obwohl oben der Fall beschrieben wurde, bei dem vier binäre Eingangsanschlüsse ID bis 4D verwendet werden, kann jede gewünschte Anzahl von binären Eingangsanschlüssen verwendet werden, z.B. können alle Eingangsanschlüsse ID bis ND verwendet werden. In einem solchen Fall werden die FETs und Kondensatoren selbstverständlich in der den binären Eingangsanschlüssen entsprechenden Anzahl verwendet. Wenn z.B. alle Eingangsanschlüsse ID bis ND verwendet werden, werden die FETs IET bis NET, die Kondensatoren IC bis NC und die FETs IFET bis NFET verwendet.

Der Digital-Analog-ümsetzerkreis gemäß der Erfindung kann durch die Verwendung von MIS- bzw. MOS-Feldeffekttransistoren im Aufbau vereinfacht werden, die bei vielen logischen Schaltkreisen und dergleichen als digitale Elemente zur Anwendung gelangen, so daß der Digital-Analog-Umsetzerkreis gemäß der Erfindung auf dem gleichen Halbleitersubstrat wie solche logischen Schaltkreise und dergleichen als integrierter Schaltkreis gebildet werden.

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Claims

23 Ί 0267

Patentansprüche

Iy Digital-Analog-Umsetzer, gekennzeichnet durch mehrere Eingangsanschlüsse, denen digitale Signale zugeführt werden, mehrere erste Ladungsspeichereinrichtungen, von denen jede mit jeweils einem der Anschlüsse verbunden ist und in Abhängigkeit von den digitalen Signalen geladen wird, mehrere Ladungsübertragungseinrichtungen, von denen jede mit jeweils einer der ersten Ladungsspeichereinrichtungen verbunden ist, eine zweite Ladungsspeichereinrichtung, die gemeinsam mit den Ladungsübertragungseinrichtungen verbunden und entsprechend dem Zustand einer jeden ersten Speichereinrichtung über die Ladungsübertragungseinrichtung geladen wird, wenn die Ladungsübertragungseinrichtung betätigt wird, und eine Analog-Signal-Ausgangseinrichtuncr, die mit der zweiten Speichereinrichtung verbunden ist.
2. Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß jede erste Speichereinrichtung mit jeweils einem Eingangsanschluß über eine Schalteinrichtung verbunden ist.
3. Umsetzer nach Anspruch 2, dadurch gekennzeichnet, daß die Schalteinrichtung von der ersten Phase einer Impulsfolge und die Ladungsübertragungseinrichtungen von der zweiten Phase der Impulsfolge betätigt werden.
4. Umsetzer nach Anspruch 3, dadurch gekennzeichnet, daß jede Analog-Signal-Ausgangseinrichtung eine Abtasttorschaltung aufweist, die von der zweiten Phase der Impulsfolge betätigt wird.

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5. Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherkapazität einer jeden ersten Ladungsspeichereinrichtung in Übereinstimmung mit dem Code der
digitalen Signale vorbestimmt ist.
6. Umsetzer nach Anspruch 1, dadurch gekennzeichnet, daß jede Ladungsübertragungseinrichtung einen Feldeffekttransistor aufweist.
7. Umsetzer nach Anspruch 6, dadurch gekennzeichnet, daß jede erste Ladungsübertragungseinrichtung ein kapazitives Element aufweist, das in Übereinstimmung mit dem Code der Eingangssignale bemessen ist.
8. Umsetzer nach Anspruch 2, dadurch gekennzeichnet, daß jede Schalteinrichtung und jede Ladungsübertragungseinrichtung jeweils einen Feldeffekttransistor aufweisen.
9. Umsetzer nach Anspruch 8, dadurch gekennzeichnet, daß jede erste Ladungsübertragungseinrichtung ein kapazitives Element aufweist, das entsprechend dem Code der Eingangssignale bemessen ist.

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