DE2309532B2

DE2309532B2 - Digital/analog-wandler

Info

Publication number: DE2309532B2
Application number: DE19732309532
Authority: DE
Inventors: Philip Richard Writtle Chelmsford Essex Bell (Großbritannien)
Original assignee: Marconi Co Ltd
Current assignee: BAE Systems Electronics Ltd
Priority date: 1972-02-24
Filing date: 1973-02-26
Publication date: 1977-06-23
Also published as: DE2309532A1; US3887911A; AU5239973A; GB1360943A; IT984392B

Description

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45 Die Erfindung betrifft einen Digitai/Analog-Wandler der nach einer aus einzelnen geradlinigen Segmenter zusammengesetzten Kennlinie arbeitet, mit einei Einrichtung zur Eingabe eines Digitalwertes, der in eir Analogsignal umgewandelt werden soll, sowie mit einei Einrichtung zum Prüfen dieses Digitalwertes, um zi bestimmen, auf welchem der einzelnen geradliniger Segmente das Analogsignal liegen wird. Insbesondere handelt es sich um einen Digital/Anaiog-Wandler zurr Dekodieren von Daten, die bei der Pulskodemodulatior (PCM) auftreten.

Wie bekannt, enthalten die dekodierten Analogsigna Ie wegen der digitalen Natur der dem Digital/Analog Wandler zugeführten Information unvermeidlicherwei se ein sogenanntes Quantisierungsrauschen von größe rem oder geringerem Ausmaß. Das erklärt sich dadurch daß ein bestimmtes Digitalsignal nur einen ganz bestimmten diskreten Signalpegel ergeben kann. Oft isi die Anordnung so getroffen, daß eine verhältnismäßig große Anzahl Digitalwerte den Analogsignalen mil geringer Ληιρίί^β zugewiesen sind, während eine verhältnismäßig kleine Anzahl Digitalwerte zu der Analogsignalen mit hoher Amplitude gehören. Auf diese Weise wird der Einfluß des Quantisierungsrauschens be niedrigen Signalpegeln reduziert, wo die Wiedergabe treue am wichtigsten und die Empfindlichkeit geger Verzerrungen am größten ist. Daraus folgt, daß die Beziehung zwischen den einzelnen Digitalwerten unc den entsprechenden Analogsignalamplituden nichi linear ist, sondern einer gewöhnlich als Kompandierungsregel bezeichneten Regel entspricht. Ein Beispie einer Kompanierungsregel, die als Segmentrege bezeichnet werden kann, ist in F i g. 1 gezeigt. Hierin isi die Darstellung bestimmter Analogsignalamplituder den entsprechenden Digitalwerten gegenübergestellt wobei in diesem Fall die Digitalwerte wie gewöhnlich binär kodiert sind. Es sind nur positive Werte der Segmentregel dargestellt. Die Regel umfaßt jedoch auch die gleiche Kurve in einer um ISO⁰ gedrehten Lage, so daß sie im dritten Quadrant liegt und negative Spannungen einschließt.

Ein Digital/Anaiog-Wandler der einleitend näher bezeichneten Gattung ist aus der deutschen Auslegeschrift 14 62 704 bzw. ausführlicher aus der französisehen Patentschrift 13 57 668 bekannt und dort als Dekoder bezeichnet. Jede einzelne Analogspannung entsteht danach durch Addition aus einer Grundspannung und einer Zusatzspannung, wobei die Grundspannung dem maximalen Pegel des vorhergehenden Segments entspricht. Das Bereithalten fast so vieler konstanter Grundspannungen wie Segmente vorhanden sind und die notwendigen Additionsschallungen machen eine solche Anordnung jedoch sehr kompliziert.

Andererseits benutzt ein früher vorgeschlagenes Verfahren zum Dekodieren von Digitalsignalen einen Rampen- oder einen Treppengenerator, der jeweils vom untersten Pegel an läuft und dann gestoppt wird wenn die Größe seines Ausgangssignals dem gewünschten Analogsignal entspricht. Ein solcher Dekoder arbeitet daher langsam, d. h., die Maximalgeschwindigkeit, mit der die Digitalwerte in den Dekoder eingegeben werden können, richtet sich nach dem Zeitaufwand für das Erreichen des höchsten Pegels. Bei niederen Pegeln muß das Analogsignal aber verhültnismäßig lange Zeit aufrechterhalten, d. h. auf einem konstanten Wert gespeichert werden.

Die Erfindung zielt darauf ab. einen einfach aufgebauten aber doch schnellen Digital/Analog-Wand-

'f

ler zu schaffen.

Dieses Ziel wird, ausgehend von einem Digital/Analog-Wandler der einleitend näher bezeichneten Gattung, erfindungsgemäß erreicht durch eine Einrichtung zum Erzeugen eines linear ansteigenden Signals und eine Einrichtung, welche bewirkt, daß die Geschwindigkeit des linearen Anstiegs der Steigung des betreffenden geradlinigen Segments entspricht und daß diese Anstiegsgeschwindigkeit konstant gehalten wird, bis der erstrebte Analogsignalwert erreicht ist.

Das linear ansteigende Signal stellt ein Treppenprofil oder eine geradlinige Rampe dar, da das Ausgangssignal bei einem gegebenen Digitalwert auch nur einen einzigen Wert hat Vorzugsweise wird das linear ansteigende Signal repräsentiert von einer geradlinigen Rampe, die dem beim Laden eines Kondensa'.ors mittels einer Konstantstromquelle erhaltenen Spannungsanstieg entspricht.

Die Einrichtung zum Erzeugen des genannten linear ansteigenden Signals besteht vorzugsweise aus einer Mehrzahl von Konstantstromgeneratoren, einer Einrichtung zum wahlweisen Inbetriebsetzen der Konstantstromgeneratoren in Abhängigkeit davon, auf welchem der einzelnen Segmente das Analogsignal liegen wird, und einer Einrichtung zum Kombinieren oder Auswählen der von den wahlweise in Betrieb gesetzten Konstantsiromgeneratoren gelieferten Ströme, wo'jei der kombinierte oder ausgewählte Strom zum Aufladen des Kondensators benutzt wird.

Der Kondensator kann immer auf Spannungen der gleichen Polarität aufgeladen werden, in welchem Falle die Spannung nachfolgend invertiert wird, wenn ein Ausgangsanalogsignal der anderen Polarität erforderlich ist. Alternativ kann der Kondensator aber auch direkt auf eine Spannung der erforderlichen Polarität aufgeladen werden. Im letzteren Fall ist die Anordnung so getroffen, daß die Richtung des zum Aufladen des Kondensators benutzten kombinierten oder ausgewählten Stromes umkehrbar ist.

Bei einer Ausführungsform der Erfindung wird der Teil eines eingegebenen Digitalwertes, der anzeigt, an welcher Stelle innerhalb eines bestimmten Segments das Analogsignal liegt, mit dem Inhalt eines Digitalzählers verglichen. Dieser Zähler wird so lange a.!gehalten, wie das linear ansteigende Signal braucht, um zu dem niedersten Pegel des betreffenden geradlinigen Segments anzusteigen, so daß der Zähler erst dann von Null an zu zählen beginnt, wenn das linear ansteigende Signal diesen Pegel erreicht hat.

Wenn das betreffende geradlinige Segment das erste oder niederste Segment ist, ist die Zeitverzögerung gleich Null (abgesehen von der konstanten '/2-bit-Verzögerung, auf die unten noch eingegangen wird).

Bei einer anderen vorteilhaften Ausführungsform der Erfindung wird der Teil eines eingegebenen Digitalwertes, der anzeigt, an welcher Stelle innerhalb eines bestimmten Segments das Analogsignal liegt, in der Weise mit dem Inhalt eines Digitalzählers verglichen, daß der Start des Vergleichs so lange hinausgezogen wird, wie das linear ansteigende Signal braucht, um zu dem niedersten Pegel des betreffenden geradlinigen Segments anzusteigen, so daß der Vergleichsvorgang erst beginnt, wenn das linear ansteigende Signal diesen niedersten Wen erreicht hat.

Ausführungsbeispiele der Erfindung werden nachfolgend anhand der Zeichnung näher beschrieben. Im einzelnen zeigt

F i g. 1 eine Darstellung der positiven Hälfte einer Kompandierungskennlinie, F i g. 2 ein erläuterndes Diagramm, Fig.3 eine Ausführungsform eines Digital/Analog-Wandlers nach der Erfindung und F i g. 4 und 5 Abwandlungen desselbea

F i g. 1 zeigt wie erwähnt eine Darstellung einer Kompandierungskennlinie. Die Spannung u_ma, ist die höchste erzielbare Ausgangsspannung, und die ausgezogene Kurve zeigt die Beziehung zwischen den

ίο verschiedenen Bruchteilen von u_max und unterschiedlichen Werten eines Binärkodes. Dabei sind nur solche diskreten Werte der Ausgangsspannung erhältlich, die einer bestimmten Binärzahl entsprechen. Der gezeigte Binärkode hat acht Stellen. Von diesen bestimmt die erste Stelle die Polarität, die nächsten drei bestimmen ein geradliniges Segment (I)...(8) der Kurve, und die letzten vier Stellen bestimmen den Spannungspegel (d. h. einen quantisierten Pegel) auf diesem Segment. Die ersten beiden Segmente haben, was oft der Fall ist, gleiche Steigungen, und bei den nachfolgenden Segmenten wachsen die Steigungen in geometrischer Progression an, d. h., die Steigung des Segments (3) ist doppelt so groß wie diejenige des Segments (2), die Steigung des Segments (4) ist doppelt so groß wie diejenige des Segments (3) usw. Die Verwendung von vier Stellen zum Bestimmen eines Spannungspegels auf einem Segment erlaubt die Anwendung von sechzehn diskreten Pegeln oder Quantisierungsschritten auf jedem Segment. Es ist noch zu bemerken, daß die Größe jedes Quantisierungs-

}o Schrittes von der Steigung des Segments, auf dem er sich vollzieht, abhängig ist.

Die Fig. 2 zeigt ein erläuterndes Diagramm, das im Grunde genommen eine Kompandierungskennlinie ist. bei der die Bruchteile von u,„._n über Zeiteinheiten aufgetragen sind, wobei die Zeiteinheiten die Taktperioden eines Oszillators sind. Es sei bemerkt, daß die Kurve nach Fig. 2 weniger Segmente mit verschiedenen Steigungen enthält als die Kompandierungskennlinie der Fig. 1. Dies rührt daher, daß die Geschwindigkeit, mit der der analoge Spannungspegel ansteigt, aul zwei verschiedene Arten gesteuert werden kann; die« wird aus der Beschreibung der Wirkungsweise des ir Fig.3 gezeigten Wandlers deutlich. Kurz gesagt wire der analoge Spannungspegel angehoben, bis der einerr bestimmten Digitalwert entsprechende Pegel erreich ist. Der Spannungspegel kann mit konstanter Geschwin digkeit angehoben werden bei gleichzeitiger Verlange rung des Zeitintervalls zwischen den kodierten Pegelr der verschiedenen Segmente, um so der Kompandie

so rungsregel zu entsprechen. Alternativ kann jedoch auer das Zeitintervall zwischen den kodierten Pegelr konstant gehalten und die Steigung der Spannungsrarn pe vergrößert werden. Um eine wirtschaftliche unc einfache Schaltung zu erreichen, wird erfindungsgemäl eine Kombination dieser beider. Verfahren benutzt.

Nach Fig. 3 gelangt der eingegebene Digitalwen hier eine achtstellige Binärzahl, auf ein Register 1, da acht Eingänge 2 bis 9 hat. Is ist mit acht Ausgängei vergehen, von denen jeder einer Stelle der Binärzah

'"■ zugeordnet ist. Falls gewünscht, kann anstelle tier ach parallelen Eingänge auch ein einziger Serieneinganj vorgesehen werden. Wie gezeichnet, wird die erst' (bedeutungsvollste) Stelle des Binärkodes am rechtei Ende des Registers gespeichert und die letzte San

(■*<, wenigsten bedeutungsvolle) Stelle am linken Ende Die erste Stelle ist mit einem Polaritätswähler 10 verbundei der zwei Ausgänge hat, von denen jeder mit einen V halter 11 bzw 12 verbunden ist. Die nächsten dre

Stellen (sie bestimmen das Segment der Kompandierungskennlinie) sind mit einem Stromwähler 13 verbunden, der vier Konstantstromgeneratoren 14, 15, 16 und 17 steuert. Sie sind alle mit einem Kondensator 18 verbunden, dessen andere Seite geerdet ist. Der Kondensator 18 ist mit einem Überbrückungsschalter 20 versehen. Die vier Konstantstromgeneratoren sind auch mit zwei Verstärkern 21 und 22 verbunden; der Verstärker 21 hat den Verstärkungsfaktor 1 und ist mit dem Schalter 11 verbunden, und der Verstärker 22 hat einen Verstärkungsfaktor — 1 (d. h., er bewirkt eine Polaritätsumkehrung) und ist mit dem Schalter 12 verbunden. Die letzten vier Stellen sind mit einem vierstelligen Digitalkomparator 23 verbunden, an den auch ein vierstelliger Binärzähler 24 angeschlossen ist. Der Zähler 24 ist über einen Kontakt eines Frequenzwählschalters 25 mit einem Taktgeber 26 verbunden; ein Frequenzhalbierer 27 ist zwischen dem Taktgeber 26 und dem anderen Kontakt des Frequenzwählschalters 25 eingeschaltet. Der Zähler 24 wird von einem Startdekodierer 28 über eine 16-bit-Verzögerungsschaltung 29 und eine '/2-bit-Verzögerungsschaltung 30 gesteuert. Die 16-bit-Verzögerungsschaltung ist mit einem Umgehungsschalter 31 versehen.

Der Frequenzwählschalter 25 und der Umgehungsschalter 31 werden von einem Frequenzwähler 32 bzw. von einer Umgehungssteuerschaltung 33 gesteuert, welche beide mit den drei Stellen des Registers 1 verbunden sind, die das Segment der Kompandierungskennlinie bestimmen.

Die Wirkungsweise der Schaltung wird unter weiterer Bezugnahme auf die F i g. 1 und 2 erläutert. Die ausgezogene Kurve der F i g. 2 besteht aus vier geraden Linien, und diese entsprechen den Strömen l\ bis /4 der zugehörigen Konstantstromgeneratoren 14 bis 17. Die Ströme sind so gewählt, daß /; = 2 I₁, /3 = 8 /_; und Λ = 32 /1 ist. Für die Segmente (4), (6) und (8) wird die Zählfrequenz halbiert, so daß die Ausgangsspannung sich verdoppelt, während der Zähler seine sechzehn Zustände durchläuft. Bei den Segmenten (3), (5) bzw. (7) durchläuft er diese Zustände mit normaler Taktfrequenz. Da durch die eingegebene Binärzahl festliegt, auf welcher der vier Neigungen oder auf welchem der Segmente die letztlich erhaltene Spannung liegt, ist die Anordnung so getroffen, daß die Ausgangsspannung an einem der Punkte A. B, C oder D beginnt und sich in einer einzigen geraden Linie aufwärts bewegt. Auf diese Weise kann in 64 Taktperioden des Taktgebers jeder quantisierte Pegel in jedem Segment erreicht werden, wogegen bei den bisher bekannten Wandlern hierzu 176 mögliche Taktperioden nötig waren (die F i g. 1 und 2 enthalten nicht die durch die Verzögerungsschaltung 30 erzeugte '/2-bit-Verzögerung). Aus Fig.2 geht klar hervor, daß mit Ausnahme der ersten Steigung sechzehn Taktperioden vergehen, bevor der Spannungspegel die ausgezogene Kurve erreicht Wenn daher eine Binärzahl eingegeben wird (annahmegemäß nicht Segment 1 oder 2\ dann wird aufgrund der segmentspezifischen Stellen durch Erzeugung eines bestimmten Konstantstromes mittels eines Stromwählers 13 eine Steigung ausgewählt, und sechzehn Taktimpulse bringen die Ausgangsspannung zum Anfang des gewünschten Segments (bei den Segmenten (3), (5) und (7) mit der Taktfrequenz und bei den Segmenten (4), (6) und (8) mit der halbierten Taktfrequenz). Wenn der gewünschte kodierte Pegel in dem unteren der beiden Segmente gleicher Steigung liegt, wird die Taktfrequenz benutzt, während die halbierte Taktfrequenz benutzt wird, wenn das obere Segment angestrebt wird.

Die '/2-bit-Verzögerungsschaltung 30 ist vorgesehen, um durch die Quantisierung des Kodierungsprozesses eventuell hereingebrachte Fehler möglichst gering zu halten.

Die nachfolgende Tabelle gibt die Anzahl der Zyklen wieder, die der Taktgeber braucht, um den A-ten quantisierten Pegel auf einem bestimmten Segment zu erreichen.

Segment	Binärsiellcn	Sl rom	Erforderliche	v+1/2
	für Scgmeni		Zyklen	16 + .v+ 1/2
1	000	/1	16+ .v+1/2
2	001	/1	2(16 + .v+i/2)
3	010	/2	16+ .v+1/2
4	011	/2	2(16 + ,VH- 1/2)
5	100	/3	16 +χ+1/2
6	101	/3	2(16 + a·+ 1/2)
7	110	U
8	111	/4

So werden beispielsweise die Segmente (4), (6) und (8) von (16 + a· + 1/2) Zyklen der halben Taktfrequenz erzeugt.

Nachfolgend wird ein Beispiel der Wirkungsweise des Wandlers nach Fig. 3 gegeben. Es sei angenommen, daß in das Register 1 die Binärzahl 11010001 eingegeben wird. Die erste Stelle ist 1. Dies wird von dem Polaritätswähler 10 erfaßt, der den Schalter 11 schließt und den Schalter 12 öffnet, der den Schalter 11 schließt und den Schalter 12 öffnet, so daß eine positive Ausgangsspannung erhalten wird. Die das Segment bestimmenden Stellen sind 101. Sie erfordern einen Strom /₃. W3S vom Stromwähler 13 festgestellt wird, der deshalb den Konstantstromgenerator 16 einschaltet.

Da die Ziffern 101 dem Segment (6) zugeordnet sind, muß der Frequenzhalbierer 27 eingeschaltet werden. Der Frequenzwähler 32 erfaßt deshalb die Ziffern 101 und betätigt den Schalter 25. Da der Startpunkt für den Zähler 24 der Punkt C in Fig. 2 ist. ist eine 16-bit-Verzögerung erforderlich, und deshalb ist die Anordnung so getroffen, daß auch die Umgehungssteu-

erschaltung 33 die Ziffern 101 erfaßt und den Schalter 31 auf die 16-bit-Verzögerungsschaltung 29 umlegt.

Wenn der Zählvorgang beginnen soll, wird ein Synchronisierungssignal auf den Startdekodierer 28 und den Taktgeber 26 gegeben. Die Form und der Ursprung

des Synchronisierungssignals hängt von dem verwende ten System ab, jedoch muß es jedesmal neu erzeugt werden, wenn eine Binärzahl in das Register 1 eingegeben wird. Die Synchronisierungssignalwege sind in gestrichelten Linien angegeben. Der Stromwähler 13

muß ebenfalls mit dem Startdekodierer 28 synchronisiert werden.

Nach einer Gesamtverzögerung von (16 + '/2) Zyklen der halben Taktfrequenz beginnt der vierstellige Zahler 24 zu zählen. Zu diesem Zeitpunkt ist das

Ausgangssignal des Verstärkers 21 gleich dem untersten Pegel des Segments (6); Der gesuchte Pegel auf dem Segment (6) wird bestimmt durch die vier letzten Stellen, d. h. 0001. Nach einer einzigen weiteren Zählung des Zahlers 24 ist somit diese Bedingung erfüllt und der

Vergleicher 23 gibt ein Signal ab, das den Stromgenerator 16 stoppt, so daß von da ab die Ausgangsspannung konstant bleibt Nachdem der Kondensator 18 durch Schließen des Schalters 20 entladen ist wiederholt sich

der ganze Vorgang nach Eingabe der nächsten Binärzahl.

Somit wird klar, daß die längste zur Durchführung einer Digital/Analaog-Wandlung benötigte Zeit erfindungsgemäß 64 Taltperioden beträgt (65 Perioden unter s Berücksichtigung der '/2-bit-Verzögerung durch die Schaltung 30), wogegen bei den bekannten Wandlern 176 Taktperioden notwendig sind. Dies bedeutet eine erhebliche Zeitersparnis, ermöglicht die Anwendung einer höheren Dateneinlaufgeschwindigkeit und verrin- ι ο gert die ungünstigen Wirkungen einer unerwünschten Entladung des Kondensators in dem Zeitraum vor dem Abruf der Spannung des Kondensators. Bei den Segmenten (3), (5) und (7) beträgt die zum Erreichen des oberen Endes erforderliche Zeit 32 Taktperioden. ι s

In F i g. 4 ist eine Abwandlung des in F i g. 3 gezeigten D/A-Wandlers dargestellt. Anstatt daß der Polaritätswähler 10 einen der beiden Verstärker 21 oder 22 in Abhängigkeit von der Polarität des zu erzeugenden Analogsignals einschaltet, ist hier die Anordnung so getroffen, daß der Speicherkondensator direkt mit Ladungen richtiger Polarität aufgeladen wird.

Vier Stromquellen sind vorgesehen und mit 414, 415,

416 und 417 bezeichnet. Die Stromquellen weisen Steuerleitungen 41 bis 44 auf, denen vom Stromwähler 13 in Fig. 3 erzeugte Signale zugeführt werden. Jede Stromquelle enthält zwei über Kreuz geschaltete NAND-Gitter 45, 46 mit je zwei Eingängen. Ein Eingang des Gitters 45 ist mit der jeweils zugehörigen Steuerleitung 41 bis 44 direkt verbunden, und ein Eingang des Gitters 46 ist über einen Inverter 47 ebenfalls an die betreffende Steuerleitung angeschlossen. Der Ausgang des Gitters 45 ist an die Steuerelektrode eines Feldeffekttransistors 48 angeschlossen, dessen Abfluß mit seinem Substrat verbunden und an eine +5-Volt-Spannungsversorgung angeschlossen ist. Die Quelle des Transistors 48 ist über einen Widerstand 50 mit einer positiven Spannungsversorgung + U verbunden. Der Ausgang des Gitters 46 ist mit der Steuerelektrode eines Feldeffekttransistors 49 verbunden, dessen Abfluß einen Konstantstromausgang darstellt. Das Substrat und die Quelle des Transistors 49 sind mit dem Substrat bzw. der Quelle 48 verbunden. Die Transistoren 48 und 49 haben vorzugsweise zusammenpassende elektrische Kennlinien.

Die Stromquellen 415, 416 und 417 sind genau gleich aufgebaut wie die Stromquelle 414.

Die Ausgänge der vier Stromquellen 414,415,416 und

417 sind miteinander verbunden und an den Emitter eines bipolaren pnp-Transistors 51 angeschlossen, dessen Basis an eine Bezugsspannungsquelle U_n/ angeschlossen ist und dessen Kollektor mit den Emittern zweier weiterer bipolarer pnp-Transistoren 52 und 53 verbunden ist Die Basen der Transistoren 52 und 53 sind jeweils über Widerstände 54 bzw. 55 an eine Spannungsversorgung von +5 Volt angeschlossen und über Widerstände 56 und 57 mit Klemmen 58 bzw. 59 verbunden. Diese beiden Klemmen werden an die Ausgänge des Polaritätswählers 10 der Fig.3 angeschlossen. Der Kollektor des Transistors 52 ist mit dem Kondensator 18 und mit einem Strominverter 6C verbunden, der innerhalb einer gestrichelten Umgrenzung dargestellt ist. Der Strominverter 60 enthält zwei bipolare npn-Transistoren 61 und 62, deren Basen miteinander und mit dem Kollektor des Transistors 62 verbunden sind. Die Emitter der Transistoren 61 und 62 sind über Widerstände 63 und 64 mit einer negativen Spannungsversorgung — L/verbunden.

Betrachtet man die Stromquelle 414, so wird, wenn ein einer logischen 0 entsprechendes Potential an die Leitung 41 angelegt wird, der Transistor 48 in seinen nichtleitenden Zustand gebracht, und der Transistor 49 wird leitend und stellt die Verbindung vom Widerstand 50 zum Transistor 5! her, welch letzterer als Stromquelle dient. Wenn mehrere Stromquellen 414, 415,416 und 417 eingeschaltet sind, liefert der Transistor einen Strom, der gleich der Summe der Einzelströme ist. Die Transistoren 52 und 53 dienen dazu, wahlweise die Polarität der Spannung, auf die der Kondensator 18 aufgeladen ist, zu ändern. Wenn ein einer logischen 0 entsprechendes Potential an die Klemme 58 angelegt wird, wird der Transistor 52 leitend und wirkt als Stromverstärker mit dem Verstärkungsfaktor 1 zum positiven Aufladen des Kondensators 18. Die Transistoren 52 und 53 sind niemals gleichzeitig leitend. Wenn ein einer logischen 0 entsprechendes Potential an die Klemme 59 angelegt wird, dann leitet der Transistor 53, und der dem Transistor 62 zufließende Strom fließt weiter zu dem Widerstand 64 und zwingt die Basis des Transistors 62, ein Potential anzunehmen, das dem durch diesen Transistor fließenden Strom entspricht. Die Transistoren 61 und 62 sind zusammenpassend ausgesucht, so daß sie bei gleichem Potential an ihren Basen auch die gleichen Ströme führen. Der Strom durch den Transistor 61 wird aus dem Kondensator 18 abgezogen, da der Transistor 52 nichtleitend ist, so daß sich ein negatives Ausgangssignal ergibt. Das Ausgangssignal des Kondensators 18 wird über Klemme 64 herausgeführt und stellt das erstrebte Analogsignal dar.

Eine weitere Abwandlung des in F i g. 3 dargestellten D/A-Wandlers zeigt F i g. 5. Bei dieser Ausführungsform ist die 16-bit-Verzögerungsschaltung 29 der F i g. 3 weggelassen, und die Taktimpulse werden direkt über die '/2-bit-Verzögerungsschaltung 30 auf einen fünfstelligen Binärzähler 254 gegeben. Letzterer tritt an die Stelle des bisherigen vierstelligen Binärzählers 24. Die ersten vier Stellen des Zählers 524 werden in genau der gleichen Weise auf einen Vergleicher 523 gegeben, wie auch der Zähler 24 mit dem Vergleicher 23 verbunden ist Der Vergleicher 523 weist einen Steuereingang auf, der mit der fünften Stelle des fünfstelligen Binärzählers 524 verbunden ist Der Zähler wird einen halben Zyklus nach dem Stromstart in Betrieb gesetzt, wobei diese fünfte Stelle zunächst eine logische 0 zeigt Der Vergleicher wird dagegen erst 16' /2 Zyklen nach dem Stromstart in Betrieb gesetzt, nämlich dann, wenn die fünfte Stelle des Zählers 524 eine logische 1 zeigt

Andernfalls wird der Vergleicher I6V2 Zyklen nach dem Stromstart in Betrieb gesetzt, nämlich dann, wenn die fünfte Stelle des Zählers 524 eine logische 1 zeigt

Hierzu 5 Blatt Zeichnungen 709 525/384

Claims

Patentansprüche:

1. Digital/Anaiog-Wandler, der nach einer aus einzelnen geradlinigen Segmenten zusammengesetzten Kennlinie arbeitet, mit einer Einrichtung zur Eingabe eines Digitalwertes, der in ein Analogsignal umgewandelt werden soll, sowie mit einer Einrich tung zum Prüfen dieses Digitalwertes, um zu bestimmen, auf welchem der einzelnen geradlinigen Segmente das Analogsignal liegen wird, gekennzeichnet durch eine Einrichtung (14 bis 18) zum Erzeugen eines linear ansteigenden Signals und eine Einrichtung, welche bewirkt, daß die Geschwindigkeit des linearen Anstiegs der Steigung des betreffenden geradlinigen Segments entspricht und daß diese Anstiegsgeschwindigkeit konstant gehal ten wird, bis der erstrebte Anatogsignaiwert erreicht ist.

2. Digital/Anaiog-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß das linear ansteigende Signal geradlinig rampenförmig ansteigt und aus der beim Aufladen eines Kondensators (18) mittels einer Konstantstromquelle (14; 49) erhaltenen Spannung hergeleitet wird.

3. Digital/Anaiog-Wandler nach Anspruch 2, dadurch gekennzeichnet, daß die Einrichtung zum Erzeugen eines linear ansteigenden Signals besteht aus einer Mehrzahl von Konstantstromgeneratoren (14 bis 17), einer Einrichtung (13) zum wahlweisen Inbetriebsetzen der Konstantstromgeneratoren in Abhängigkeit davon, auf welchem der einzelnen Segmente das Analogsignal liegen wird, und einer Einrichtung zum Kombinieren oder Auswählen der von den wahlweise in Betrieb gesetzten Konstantstromgeneratoren gelieferten Ströme, wobei der kombinierte oder ausgewählte Strom zum Aufladen des Kondensators (18) benutzt wird.

4. Digital/Anaiog-Wandler nach Anspruch 3, dadurch gekennzeichnet, daß die Richtung des zum Aufladen des Kondensators (18) benutzten kombinierten oder ausgewählten Stromes umkehrbar ist (52,53).

5. Digital/Anaiog-Wandler nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Teil eines eingegebenen Digitalwertes, der anzeigt, an welcher Stelle innerhalb eines bestimmten Segments das Analogsignal liegt, mit dem Inhalt eines Digitalzählers (24) verglichen wird, und daß dieser Zähler so lange angehalten wird, wie das linear ansteigende Signal braucht, um zu dem niedersten Pegel des betreffenden geradlinigen Segments anzusteigen, so daß der Zähler erst dann ion Null an zu zählen beginnt, wenn das linear ansteigende Signal diesen niedersten Pegel erreicht hat.

6. Digital/Anaiog-Wandler nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Teil des eingegebenen Digitalwertes, der anzeigt, an welcher Stelle innerhalb eines bestimmten Segments das Analogsignal liegt, mit dem Inhalt eines Digitalzählers (524) in der Weise verglichen (523) wird, daß der Start des Vergleichs so lange hinausgezögert wird, wie das linear ansteigende isignal braucht, um zu dem niedersten Pegel des betreffenden geradlinigen Segments anzusteigen, so daß der Vergleichsvorgang erst beginnt, wenn das linear ansteigende Signal diesen Pegel erreicht hat.

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