DE2309186C3 - Speicheranordnung - Google Patents

Description

Die Erfindung betrifft eine Speicheranordnung mit mehreren voneinander getrennten Leseleitungen, die jeweils einzeln oder paarweise selektiv an einen Leseverstärker geschaltet werden können.

Bei Halbleiterspeichern sind die einzelnen Speicherfcellen im allgemeinen in Matrixform angeordnet. Bei wortorganisierten Speichern stellen dabei die Zeilenleitungen gewöhnlich die Wortleitungen dar, während die Spaltenleitungen den Bitleitungen entsprechen. Die Bitleitungen werden dabei gleichzeitig als Leseleitungen verwendet. Für jede: Spalte einer Speichermatrix erhält man somit eine Leseleitung bzw. ein Leseleitungspaar. Da einer Spsichermatrix oder sogar mehreren Speichermatrizen jeweils nur ein Leseverstärker zugeordnet ist, kann bei einem Lesevorgang immer nur das mit einer zn lesenden Speicherzelle verbundene Leseleitungspaar an den Eingang des Leseverstärkers angeschlossen werden. Zur Auswahl des betreffenden Leseleitungspaares müssen daher zwischen den einzelnen Leseleitungen und dem Leseverstärker Schalter angeordnet werden, von denen während eines Lesevorganges nur die jeweils einem Leseleitungspaar zugeordneten Schalter geschlossen sind.

Die Leseleitungen und die Eingangsleitungen des Leseverstärkers sollen bei geöffneten Schaltern auf gleiche Potentiale gebracht werden. Die Kapazitäten dieser voneinander getrennten Leitungen werden jedoch von verschiedenen Spannungsquellen aufgeladen. Durch Schwankungen der zugeführten Versorgungsspannungen sowie durch die Toleranzen der einzelnen Bauelemente läßt es sich jedoch kaum vermeiden, daß die Potentiale der Leseverstärkereingänge voneinander abweichen. Beim Zusammenschalten tines Leseleitungspaares und der Verstärkereingangsleitungen fließen daher zunächst auf Grund der unterschiedlichen Potentiale kapazitive Ausgleichsströme. Da der Leseverstärker im allgemeinen als Differenzverstärker ausgebildet ist, machen sich diese Ausgleichsströme nicht störend bemerkbar, wenn die Kapazitäten der beiden den Verstärkereingängen zugeordneten Leitungszweige übereinstimmen. Nicht zu verhindernde geringe Un-Symmetrien der Leitungskapazitäten bewirken jedoch unterschiedliche Ausgleichsströme in den beiden Leitungszweigen, so daß ein vom tatsächlichen Lesesignal unabhängiger Differenzstrom zu Beginn eines Lesevorganges an den Eingängen des Leseverstärkers auftritt. Es ist deshalb erforderlich, daß zuerst alle Ausgleichsströme abklingen, bevor das eigentliche Nutzsignal gelesen werden kann. Die Zugriffszeit des Speichers wird daher um die für die Ausgleichsvorgänge benötigte Zeitspanne verlängert.

»ο Es ist somit die Aufgabe der vorliegenden Erfindung, eine Speicheranordnung mit über Schalter mit den Eingängen eines Leseverstärkers verbindbaren Leseleitungen zu scharfen, bei der eine Verkürzung des Lesevorganges und damit der Zugriffszeit erreicht wird.

»5 Diese Aufgabe wird bei der anfangs genannten Speicheranordnung erfindungsgemäß dadurch gelöst, daß die Potentiale der Leseleitungen und der zugeordneten Eingangsleitungen des Leseverstärkers im voneinander getrennten Zustand denselben, von den extern angelegten Betriebspotentialen verschiedenen Wert aufweisen und von einem gemeinsamen Potential abgeleitet sind. Vorzugsweise sind die Potentiale der Leseleitungen und der Eingangsleitungen des Leseverstärkers über einander entsprechende Bauelemente einer integrierten Halbleiterschaltungsanordnung vom gemeinsamen Potential abgeleitet. Die Potentiale der Leseleitungen und der Eingangsleitungen des Leseverstärkers sind vorteilhaft jeweils über Diodenspannungsabfälle bewirkende Bauelemente vom gemeinsamen Potential abgeleitet.

Die Erfindung wird in folgenden an Hand eines in den Figuren dargestellten Ausführungsbeispieles näher erläutert.
Es zeigt:

Fig. 1 das Prinzipschaltbild einer Speicheranordnung mit einer Speichermatrix und einem Leseverstärker und

Fig. 2 das Schaltbild eines Leseverstärkers und einer Anordnung zur Erzeugung der Potentiale für die Leseleitungen und die Verstärkereingangsleitungen.

In Fig. 1 ist eine an sich bekannte Speichermatrix 1 in Blockdarstellung gezeigt, die eine größere Anzahl von Leseleitungspaaren aufweist. Es sind in Fig. 1 der Übersichtlichkeit wegen nur die drei Leseleitungspaare

^⁵ 2.1, 2.2 und 2.3 dargestellt. Mit jedem Leseleitungspaar ist einer der Schalter 3.1, 3.2 und 3.3 verbunden. Die durch die Schalter von der Speichermatrix getrennten Enden der Leseleitungen sind zu einem Paar Eingangsleitungen des Leseverstärkers 4 zusammengefaßt. Es kann somit jedes Leseleitungspaar durch Betätigen des zugeordneten Schalters selektiv mit den Eingängen des Leseverstärkers verbunden werden.

In Fig. 2 ist eine Schaltungsanordnung gezeigt, durch die die zu beiden Seiten der geöffneten Schalter 3.1, 3.2 und 3.3 in Fig. 1 angeordneten, jeweils voneinander getrennten Leitungsteile auf gleiches Potential gebracht werden. Weiterhin enthält die Fig. 2 den Schaltungsaufbau des Leseverstärkers.

Die Leitungen 5 und 6 stellen die Eingangsleitungen des Lessverstärkers dar. Das auf diesen Leitungen herrschende Potential ist mit Vbsi und Vbsz bezeichnet. In die Leitungen 5 und 6 sind Feldeffekttransistoren 7 und 8 eingesetzt, die einem der Schalter 3.1, 3.2 oder 3.3 in Fig. 1 entsprechen. Durch einen geeigneten, an die Tor-Elektroden der Feldeffekttransistoren 7 und 8 angelegten Impuls können diese in den leitenden Zustand versetzt werden. Die Leitungen 9 und 10 in Fig. 2 entsprechen einem der Leseleitungspaare 2.1, 2.2 oder 2.3 in Fig. 1. Die Feldeffekttransistoren 11 und 12 sind in Folge eines geeigneten Potentials an diesen Tor-Elektroden normalerweise stark leitend, so daß das in der gezeigten Schaltungsanordnung erzeugte Potential Vb auf diese Leitungen übertragen wird. Die Feldeffekttransistoren 11 und 12 werden gesperrt, wenn die Feldeffekttransistoren 7 und 3 in den leitenden Zustand gebracht werden.

Der Leseverstärker enthält einen aus den Transistoren 13 und 14 gebildeten und von den Eingangs-Signalen gesteuerten Differenzverstärker sowie zwei Emitterfolger 15 und 16 und Rückkopplungswiderstände 17 und 18. Die Dioden 19 und 20 dienen zur Erhöhung des dynamischen Bereiches des Verstärkers für an beiden Eingängen auftretende Störsignale. Zwischen den Punkten 21 und 22 wird die Ausgangsspannung des Leseverstärkers abgenommen.

Die aus den Transistoren 23 und 24, der Diode 25 und dem Widerstand 26 gebildete Anordnung ist als Stromquelle für den Differenzverstärker vorgesehen. Der über den Transistor 24 fließende Strom /1 stellt sich dabei so ein, daß am Widerstand 26 gerade eine Basis-Emitter-Spannung (Vbb) abfällt. Dieser Zustand wird durch die dem Widerstand 26 parallel geschaltete Diode 25 bewirkt. Im signallosen Zustand, d. h. bei Vbsi = Vbs2, teilt sich der Strom in zwei einander gleich große Ströme I₂ und I₃ auf, die über jeweils einen der Transistoren 13 und 14 fließen. Jeder der beiden Widerstände 27 und 28 besitzt einen doppelt so großen Wert wie der Widerstand 26. Damit entspricht der an diesen Widerständen auftretende Spannungsabfall ebenfalls einer an einem Basis-Emitter-Übergang bzw. einer Diode abfallenden Spannung. Die Widerstände 17 und 18 sind so dimensioniert, daß der an ihnen auftretende Spannungsabfall vernachlässigbar klein ist.

Die Erzeugung der Potentiale Vbsi, Vbs2 und Vb im signallosen Zustand erfolgt mit Hilfe eines Spannungsteilers aus den Widerständen 29 und 30, den Dioden 25, 31, 32, 33, 34, 35 und 36 und dem Transistor 23. Dieser Spannungsteiler liegt zwischen dem zugeführten Potential Vh und Erdpotential.

Ausgehend von dem Potential V\ an der Basis des Transistors 37 erhält man für das Potential Vbsi'

⁵⁵

Vbsi = V\ — Vbbqt> -

— Vbb (19 >= Vi — 4 · Vbe-

Diese Beziehung ergibt sich dadurch, daß am Widerstand 27 eine Spannung auftritt, die dem Spannungsabfall Vbe an einem Basis-Emitter-Übergang bzw. einer Diode entspricht und daß der Spannungsabfall am Widerstand 17 sehr viel kleiner als ein Diodenspannungsabfaii und damit vernachlässigbar ist. Für die Erzeugung des Potentials Vbs2 gilt die sinngemäße Betrachtung, d. h. es ergibt sich ebenfalls

V₃S-I = Vi - 4 ■ V_BE.

Das Potential V_B ist um die an den Dioden 32 und 33 und die an den Basis-Emitier-Strecken der Transistoren 38 und 39 auftretenden Spannungen niedriger als das Potential K₁ an der Basis des Transistors 37. Es gilt also auch hier: Vb= V\ — 4 ■ Vbe·

Somit ist sichergestellt, daß die Leseleitungen des Speichers und die Eingangsleitungen des zugeordneten Leseverstärkers im voneinander getrennten. Zustand das gleiche Potential aufweisen und daß beim Zusammenschalten dieser Leitungen keine Ausgieichsströme auftreten. Der Lesevorgang kann daher unverzögert durchgeführt werden, wodurch eine nicht zu vernachlässigende Verkürzung der Zugriffszeit erreicht wird.

Da die in Fig. 2 dargestellte Schaltungsanordnung vorzugsweise in integrierter Technik ausgebildet wird, wirken sich durch die Herstellung bedingte Schwankungen der elektrischen Eigenschaften für alle einander entsprechenden Bauelemente in gleicher Weise aus. Eine Erhöhung bzw. Erniedrigung der Spannung Vbe gegenüber dem vorgegebenen Mittelwert tritt bei allen Dioden und Transistoren gleichzeitig auf, so daß die Potentiale Vb, Vbsi und Vbs2 zwar von ihrem vorgegebenen Wert abweichen, jedoch untereinander gleich sind. Die Widerstände 26, 27 und 28 können bei den einzelnen Schaltungsanordnungen in ihrem absoluten Wert relativ stark voneinander abweichen; das Verhältnis der Werte der Widerstände 26 und 27 zu dem des Widerstands 28 ergibt bei einer Schaltungsanordnung jedoch relativ genau den gewünschten Wert. Da am Widerstand 26 in Folge der parallel geschalteten Diode 25 in jedem Fall die Spannung Vbe auftritt, ist sichergestellt, daß der Spannungsabfall an den beiden Widerständen 27 und 28 mit relativ hoher Genauigkeit einem Diodenspannungsabfall entspricht.

Die in integrierter Technik hergestellte Schaltungsanordnung bietet somit eine Gewähr dafür, daß die Potentiale V_n, V_Bsi und Vbsz mit ausreichender Genauigkeit miteinander übereinstimmen.

Für die Widerstände der in Fig. 2 dargestellten Schaltungsanordnung und die darin auftretenden Potentiale gelten bespielsweise etwa folgende Werte:

Widerstände 17 und 18: je 2,0 kQ

Widerstand 26: 0,72 kQ

Widerstände 27 und 28: je i,44 kQ

Widerstand 29: 1,9 k Ω

Widerstand 30: 0,85 kQ

Widerstand 40: 2,0 kQ

Potential V₁₁: 9,5 Volt

Potentiale Vb, Vbsi und V_Bsz- je 3,6 Volt.

Hierzu 1 Blatt Zeichnungen

Claims (4)

Patentansprüche:

1. Speicheranordnung mit mehreren voneinander getrennten Lessleitungen, die jeweils einzeln oder paarweise selektiv an einen Leseverstärker geschaltet werden können, dadurch gekennzeichnet, daß die Potentiale der Leseleitungen (9, 10) und der zugeordneten Eingangsleitungen (5, 6) des Leseverstärkers im voneinander getrennten Zustand denselben, von den extern angelegten Betriebspotentialen (V₁₁; Masse) verschiedenen Wert aufweisen und von einem gemeinsamen Potential abgeleitet sind.

2. Speicheranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Potentiale der Leseleitungen und der Eingangsleitungen des Leseverstärkers über einander entsprechende Bauelemente einer integrierten Halbleiterschaltungsanordnung vom gemeinsamen Potential abgeleitet sind.

3. Speicheranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Potentiale der Leseleitungen und der Eingangsleitungen des Leseverstärkers jeweils über Diodenspannungsabfälle bewirkende Bauelemente vom gemeinsamen Potential abgeleitet sind.

4. Speicheranordnung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß zur Erzielung definierter Spannungsabfälle an in Reihe geschalteten Widerständen mindestens einem dieser Widerstände eine Diode parallel geschaltet ist.