DE2302401B2 - Verfahren und schaltungsanordnung zur umsetzung von von einem mos-speicher abgegebenen mos-speichersignalen auf entsprechende signale mit von einer ttl- schaltungsanordnung verarbeitbaren pegeln - Google Patents

Description

Die Erfindung bezieht sich auf ein Verfahren und eine Schaltungsanordnung zur Umsetzung von von einem MOS-Speicher abgegebenen MOS-Speichersignalen, die mit für MOS-Transistorschaltungen charakteristischen Pegeln auftreten, auf diesen MOS-Speichersignalen entsprechende Signale mit von einer TTL-Schaltungsanordnung verarbeitbaren Pegeln.

Im Zusammenhang mit dem Betrieb von Magnetkernspeichern ist es bereits bekannt (Zeitschrift »Elektronik«, 1962, Nr. 2, Seiten 50 bis 54), dem jeweiligen Magnetkernspeicher ein Pufferregister zuzuordnen, in welchem jeweils eine Zwischenspeicherung der in dem betreffenden Magnetkernspeicher einzuspeichernden Daten bzw. der aus dem Magnetkernspeicher ausgespeicherten Daten erfolgt. Über ein Zusammenwirken eines MOS-Speichers mit TTL-Schaltungsanordnungen ist in diesem Zusammenhang jedoch nichts bekannt.

Im Zusammenhang mit einem aus MOS-Schaltungen aufgebauten dynamischen Speicher mit wahlfreiem Zugriff (RAM) ist es bereits bekannt (Zeitschrift »Elektronik-Informationen«, 1970, Heft 12, Seiten 20, 2Π, daß die Speicherausgabe unier einer Zeitsteuerung

erfolgt Der betreffende Speicher selbst ist jedoch nicht direkt DTL/TTL-kompatibel; vielmehr benötigt er externe Treiber, Leseverstärker und eine Steuerlogik für die Erneuerungszyklen. In welcher Weise die somit vorzunehmende Anpassung beispielsweise an TTL-Schaltungsanordnungen zu erfolgen hat, ist in dem betreffenden Zusammenhang jedoch auch nicht bekannt

Beim Betrieb eines aus MOS-Transistoren aufgebauten Speichers ist eine Reihe von Problemen im Hinblick darauf vorhanden, daß zunächst einmal nicht zu jedem beliebigen ZeitpunkS ein Zugriff zu den Speicherzellen eines derartigen Speichers erreichbar ist Der Grund hierfür liegt im Auftreten von sogenannten Erneuerungs- bzw. Regeneriersignalen, durch die der Speicherinhalt des betreffenden Speichers zyklisch aufeinanderfolgend wiederhergestellt wird, da er sonst verloren gehen würde. Kann ein derartiger Speicher abgefragt werden bzw. durch ihm zugeführte Adressierungssignale den Inhalt bestimmter Speicherplätze bereitstellen, so kann es jedoch vorkommen, daß der betreffende Abfragezeitpunkt nicht derjenige Zeitpunkt ist, zu dem der betreffende Speicherinhalt des Speichers in einer Datenverarbeitungseinrichtung verarbeitet werden kann. Aber auch dann, wenn die Datenverarbeitungseinrichtung für die Aufnahme entsprechender Speichersignale bereit ist, ist eine derartige Speichersignalaufnahme nicht ohne weiteres möglich, da in typischer Weise die Spannungspegel der von den Speicherzellen des genannten Speichers abgegebenen binären Signale um etwa 20 Volt auseinanderliegen, während in Datenverarbeitungseinrichtungen üblicherweise mit binären Signalpegtln gearbeitet wird, die um weniger als 4 Volt auseinanderliegen. Überdies stellen die Speicherelemente des Speichers Ersatzstromquellen dar, die zudem temperaturabhängig sind, während die üblicherweise in Datenverarbeitungseinrichtungen verwendeten TTL-Schaltungselemente eine Ansteuerung mittels Ersatzspannungsquellen erfordern.

Der Erfindung liegt nun die Aufgabe zugrunde, einen Weg zu zeigen, wie bei der Umsetzung von von einem MOS-Speicher abgegebenen MOS-Speichersignalen in entsprechende Signale mit von einer TTL-Schaltungsanordnung verarbeitbaren Pegeln vorzugshen ist, damit aus den MÜS-Speichersignalen lediglich während derjenigen Zeitspannen entsprechende Signale mit von einer TTL-Schaltungsanordnung verarbeitbaren Pegeln gewonnen werden, zu denen diese Signale von einer entsprechenden Schaltungsanordnung auch aufgenommen werden können.

Gelöst wird die vorstehend aufgezeigte Aufgabe bei einem Verfahren der eingangs genannten Art erfindungsgemäß dadurch, daß die in Form von Stromsignalen auftretenden MOS-Speichersignaie in ihnen entsprechende Spannungssignale umgesetzt werden, aus welchen mit Auftreten eines ersten Steuersignals während regenerationsfreier Zeitspannen des MOS-Speiehers Zwischcnspeichersignale gebildet werden, die mit Auftreten eines zwtiten Steuersignals zwischengespeichert und mit Auftreten eines dritten Steuersignals mit den von einer TTL-Schaltungsanordnung verarbeitbaren Pegeln weitergegeben werden. Hierdurch ergibt sich der Vorteil, daß auf ;elativ einfache Weise die den MOS-Speichersignalen entsprechenden Signale mit von einer TTL-Schaltungsanordnung verarbeitbaren Pegeln erst dann bereitgestellt werden, wenn sie von einer entsprechenden TTL-Schaltungsanordnung auch verarbeitet werden können.

Zur Durchführung des Verfahrens gemäß der Erfindung ist es zweckmäßig, eine Schaltungsanordnung zu verwenden, die dadurch gekennzeichnet ist, daß eine Umsetzschaltung vorgesehen ist, die auf die ihr eingangsseitig als Stromsignale zugeführten MOS-Speichersignale hin entsprechende Spannungssignale abgibt, daß am Ausgang der Umsetzschaltung ein Zwischenspeicher mit einem Speichersignaleingang angeschlossen ist, daß der Zwischenspeicher an einem ersten Steuereingang ein erstes Steuersignal während regenerationsfreier Zeitspannen des MOS-Speichers für die Bildung eines Zwischenspeichersignals aus dem von der Umsetzschaltung jeweils abgegebenen Spannungssignal aufzunehmen vermag, daß der Zwischenspeicher an einem zweiten Steuereingang ein zur Abspeicherung des jeweiligen Zwischenspeichersignals führendes zweites Steuersignal aufzunehmen vermag und daß am Ausgang des Zwischenspeichers ein durch ein drittes Steuersignal steuerbarer Schalter angeschlossen ist, auf dessen Betätigung hin das in dem Zwischenspeicher jeweils gespeicherte Zwischenspeichersignal mit einem von einer TTL-Schaltungsanordnung verarbeitbaren Pegel abgebbar ist. Hierdurch ergibt sich der Vorteil eines relativ geringen schaltungstechnischen Aufwands für die Bereitstellung von MOS-Speichersignalen entsprechenden Signalen mit von einer TTL-Schaltungsanordnung verarbeitbaren Pegeln zu Zeitpunkten, zu denen diese Signale von derartigen Schaltungsanordnungen auch aufgenommen werden können.

Gemäß einer zweckmäßigen Ausgestaltung der verstehend bezeichneten Schaltungsanordnung ist mit der Umsetzschaltung ein Schwellwertnetzwerk verbunden, durch welches ein MOS-Speichersignal erst bei Überschreiten eines vorgegebenen Schwellwerts in ein bestimmtes Spannungssignal umsetzbar ist. Hierdurch ergibt sich der Vorteil, daß mit relativ geringem schaltungstechnischem Aufwand der Schwellwert festlegbar ist, oberhalb dessen erst eine Umsetzung in der Umsetzschaltung erfolgt. Dies bedeutet, daß hierdurch in vorteilhafter Weise eine Störpegelunterdrückung vornehmbar ist.

Gemäß einer weiteren zweckmäßigen Ausgestaltung der Erfindung enthält das Schwellwertnetzwerk ein Verstärkungstransistorpaar, welches die Basisspannung eines mit seiner Kollektor-Emitter-Strecke an dem Eingangsanschluß der Umsetzschaltung liegenden Transistors dtrart steuert, daß am Kollektor dieses Transistors ein Spannungspegel solange konstant gehalten ist, wie der den betreffenden Transistor durchfließende Strom unterhalb des festgelegten Schwellwertes liegt, wobei der den betreffenden Transistor durchfließende Strom durch die Summe des eine ebenfalls mit dem genannten Eingangsanschluß der Umsetzschaliung verbundene Diode durchfließenden Stromes und des dem Eingangsanschluß der Umsetzschaltung zugeführten Stromes gebildet ist. Hierdurch ergibt sich der Vorteil eines besonders geringen schaltungstechnischen Aufwands für die Realisierung des genannten Schwellwertnetzwerkes.

Gemäß einer weiteren zweckmäßigen Ausgestaltung der Erfindung ist mit dem Verstärkungstraiisistorpaar ein Widerstand verbunden, dessen Temperaturcharakteristik mit der Temperaturcha/akteristik eines der zu diesem Verstärkungstransistorpsar gehörenden Transistoren so gewählt ist, daß eine Kompensation der Temperaturcharakteristik der den MOS-Speicher bildenden MOS-Transistoren erfolgt Hierdurch ergibt

sich der Vorteil, daß mit besonders geringem schaltungstechnischem Aufwand eine temperaturunabhängige Verarbeitung der MOS-Speichersignale erfolgen kann.

Gemäß einer weiteren zweckmäßigen Ausgestaltung der Erfindung treten die von der Umsetzschaltung abgebbaren Spannungssignale mit Pegeln auf, die unterhalb der von der TTL-Schaltungsanordnung verarbeitbaren Pegel liegen. Hierdurch ist in vorteilhafter Weise ein besonders einfacher Aufbau der Umsetzschaltung möglich. Außerdem ist hierdurch in vorteilhafter Weise die Ansprechzeit der betreffenden Umsetzschaltung verbessert.

Gemäß einer noch weiteren zweckmäßigen Ausgestaltung der Erfindung besteht der Zwischenspeicher aus einem ersten NAND-Glied, einem zweiten NAND-Glied und einem dritten NAND-Glied, wobei ein Eingang des ersten NAND-Gliedes mit dem Ausgang der Umsetzschaltung verbunden ist, wobei ein anderer Eingang des ersten NAND-Gliedes mit einem das erste Steuersignal führenden Steueranschluß verbunden ist, wobei das zweite NAND-Glied mit einem Eingang am Ausgang des dritten NAND-Gliedes angeschlossen ist, wobei das zweite NAND-Glied mit einem anderen Eingang an einem das zweite Steuersignal führenden Steueranschluß angeschlossen ist und wobei das dritte NAND-Glied mit seinen Eingängen an den Ausgängen des ersten NAND-Gliedes und des zweiten NAND-Gliedes angeschlossen ist. Hierdurch ergibt sich der Vorteil einer besonders einfachen Realisierung für den Zwischenspeicher.

Gemäß einer noch weiteren zweckmäßigen Ausgestaltung der Erfindung enthalten das erste NAND-Glied und das zweite NAND-Glied je ein Mehrfach-Emitter-Transistorgatter und je ein erstes invertierendes Transistorverstärkerpaar, und das dritte NAND-Glied weist ein zweites invertierendes Transistorverstärkerpaar auf. Hierdurch ergibt sich in vorteilhafter Weise ein besonders geringer schaltungstechnischer Aufwand für die Realisierung der drei NAND-Glieder des Zwischen-Speichers.

Anhand von Zeichnungen wird die Erfindung nachstehend bespielsweise näher erläutert

F i g. 1 zeigt schematisch einen Schaltplan einer bevorzugten Ausführungsform der Schaltungsanordnung gemäß der Erfindung;

F i g. 2 zeigt ein Blockdiagramm der in F i g. 1 dargestellten Schaltungsanordnung;

Fig.3 zeigt das Schaltsymbol einer bekannten Feldeffekt-Transistor-Einrichtung, die die Eingangssignale für die Umsetzschaltung gemäß der bevorzugten Ausführungsform der Erfindung liefert

Im folgenden sei auf F i g. 1 näher eingegangen. Gemäß F i g. 1 ist ein Eingangsanschluß 10 vorgesehen, an dem der Kollektor eines Transistors Q1, die Basis eines Transistors Q 2 und die Kathode einer Diode D1 angeschlossen sind- Der Emitter des Transistors Q 1 ist über einen Widerstand R1 geerdet, d h. er führt Erdpotential. Der Emitter des Transistors Q 2 ist mit der Basis eines Transistors Q 3 verbunden, und ferner ist der betreffende Emitter über einen Widerstand R 2 geerdet Der Kollektor des Transistors <?3 ist mit einem ersten Emitter eines Mehrfachemitter-Transistors (?4 verbunden, ferner mit dem Kollektor des Transistors Q 2 sowie mit der Anode der Diode D1 und über den Widerstand R 3 mit einer Speisespannungsklemme Va. Der Emitter des Transistors Q 3 ist geerdet

Die Basis des Transistors Q Λ ist über einen Widerstand A4 an der Speisespannungsklemme Va angeschlossen, während der Kollektor des Transistors Q4 mit der Basis eines Transistors Q5 verbunden ist. Der Emitter des Transistors Q5 ist mit der Basis eines Transistors ζ)6 verbunden und außerdem über einen Widerstand R 5 geerdet. Der Kollektor des Transistors Q5 ist mit dem Kollektor des Transistors ζ)6 verbunden und ferner mit der Basis eines Transistors Q 7 sowie mit dem Kollektor eines Transistors Q 15 und mit dem Kollektor eines Transistors Q16. Ferner ist der Kollektor des Transistors Q5 über einen Widerstand R 6 an der Speisespannungsklemme Va angeschlossen. Der Emitter des Transistors Q 6 ist geerdet. Der Emitter des Transistors Q 7 ist mit der Basis des Transistors Q 8 verbunden und über einen Widerstand R 7 geerdet. Der Kollektor des Transistors Q 7 ist mit dem Kollektor des Transistors (?8 der Basis des Transistors Q 10. einem ersten Emitter des Mehrfachemitter-Transistors Q14 und über den Widerstand R 8 mit der Speisespannungsklemme Va verbunden. Der Emitter des Transistors C 8 ist geerdet.

Der Emitter dos Transistors Q10 ist mit der Basis des Transistors Q13 verbunden und über den Widerstand R 10 geerdet. Der Kollektor des Transistors Q10 ist mit dem Kollektor des Transistors Q9 verbunden und ferner mit der Basis des Transistors Q11 und über den Widerstand /?9 mit der Speisespannungsklemme Va. Der Emitter des Transistors ζ)9 ist geerdet. Der Kollektor des Transistors QIl ist mit dem Kollektor des Transistors Q12 verbunden und über den Widerstand R 12 an der Speisespannungsklemme Va angeschlossen. Der Emitter des Transistors Q11 ist mit der Basis des Transistors ζ) 12 verbunden und über einen Widerstand RW geerdet. Der Emitter des Transistors Q12 ist mit der Ausgangsklemme 11 verbunden und außerdem mit dem Kollektor des Transistors (?13. Der Emitter des Transistors <?13 ist geerdet.

Der Emitter des Transistors Q15 ist mit der Basis des Transistors Q 16 verbunden und über einen Widerstand R14 geerdet. Der Emitter des Transistors Q16 ist ebenfalls geerdet. Die Basis des Transistors ζ) 15 ist mit dem Kollektor des Mehrfach-Emitter-Transistors Q14 verbunden. Die Basis des Mehrfachemitter-Transistors Q14 ist über den Widerstand R 13 an der Speisespannungsklemme bzw. -leitung Va angeschlossen.

Die Basis des Transistors Q1 ist mit der Basis des Transistors Q18 und mit dem Emitter des Transistors <? 17 verbunden. Der Kollektor des Transistors Q17 ist mit der Speisespannungsklemme Va verbunden. Die Basis des Transistors ζ) 17 ist mit dem Kollektor des Transistors <?18 verbunden und außerdem über den Widerstand R15 mit der Speisespannungsklemme Va. Der Emitter des Transistors QiS ist über den Widerstand R16 geerdet

Der zweite Emitter des Mehrfachemitter-Transistors <?4 ist mit dem Kollektor eines Transistors Q 20 und dem Kollektor eines Transistors <?21 verbunden. Der Emitter des Transistors Q 21 ist geerdet, und die Basis des Transistors Q 21 ist mit dem Emitter des Transistors <? 20 verbunden und über den Widerstand R 18 geerdet Die Basis des Transistors <?20 ist mit dem Kollektor des Transistors Q19 verbunden. Die Basis des Transistors (?19 ist über den Widerstand Ä17 an der Speisespannungsklemme Va angeschlossen, und der Emitter des Transistors ζ) 19 ist an der Abtastimpulsklemme 12 angeschlossen und mit der Kathode der Diode D 2 verbunden. Die Anode der Diode D 2 führt Erdpoten-

tial, bzw. sie ist geerdet.

Der zweite Emitter des Mehrfachemitter-Transistors Q 14 ist mit dem Kollektor eines Transistors ζ) 23 und dem Kollektor eines Transistors Q 24 verbunden. Der Emitter des Transistors Q 24 ist geerdet, und die Basis des Transistors Q 24 ist mit dem Emitter des Transistors Q 23 verbunden und über einen Widerstand R 20 geerdet. Die Basis des Transistors ζ>23 ist mit dem Kollektor des Transistors Q 22 verbunden. Die Basis des Transistors ζ) 22 ist über den Widerstand R 19 an der Speisespannungsklemme Va angeschlossen, und der Emitter des Transistors Q22 ist an einer Voreinstellungsklemme 13 angeschlossen und mit der Kathode der Diode D 3 verbunden. Die Anode der Diode D 3 führt Erdpotential bzw. sie ist geerdet.

Die Basis des Transistors Q9 ist mit dem Emitter eines Transistors ζ) 26 verbunden und über den Widerstand R 23 geerdet. Der Kollektor Q2f> ist über den Widerstand R 22 an der Speisespannungsklemme Va angeschlossen, und die Basis des Transistors ζ) 26 ist mit dem Kollektor des Transistors C* 25 verbunden. Die Basis des Transistors Q 25 ist über den Widerstand R 21 an der Speisespannungsklemme Va angeschlossen, und der Emitter des Transistors ζ) 25 ist an einer Abschaltklemme 14 angeschlossen und mit der Kathode der Diode D 4 verbunden. Die Anode der Diode D 4 ist geerdet.

Diese Schaltungsanordnung kann nun entweder durch die Verwendung von diskreten Bauelementen realisiert werden oder durch die Anwendung integrierter Schaltungstechniken. Bei der bevorzugten Ausführungsform sind die folgenden Werte für die nachstehend angegebenen Widerstände gewählt worden:

R 15 beträgt 12 ■ 10^ Ohm; R2,R4,RU. R 13, RV, R 19 und /?21 betragen 4 · 10'Ohm; R 3. R6 und R8 betragen 2 · 10³Ohm: R5, RT, /?9, R 14, R 18, /?20und Λ 22 betragen 1 · 10³Ohm; ff 10 und /?23 betragen 500 Ohm; /?12 beträgt 120 Ohm und R 1 und R 16 betragen 50 Ohm. Es sei jedoch bemerkt, daß auch andere Werte für diese Widerstände gewählt werden können. Die Speisespannungsklemme Va führt ein Potential von +5VoIt in bezug auf Erde bei der bevorzugten Ausführungsform der Erfindung. Auch hierbei können auch andere Potentialwerte verwendet werden.

Im folgenden sei die Arbeitsweise der bevorzugten Ausführungsform der Erfindung näher erläutert. Bezugnehmend auf F i g. 1 sei bemerkt, daß die Elemente der Umsetzschaltung in mehrere Netzwerke aufgeteilt sind. Diese Netzwerke sind mit Umsetzschaltung 51, Zwischenspeicher 52, Drei-Zustands-TTL-lnverternetzwerk 53, Strom-Schwellwertnetzwerk 54, Abtastimpulsnetzwerk 55, Voreinstellungsnetzwerk 56 und Abschaltnetzwerk 57 bezeichnet. Die Arbeitsweise der Umsetzschaltung dürfte durch einen Vergleich des Schaltbildes gemäß F i g. 1 mit dem Blockschaltbild gemäß F i g. 2 ersichtlich sein.

Die Umsetzschaltung 51 besteht aus einem Stromfeststellteil 61 und einem invertierenden Verstärker 62. Der Ausgang eines MOSFET-Speicherelementes stellt eine Stromquelle dar (die bei der bevorzugten Ausführungsform etwa 0,6 mA liefert). Die Umsetzschaltung transformiert das der Eingangsklemme 10 zugeführte Stromeingangssignal in ein Spannungsausgangssignal, welches von der Umsetzschaltung abgegeben wird. Der Transistor QI und die Diode Di stellen den Schaltungsteil 61 dar. Der durch den Transistor Q\ fließende Strom und demgemäß die Spannung an der Basis des Transistors Q2 werden durch das Stromschwellwertnetzwerk 54 auf einem nahezu konstanten Wert gehalten, solange ein Strom durch die Diode D 1 geleitet wird b/.v\. fließt. Der der Eingangsklemme 10 zugeführte, über den Transistor Q 1 fließende Strom ersetzt den durch die Diode D1 fließenden Strom. Oberhalb eines Schwellwerts (von 0,3 niA) für den in die Eingangsklemme 10 fließenden Strom ist die Diode D 1 nicht mehr leitend, und die Spannung an der Basis des

ίο Transistors Q 2 steigt an. Die Spannungsänderung an der Basis des Transistors Q 2 wird durch die Transistoren Q 2 und Q 3 (die den invertierenden Verstärker 62 bilden) verstärkt und invertiert, so daß das Potential am Kollektor des Transistors Q3 von etwa 2 Volt auf 1 Volt sinkt. (Um die Erläuterungen zu vereinfachen, wird der höhere Pegel der beiden Spannungspegel als der eines Verknüpfungssignals »1« bezeichnet werden, während der niedrigere Pegel der beiden Spannungspegel als der eines Verknüpfungssignals »0« angesehen wird; dabei werden auch in jenen Fällen, in denen die Pegel keine Spannungspegel sind, die betreffenden Bezeichnungen verwendet werden oder sogar in dem Fall, daß dieselben Pegel in anderen Teilen der Umsetzschaltung auftreten.) F.in Strom unterhalb von 0,3 mA wird der Eingangsklemme 10 für ein Verknüpfungssignal »0« zugeführt. Die Umsetz schaltung 51 invertiert damit die Verknüpfungssignale und gibt ein Spannungsausgangssignal ab. Die verringerte Größe der Spannungsänderung am Ausgang der Umsetzschaltung im Vergleich zu den normalen TTL-Schaltungsspannungspegeln führt zu einer Verbesserung der Ansprechzeit des Netzwerks. Die Forderung nach einem Schwellwertstrom, der die Änderung des Ausgangssignals der Umsetzschaltung bewirkt, stellt ein Verfahren der Diskriminierung bzw. Ausfilterung von Störungen in der MOSFET-Einrichtung dar.

Die Umsetzschaltung 51 ist mit dem Zwischenspeicher 52 verbunden, welches aus Verknüpfungsgliedern besteht, nämlich aus einem NAND-Glied 64. einem NAND-Glied 63 und einem NAND-Glied 65. Die Ausgangssignale der NAND-Glieder 64 und 63 werden gesonderten Eingangsanschlüssen des NAND-Gliedes 65 zugeführt. Das NAND-Glied 64 besteht aus dem Mehrfachemitter-Transistor ζ)4 und dem Transistor-Verstärkerpaar Q5 und (?6. Das NAND-Glied 63 besteht aus dem Mehrfachemitter-Transistor Q 14 und dem Transistor-Verstärkerpaar ζ) 15 und ζ) 16. Das NAND-Glied 65 besteht aus dem Transistorpaar Q7 und Q&. Das Ausgangssignal der Umsetzschaltung 5t wird dem einen Eingangsanschluß des NAND-Gliedes 64 zugeführt. Der zweite Eingangsanschluß des NAND-Gliedes 64 ist an dem Ausgangsanschluß des Abtastimpulsnetzwerks 55 angeschlossen. Das Abtastimpulsnetzwerk 55 ist ein die Transistoren <?19, Q 20 und <?21 umfassender invertierender Verstärker. Da das Abtastimpulsnetzwerk 55 ein invertierender Verstärker ist, führt ein der Abtastimpulsklemme 12 zugeführtes Verknüpfungssignal »0« zu der Abgabe eines Freigabe-Verknüpfungssignals »1« an das NAND- Glied 64, während ein der Abtastimpulsklemme 12 zugeführtes Verknüpfungssignal »1« zur Sperrung des NAND-Gliedes 64 führt Demgemäß führt ein Verknüpfungssignal »1« von der Umsetzschaltung dazu, daß am Ausgangsanschluß des NAND-Gliedes 64 ein Verknüp fungssignal »0« auftritt, wenn der Abtastimpulsklemme 12 ein Verknüpfungssignal »0« zugeführt wird. Wird ein Verknüpfungssignal »0« entweder von dem Ausgangsanschluß des NAND-Gliedes 63 oder des NAND-Glie-

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des 64 abgegeben, so wird an dem Ausgangsanschluß des Verknüpfungsgliedes, bzw. NAND-Gliedes 65 ein Verknüpfungssignal »1« abgegeben. Das Ausgangssignal des Verknüpfungsgliedes 65 wird dem einen Eingangsanschluü des Verknüpfungsgliedes 63 züge- .s führt. Der zweite Eingangsanschlu» des Verknüpfungsgliedes 63 ist mit dem Voreinstt'lliingsnetzwerk 56 verbunden. Das Voreinstellungsnetzwerk 56, welches die Transistoren ς)22, Q2Z und Q 24 umfaßt, stellt einen invertierenden Verstärker dar, der auf das Auftreten eines der Voreinstellungsklemme 13 zugeführten Verknüpfungssignals »0« hin ein Freigabe-Verknüpfungssignal »1« an das Verknüpfungsglied 63 abgibt. Somit wird ein an dem Ausgangsanschluß des Verknüpfungsgliedes 65 und demgemäß am Ausgangsanschluß des Zwischenspeichers 52 abgegebenes Verknüpfungssignal »1« durch den Umlaufweg festgehalten, der das Verknüpfungsglied 63 umfaßt, urd zwar solange, wie das Verknüpfungsglied 63 ein Freigabesignal von dem Voreinstellungsnetzwerk 56 erhält.

Der Ausgangsanschluß des Zwischenspeichers 52 ist mit dem Drei-Zustands-TTL-Inverternetzwerk 53 verbunden. Das Inverternetzwerk 53 besteht aus einem invertierenden Verstärker 67, der die Transistoren Q 10. Q\\,Q\2 und Q 13 umfaßt,und aus einem Schalter 66. der den Transistor ζ>9 umfaßt. Der Ausgangsanschluß des invertierenden Verstärkers 67 ist mit dem Ausgangsanschluß 11 verbunden. Der Schalter 66 ist mit dem Abschaltnetzwerk 57 verbunden. Das Abschaltnetzwerk 57 ist ein Verstärker, der aus den Transistoren Q25 und Q26 besteht. Ein der Abschaltklemme 14 zugeführtes Verknüpfungssignal »1« oder eine elektrisch abgeschaltete oder »freie« Abschaltklemme 14 führt zur Abgabe eines Verknüpfungssignals »1« an den Schalter 66. Der Schalter 66 wird somit betätigt, was dazu führt, daß der Ausgangsanschluß des invertierenden Verstärkers 67 von den Eingangssignalen des Inverternetzwerk 53 elektrisch isoliert bzw. getrennt ist. Die Aktivierung bzw. Betätigung des Schalters 66 bewirkt tatsächlich, daß der Ausgangsanschluß des invertierenden Verstärkers 67 zu einem »freiliegenden« Anschluß wird und als solcher das von dem Ausgangsanschluß 11 erwartete Potential nicht beeinflußt.

Auf diese Weise wird der Ausgangsanschluß 11, der mit dem Ausgangsanschluß des invertierenden Verstärkers 67 verbunden ist, durch die Umsetzschaltung nicht beeinflußt, wenn dem Inverternetzwerk 53 ein Verknüpfungssignal »1« von dem Abschaknetzwerk 57 her zugeführt wird.

Bei geeigneter Abgabe externer Steuersignale führt somit ein dem Eingangsanschluß 10 zugeführtes Verknüpft-ngssignal »0« dazu, daß ein Verknüpfungssi gnal »0·· dem Ausgangsanschluß 11 zugeführt wird Ansonsten ist ein Verknüpfungssignal »I« an den Anschluß 11 vorhanden. Die Spannungspegel dei Verknüpfungssignale »0« und »I« an dem Ausgangsanschluß 11 entsprechen iypischer. TTL-Spannungspegeln Wird das Inverternetzwerk 53 abgeschaltet bzw unwirksam gesteuert, so beeinflußt der Zustand der Umsetzschaltung das Potential am \usgangsanschluO U nicht.

In Fig.3 ist schematisch das MOSFET Element der bevorzugten Ausführungsform und die Verbindung mit der Umsetzschaltung gezeigt. Die dem Signalanschluß 9 zugeführten Signalpegel betragen 5 Volt (das ist Vajund ·- 14,3 Volt; es sei jedoch bemerkt, daß auch Spannungen anderer Werte verwendet werden können. Bei der vorliegenden Ausführungsform ist der Transistor Q27 eine p-Kanal-MOSFET-Einrichtung, so daß die dem Anschluß 9 zugeführte Spannung von 5 Volt den Transistor bzw. die Einrichtung Q 27 im nichtleitenden Zustand hält, während eine dem Anschluß 9 zugeführte Spannung von -14,3 Volt datü führt, daß die betreffende Einrichtung als Stromquelle einen Strom von 0,6 mA an den Eingangsanschluß 10 abgibt.

Die MOSFET-Einrichtung wird durch Temperatur beeinflußt. Bei der bevorzugten Ausführungsform sinkt der Strom von der Einrichtung Q27 um 7% bei einem Temperaturanstieg von 50°C ab. Es hat sich gezeigt, daß die Temperaturänderung des Widerstands R 15 bewirkt, daß der Schwellwertstrom absinkt, während die Temperaturänderung der Basis-Emiitcr-Spannung des Transistors Q18 bewirkt, daß der Schwelllwertstrom ansteigt. Die Temperaturänderung des Stroms des Transistors Q 27 wird durch die kombinierten Temperaturänderungen des Widerstands R 15 und der Basis-Emitter-Spannung des Transistors Q 18 kompensiert. In dem Fall, daß der von dem Transistor ζ>27 verfügbare Strom absinkt (ansteigt), erfährt der Schwellwert für die Aktivierung der Umsetzschaltung eine Herabsetzung (Erhöhung) um einen etwa proportionalen Betrag.

In entsprechender Weise bewirkt ein Ansteigen (Absinken) der Spannung an der Spannungsklemme Va ein Ansteigen des von dem Transistor ζ)27 an den Eingangsanschluß 10 abgegebenen Stromes. Eine Zunahme (Abnahme) der Speisespannung an der Spannungsklemme Va bewirkt jedoch, daß durch das Schwellwertnetzwerk 54 ein erhöhter (verringerter) Schwellwjn festgestellt wird, den ein Eingangssignal überschreiten muß. um die Umsetzschaltung 51 zu aktivieren.

Hierzu 2 Blatt Zeichnungen

Claims (8)

Patentansprüche:

1. Verfahren zur Umsetzung von von einem MOS-Speicher abgegebenen MOS-Speichersignalen, die mit für MOS-Transistorschaltungen charakteristischen Pegeln auftreten, auf diesen MOS-Speichersignalen entsprechende Signale mit von einer TTL-Schaltungsanordnung verai beitbaren Pegeln, dadurch gekennzeichnet, daß die in Form von Stromsignalen auftretenden MOS-Speichersignale in ihnen entsprechende Spannungssignale umgesetzt werden, aus welchen mit Auftreten eines ersten Steuersignals während regenerationsfreier Zeitspannen des MOS-Speichers Zwischenspeichersignale gebildet werden, die mit Auftreten eines zweiten Steuersignals zwischengespeichert und mit Auftreten eines dritten Steuersignals mit den von einer TTL-Schaltungsanordnung verarbeitbaren Pegeln weitergegeben werden.

2. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, dp^'-^h gekennzeichnet, daß eine Umsetzschaltung (51) vorgesehen ist, die auf ihr eingangsseitig als Stromsignale zugeführten MOS-Speichersignale hin entsprechende Spannungssignale abgibt, daß am Ausgang der Urnsetzschaltung (51) ein Zwischenspeicher (52) mit einem Speichersignaleingang angeschlossen ist, daß der Zwischenspeicher (52) an einem ersten Steuereingang (12) ein erstes Steuersignal während regenerationsfreier Zeitspannen des MOS-Speichers für die Bildung eines Zwischenspeichersignals aus dem von der Umsetzschaltung (51) jeweils abgegebenen Spannungssignal aufzunehmen vermag, daß der Zwischenspeicher (52) an einem zweiten Steuereingang (13) ein zur Abspeicherung des jeweiligen Zwischenspeichersignals führendes zweites Steuersignal aufzunehmen vermag und daß am Ausgang des Zwischenspeichers (52) ein durch ein drittes Steuersignal steuerbarer Schalter (66) angeschlossen ist, auf dessen Betätigung hin das in dem Zwischenspeicher (52) jeweils gespeicherte Zwischenspeichersignal mit einem von einer TTL-Schaltungsanordnung verarbeitbaren Pegel abgebbar ist.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß mit der Umsetzschaltung (51) ein Schwellwertnetzwerk (54) verbunden ist, durch welches ein MOS-Speichersignal erst bei Überschreiten eines vorgegebenen Schwellwerts in ein bestimmtes Spannungssignal umsetzbar ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß das Schwellwertne'zwerk (54) ein Verstärkungstransistorpaar (Q 17, QiS) enthält, welches die Basisspannung eines mit seiner Kollektor-Emitter-Strecke an dem Eingangsanschluß (10) der Umsetzschaltung (51) liegenden Transistors (Qi) derart steuert, daß am Kollektor dieses Transistors (Qi) ein Spannungspegel solange konstant gehalten ist, wie der den betreffenden Transistor (Q 1) durchfließende Strom unterhalb des festgelegten Schwellwertes liegt, wobei der den betreffenden Transistor (Q i) durchfließende Strom durch die Summe des eine ebenfalls mit dem genannten Eingnngsanschluß (10) der Umsetzschaltung (51) verbundene Diode (Di) durchfließenden &5 Stromes und des dem Eingangsanschluß (10) der Umsetzschaltung (51) zugeführten Stromes gebildet

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß mit dem Verstärkungstransistorpaar (Q 17, Q18) ein Widerstand (R 16) verbunden ist, dessen Temperaturcharakteristik mit der Temperaturcharakteristik eines der zu diesem Verstärkungstransistorpaar gehörenden Transistoren (Q 17, Q18) so gewählt ist, daß eine Kompensation der Temperaturcharakteristik der den MOS-Speicher bildenden MOS-Transistoren erfolgt.

6. Schaltungsanordnung nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß die von der Umsetzschaltung (51) abgebbaren Spannungssignale mit Pegeln auftreten, die unterhalb der von der TTL-Schaltungsanordnung verarbeitbaren Pegel liegen.

7. Schaltungsanordnung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, daß der Zwischenspeicher (52) aus einem ersten NAND-Glied (64), einem zweiten NAND-Glied (63) und einem dritten NAND-Glied (65) besteht, daß ein Eingang des ersten NAND-Gliedes (64) mit dem Ausgang der Umsetzschaltung (51) verbunden ist, daß ein anderer Eingang des ersten NAND-Gliedes (64) mit einem das erste Steuersignal führenden Stcueranschluß (12) verbunden ist, daß das zweite NAND-Glied (63) mit einem Eingang am Ausgang des dritten NAND-Gliedes (65) angeschlossen ist, daß das zweite NAND-Glied (63) mit einem anderen Eingang an einem das zweite Steuersignal führenden Steueranschluß (13) angeschlossen ist und daß das dritte NAND-Glied (65) mit seinen Eingängen an den Ausgängen des ersten NAND-Gliedes (64) und des zweiten NAND-Gliedes (63) angeschlossen ist.

8. Schaltungsanordnung nach Anspruch 7, dadurch gekennzeichnet, daß das erste NAND-Glied (64) und das zweite NAND-Glied (63) je ein Mehrfach-Emitter-Transistorgatter (QA, ζ>14) und je ein erstes invertierendes Transistorverstärkerpaar (Q 5, Q6; Q15, Q16) enthalten und daß das dritte NAND-Glied (65) ein zweites invertierendes Transistorverstärkerpaar (Q 7, Q 8) aufweist.