DE2149200A1

DE2149200A1 - Anordnung zum Steuern der Informationsuebertragung zwischen einerseits dem Zentralteil und andererseits entweder einem beliebig zugreifbaren Schnellspeicher oder einem beliebig zugreifbaren direkt adressierbaren Grossspeicher einer elektronischen Datenverarbeitungsanlage

Info

Publication number: DE2149200A1
Application number: DE19712149200
Authority: DE
Inventors: Williams John Garland
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1970-10-01
Filing date: 1971-10-01
Publication date: 1972-04-06
Also published as: NL7113424A; DE2149200C3; CA948786A; DE2149200B2; GB1354800A; FR2110917A5; US3701107A

Description

7279-71/Kö/S
RCA Docket No.: 63,712
Convention Datei
October 1, 1970

RCA Corporation, New York, N.Y., V.St.A.

Anordnung zu» Steuern der Informationsübertragung zwischen einerseits de« Zentralteil und andererseits entweder einem beliebig zugreifbaren Schnellspeicher oder einem beliebig zugreifbaren, direkt adressierbaren Großspeicher einer elektronischen Datenverarbeitungsanlage

Die Erfindung betrifft eine Anordnung zum Steuern der Informationsübertragung zwischen einerseits dem Zentralteil und andererseits entweder einem beliebig zugietfbaren Schnellspeicher oder einem beliebig zugreifbaren, direkt adressierbaren Großspeicher einer elektronischen Datenverarbeitungsanlage, bei der Speicherworte jeweils zu Wortblöcken zusammengefaßt sind, mit einem Adressenerzeuger, der ermittelt, ob ein gewünschtes Speicherwort sich im Schnellspeicher oder im Großspeicher befindet, und mit einem Adressierer, der den Schnellspeicher direkt adressiert, wenn sich das gewünschte Speicherwort in ihm befindet.

Eine elektronische Datenverarbeitungsanlage kann einen Magnetkernspeicher mit beliebigem Zugriff (Randomspeicher) als Hauptspeicher sowie einen oder mehrere periphere Magnettrommel··,Magnetplatten- oder Magnetbandspeicher großer Kapazität enthalten. Bei einer solchen Anlage ist nur der Magnetkernspeicher direkt durch den Zentralteil (Rechen- oder Verarbeitungseinheit) adressierbar, und die in den peripheren Speichern enthaltenen Informationen müssen zum Magnetkernspeicher übertragen werden, bevor sie vom

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Zentralteil benutzt oder verwertet werden können.

Ein gegebener direkt adressierbarer Magnetkernhauptspeicher läßt sich nur um den Preis einer Verringerung der Arbeitsgeschwindigkeit und/oder einer Kostenerhöhung vergrößern (um ihn der für einen bestimmten Anwendungszweck gewünschten Kapazität anzupassen). Es wurde daher vorgeschlagen, eine Speicherhierarchie mit einem beliebig zugreifbaren Magnetkernspeicher, der groß und verhältnismäßig billig pro gespeicherte Informationseinheit sowie direkt adressierbar ist, und einem zusätzlichen, verhältnismäßig kleinen Schnellspeicher mit beliebigem Zugriff vorzusehen. Der Zentralteil der Anlage kann direkt Informationen entweder im zusätzlichen kleinen Schnellspeicher oder im großen, langsamen Magnetkernspeicher adressieren. Innerhalb einer solchen Hierarchie ist es dann wünschenswert, daß die am häufigsten gebrauchten Informationen im Schnellspeicher, dagegen die am seltensten gebrauchten Informationen im Großspeicher gespeichert sind.

Der Erfindung liegt daher die Aufgabe zugrunde, eine, verbesserte Anordnung zum Verkehren mit und zwischen den entsprechenden Speichern in der oben genannten Hierarchie zu schaffen.

Zur Lösung dieser Aufgabe ist eine Anordnung der eingangs genannten Art erfindungsgemäß gekennzeichnet durch einen zweiten Adressierer, der, wenn das gewünschte Speicherwort sich im Großspeicher befindet, während eines großen Prozentsatzes der Zeit den Großspeicher direkt adressiert und während des übrigen kleinen Prozentsatzes der Zeit den das gewünschte Speicherwort enthaltenden Wortblock vom Großspeicher zum Schnellspeicher überträgt.

Nachstehend wird an Hand der Zeichnung, deren einzige Figur das Blockschaltschema einer Datenverarbeitungsanlage mit erfindungs_ gemäßer Anordnung zeigt, eine bevorzugte Ausführungsform der Erfindung erläutert.

Die in der Figur gezeigte Datenverarbeitungsanlage hat einen Zentralteil 10, einen verhältnismäßig kleinen Schnellspeicher 12 mit beliebigem Zugriff und einen verhältnismäßig langsamen, direkt adressierbaren Großspeicher mit beliebigem Zugriff 14. Der Schnell-

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speicher 12 und der Großspeicher 14 haben je ein Adressenregister AR und je ein Speicherdatenregister MR. Ein Datenregister 16, das im Zentralteil 10 enthalten sein kann, ist für zwischen dem Zentral^ teil 10 und den Speicherregistern der Speicher $2 und 14 übertragene Daten vorgesehen. Beide Speicher können Magnetspeicher, beispielsiieise Magnetkernspeicher, sein. Statt dessen kann der Schnellspeicher auch ein Halbleiterspeicher sein.

Der Zentralteil 10 ist Seiten- oder blockorientiert und arbeitet mit virtuellen Speicheradressen, die über eine Leitung einem Virtuelladressenregister 18 zugeführt sind. Der Inhalt des Virtuelladressenregisters 18 wird einem Übersetzer 20 zugeleitet, der die virtuelle Speicheradresse in eine reelle oder wirkliche Speicheradresse übersetzt, die in ein Reelladressenregister eingegeben wird. Der Inhalt des Reelladressenregisters 22 ist eine Adresse in entweder dem einen oder dem anderen der beiden Speicher 12, 14· Dieses System ermöglicht die Durchführung von Programmen unter \^;erwendurij2; von virtuellen Speicheradressen, die nicht die reellen oder wirklichen Speicherzellen in den beiden Speichern kennzeichnen. Der '.übersetzer 20 übersetzt automatisch virtuelle Adressen in diejenigen reellen Adressen, die verwendet werden, um den Schnellspeicher 12 und den Großspeicher I4 am wirksamsten auszunutzen. Vorkehrungen zur Handhabung von virtuellen und reellen Adressen sind normalerweise bei Datenverarbeitungsanlagen vom sogenannten Time-sharing-Typ (Anlagen mit zeitgeschachteltem Simultan betrieb) getroffen. Die entsprechenden Anordnungen sind normalerweise so eingerichtet, daß die wortweise Übertragung von Seitenoder Blockeinheiten von Speicherinformationen zwisiien einem Schnellspeicher und einem Großspeicher möglich ist. Dies wird mit Hilfe eines herkömmlichen Unterbrechungssystems mit einem Unterbrechungssignalgenerator und -register 26 erreicht.

Der Tnhalt des Reelladressenregisters 22 wird über eine Sammelschiene (Sammel- oder Mehrfachleitung) 28 einem Adressenvergleicher ,30 zugeleitet. Der Vergleicher hat einen weiteren Eingang A_, der die Teilungslinie zwischen den Adressenstellen im Schnellspeicher 12 und den Adressenstellen im Großspeicher 14 darstellt. Wenn die dem Adressenvergleicher 30 zugeleitete Adresse kleiner

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oder gleich A ist, tastet das Signal am Vergleicherausgang 31 ein Verknüpfungsglied 32 auf, so daß die Adresse zum Adressenregister AR des Schnellspeichers 12 durchläuft. Auf diese Weise wird die gewünschte Wortspeicherzelle adressiert, so daß ein Informationswort vom Speicher über das Speicherregister MR und das Datenregister 16 zum Zentralteil 10 oder von diesem zur adressierten Speicherzelle im Speicher übertragen werden kann.

Wenn dagegen die dem Vergleicher 30 über die Sammelschiene 2 8 angelieferte reelle Adresse größer als A ist, so tastet das Signal am Vergleicherausgang 33 ein Verknüpfungsglied 34 auf. Das aufgetastete Verknüpfungsglied 34 leitet eine momentan anwesende willkürliche oder beliebige Nummer oder Zahl von einem Beliebigzahlgenerator 36 an ein Beliebigzahlregister 38. Der Inhalt des Beliebigzahlregisters 38 wird einem Beliebigzahlvergleicher 40 zugeleitet, der außerdem als zweite Eingangsgröße JP eine Wahrscheinlichkeitszahl empfängt, die mit der beliebigen Zahl verglichen wird, um eine willkürliche, statistische Wahrscheinlichkeitsentscheidung zu treffen. Das heißt, der Vergleicher 40 liefert ein Ausgangssignal bei 41, wenn die beliebige Zahl größer als P ist, während er ein Ausgangssignal bei 43 liefert, wenn die beliebige Zahl gleich oder kleiner als JP ist. Der Wert von P_ wird so gewählt, daß die große Mehrheit der beliebigen Zahlen größer als _P ist und die wenigen übrigen beliebigen Zahlen kleiner oder gleich P_ sind. Der Wert von P_ kann in bezug auf die Anzahl von verschiedenen willkürlichen Zahlen so gewählt werden, daß z.B. der Ausgang 43 des Vergleichers 40 im Durchschnitt je einmal pro 2500 Mal und der Ausgang 41 2499 von 2 500 Mal erregt wird. Der Beliebigzahlgenerator 36, das Verknüpfungsglied 34, das Beliebigzahlregister 38 und der Beliebigzahl vergleicher 40 bilden einen Wahrscheinlichkeitsgeber mit einem ersten Ausgang 43, der einen kleinen Bruchteil der Zeit erregt wird, und einem zweiten Ausgang 41, der den übrigen, größeren Teil der Zeit erregt wird. Wenn der Ausgang 4I des Vergleichers 40 erregt ist, wie es am weitaus häufigsten der Fall ist, wird ein Verknüpfungsglied 44 aufgetastet, so daß die reelle Adresse von der Sammelschiene 28 zum Adressenregister AR des Großspeichers 14 übertragen wird. Daraufhin wird ein Informationswort zwischen der adressierten Speicherzelle im Speicher M und dem Zentralteil 10

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übertragen.

Wenn dagegen der Ausgang 43 des Vergleichers 40 erregt ist, wie es nurselten der Fall ist, wird das Signal über eine Leitung 45f einen Schalter 46 und eine Leitung 45' zum Unterbrechungsgenerator 24 übertragen. Der Schalter46 kann ein unter Programmsteuerung arbeitender elektronischer Schalter sein« Der Unterbrechungsgenerator 24 signalisiert dem Zentralteil über die Leitung 2S₃ die Übertragung eines Informationsblocks vom Großspeicher I4 zum Sehnellspeicber 12 einzuleiten und durchzuführen. Der jeweils übertragene Informationsblock ist derjenige Block, der das durch die reelle Adresse auf der Saamelschiene 28 gekennzeichnete Speicherwort enthält. Diese reelle Adresse läuft durch ein Verknüpfungsglied 47, wenn dieses vom Unterbrechungsgenerator 24 aufgetastet ist, zu einem Unterbrechungsinformationsregister 26. Der Inhalt des Registers 26 wird dem Zentralteil über die Leitung 27 zur Verfügung gestellt. Nachdem der Zentralteil 10 die Übertragung eines Blocks zum Schnellspeicher 12 vollendet hat, modifiziert er über die Leitung I9 eine Tabelle im Übersetzer 20 so, daß sie die geänderte reelle Adresse des übertragenen Informationsblocks wiedergibt.

Falls die Anzahl der in den Schnellspeicher 12 übertragbaren Blöcke begrenzt sein soll, schaltet man mittels eines Schalters 46 einen Zähler 48, der die übertragenen Blöcke zählt, und einen Vergleicher 50 ein. In diesem Fall wird jeweils bei Erregung des Ausgangs 43 des Vergleichers 40 über die Leitung 49 der Zähler 48 vorgerückt. Durch Vergleichen des Zählwerts des Zählers 48 mit einer vorbestimmten Maximalzahl K im Vergleicher 50 wird festgestellt, ob eine Blockübertragung zulässig ist. Der Wert von K kann so gewählt werden, daß Blockübertragungen nicht mehr zugelassen werden, nachdem z.B. 50 oder 60 Prozent der im Großspeicher 14 vorhandenen Blöcke in den Schnellspeicher 12 übertragen sind. Solange der Zählwert des Zählers 48 kleiner oder gleich K ist, wird der Ausgang 51 des Vergleichers 50 erregt, was zur Folge hat, daß . das Unterbrechungssystem in der beschriebenen Weise arbeitet. Wird dagegen der Ausgang 53 des Vergleichers 50 erregt, was anzeigt, daß der Zähler einen Zählwert, der größer ist als IC, erreicht hat, so wird das Verknüpfungsglied 54 aufgetastet mit der Folge, daß

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die reelle Adresse von der Sammelschiene 28 zum Adressenregister AR des¹Großspeichers 14 läuft.

Im Betrieb der Anordnung wird vorausgesetzt, daß ein durchzuführendes Programm sich anfänglich im Großspeicher 14 befindet. Im Verlauf der Durchführung der Befehle des Programms schickt der Zentralteil 10 nacheinander Adressen über die Leitung 17 zum Virtuelladressenregister 18. Die Tabellen im Übersetzer 20 registrieren anfänglich die Tatsache, daß sämtliche reellen Adressen sich im Großspeicher 14 befinden. Es werden daher die anfänglichen virtuellen Adressen aus dem Register 18 vom übersetzer 20 in reelle Adressen übersetzt, die über das Register 22 zur Sammelschiene 28 gelangen. Der Adressenvergleicher 30 stellt fest,daß die anfänglichen reellen Adressen sich im Großspeicher 14 befinden, und entsprechend wird eine beliebige Zahl vom Generator 36 über das Verknüpfungsglied 34 und das Register 38 zum Beliebigzahlvergleicher 40 geleitet. Der Vergleicher 40 arbeitet in willkürlicher Weise so, daß er fast immer ein Signal am Ausgang 41 liefert, das das Verknüpfungsglied 44 auf tastet, so daß die reeLle Adresse zum Adressenregister AR des Großspeichers 14 gelangt. Der Bruchteil der Zeit, wo dies nicht der Fall ist, kann im Durchschnitt z.B. 1/2500 oder l/lOOOO betragen, d.h. je einmal pro 2500 bzw. 10000 Zugriffe.

Die Wahrscheinlichkeitszahl von einmal in je mehreren tausend Zugriffen kann z.B. aus dem Bruch: 100, dividiert durch die Gesamtzahl der während der Durchführung des Programms erfolgenden Adressierungen ermittelt werden. Bei der Untersuchung von vier Computerprogrammen wurde gefunden, daß ungefähr 300 000 bis 3 Millionen Speicherzugriffe bei der Durchführung der untersuchten Programme stattfanden. Es ergibt sich daher eine erhebliche Anzahl von anfänglichen Direktzugriffen zum Großspeicher 14, ehe ein Zugriff ein Signal am Ausgang 43 des Vergleichers 40 hervorruft, das eine Unterbrechung und die Übertragung eines vollständigen Blockes mit dem gewünschten Speicherwort vom Großspeicher 14 zum Schnellspeicher 12 auslöst. Der Übersetzer 20 wird dann so modifiziert, daß er die Tatsache wiedergibt, daß die reelle Adresse des übertragenen Blocks eine Adresse im Schnellspeicher 12 ist.

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Danach kann es bei weiteren Speicherzugriffen geschehen, daß sich ein gesuchtes Speicherwort im Schnei !.speicher 12 befindet. Wenn das der Fall ist, tastet der Adressenvergleicher ,30 das Verknüpfungsglied .32 auf und leitet die Adresse zum Schnellspeicher 12 Später findet der Vergleicher ,30 eine Adresse im Großspeicher 14 vor, die die Übertragung eines weiteren Blocks vom Großspeicher 14 zum Schnellspeicher 12 zur Folge hat. Es ist dann etwas wahrscheinlicher, daß eine künftige Speicheradresse sich im Schnellspeicher 12 befindet und daher schnell verarbeitet werden kann.

Es wurde gefunden, daß beim Ablauf eines typischen Computerprogramms in einer blockorientierten Anlage 50 Prozent der Blöcke auf ungefähr 05 Prozent der Speicherzugriffe entfallen, während die übrigen 50 Prozent der Blöcke auf nur ungefähr 5 Prozent der Zugriffe entfallen. Wenn daher die aktivsten 50 Prozent der Blöcke sich im Schnellspeicher 12 befinden, kann die Anlage 9 5 Prozent der Zeit mit der hohen Arbeitsgeschwindigkeit des Schnellspeichers 12 arbeiten. Jedoch können diejenigen 50 Prozent der Blöcke, die am meisten aktiv sind, für ein selten abgewickeltes Programm nicht mit irgendwelchen zweckmäßigen oder wirtschaftlichen Mitteln ermittelt werden.

Die Erfindung beruht auf einer Untersuchung der statistischen Eigenschaften der Blockaktivität, d.h. der statistischen Wahrscheinlichkeit, daß ein gewünschtes Speicherwort sich in dem selben Block wie ein zuvor gesuchtes Wort befindet. Es wurde festgestellt, daß beim Abwickeln von vier typischen Programmen mit der hier beschriebenen Anlage im \^rerlauf der Durchführung eines Programms 50 Prozent der Blöcke übertragen und 80 Prozent der Adressierungen an den Schnellspeicher 12 gerichtet werden. Würden 50 Prozent der Blöcke willkürlich vom Großspeicher zum Schnellspeicher übertragen, so wäre zu erwarten, daß nur 50 Prozent der Speicheradressierungen an den Schnellspeicher 12 gerichtet sind. Mit der vorliegenden Anlage wird daher erreicht, daß 80 Prozent der Adressierungen sich an den Schnellspeicher richten, gegenüber 50 S bei willkürlicher Übertragung, was ein recht gutes Resultat ist, gemessen an dem theoretischen Maximum von 05 Prozent, wenn der Schnellspeicher diejenigen 50 Prozent der Blöcke enthält, die als die am meisten

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Patentansprüche

ill Anordnung zum Steuern der Informationsübertragung zwischen einerseits dem Zentralteil und andererseits entweder einem beliebig zugreifbaren Schnellspeicher oder einem beliebig zugreifbaren, direkt adressierbaren Großspeicher einer elektronischen Datenverarbeitungsanlage, bei der Speicherworte jeweils zu Wortblöcken zusammengefaßt sind, mit einem Adressenerzeuger, der ermittelt, ob ein gewünschtes Speicherwort sich im Schnellspeicher oder im Großspeicher befindet, und mit einem Adressierer, der den Schnellspeicher direkt adressiert, wenn sich das gewünschte Speicherwort in ihm befindet, gekennzeichnet durch einen zweiten Adressierer (36, 34.» 38, 40j 44) > der, wenn das gewünschte Speicherwort sich im Großspeicher (14) befindet, während eines großen Prozentsatzes der Zeit den Großspeicher (14) direkt adressiert und während des übrigen kleinen Prozentsatzes der Zeit den das gewünschte Speicherwort enthaltenden Wortblock vom Großspeicher (14) zum Schnellspeicher (I2)überträgt.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet , daß der zweite Adressierer eine Wahrscheinlichkeit seinrichtung enthält, die zwischen dem direkten Adressieren des Großspeichers (14) und der Übertragung eines Wortblocks vom Großspeicher (14) zum Schnellspeicher (12) wählt.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Wahrscheinlichkeitseinrichtung einen Beliebigzahlgenerator (36) zum Erzeugen einer beliebigen Zahl enthält.

4. Anordnung nach Ansprtich 3, dadurch gekennzeichnet, daß die Wahrscheinlichkeitseinrichtung außerdem einen Vergleicher (40) enthält, der feststellt, ob eine vom Beliebigzahlgenerator (36) gelieferte Zahl größer oder kleiner als ein vorbestimmter Wert (P) ist.

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Claims

aktiven Blöcke bekannt sind. Das heißt, die Effektivität der vorliegenden Anlage beträgt ungefähr (8O-5O)/(95-50) oder 2/3 derjenigen Effektivität, die ein blockorientiertes System überhaupt
haben kann.

Wenn die maximale Anzahl der vom Großspeicher 14 in den
Schnellspeicher 12 übertragbaren Blöcke durch das Eingreifen des
Vergleichers 50 auf maximal 60 Prozent der Blöcke begrenzt wird,
werden bei einem typischen Programm ungefähr 45 Prozent der Blöcke in den Schnellspeicher 12 übertragen, mit dem Resultat, daß ungefähr 77 Prozent aller Speicheradressierungen sich an den Schnellspeicher 12 richten. Die Verwendung des Zählers 48 für übertragene Blöcke sowie des Vergleichers 50 ist dann erwünscht, wenn die Anzahl der Blöcke im Schnellspeicher 12 beschränkt sein soll. Diese zusätzliche Maßnahme ist mit einer nur geringfügigen Verschlechterung der Effektivität verbunden.

Bei der Realisierung der Erfindung sind eine Reihe von Faktoren im Hinblick auf die Maximalisierung der Leistung der Anlage
zu berücksichtigen. Die relativen Größen und relativen Geschwindigkeiten des Schnellspeichers 12 und des Großspeichers 14 sind
wichtig bei der Bestimmung des anzuwendenden Wahrscheinlichkeitsfaktors JP. Ferner sollte man den Zeit - und Programmierungsaufwand berücksichtigen, der für die Übertragung eines Blocks vom Großspeicher 14 zum Schnellspeicher 12 erforderlich ist, da diese Übertragung Wort für Wort erfolgt. Ein weiterer zu berücksichtigender Faktor ist die Anzahl der in jedem Speicherblock enthaltenen
Speicherworte.

Die Vergleicher 30, 40 und 50 können je als ein Register mit einem Decodierer mit Eingangsanschlüssen an die Registerstufen und mit zwei Ausgängen ausgebildet sein. Der Decodierer ist im Hinblick auf die entsprechende Vergleichskonstante, A, P bzw. K, so eingerichtet, daß sich je nach dem Inhalt des Vergleicherregisters eine Erregung entweder des einen oder des anderen der Vergleicherausgänge ergibt. Statt dessen kann man auch eine Ausführung verwenden, bei der die Konstanten, besonders die Konstanten P und K, variabel sind und der Kontrolle des Programmierers unterliegen.

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5. Einrichtung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen Zähler (48) zum Begrenzen der maximalen Anzahl der vom Großspeicher (14) zum Schnellspeicher (-12) übertragenen Wortblöcke.

6. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der kleine Prozentsatz der Zeit in der Größenordnung von 100, dividiert durch die Gesamtzahl der für die Abwicklung eines Computerprogramms erforderlichen Speicheradressierungen, beträgt.

7. Anordnung nach Anspruch 1, bei welcher der Adresserer zeuger ein Reelladressenregister für die reelle Adresse eines in einem der beiden Speicher zu suchenden Speicherwortes enthält und der erste Adressierer einen Adressenvergleicher, der den Inhalt des Reelladressenregisters empfängt und einen ersten Ausgang, der bei Erregung, eine Speicherzelle im Schnellspeicher anzeigt, sowie einen zweiten Ausgang, der bei Erregung eine Speicherzelle im Großspeicher anzeigt, aufweist, sowie Verknüpfungsglieder, die bei Erregung des ersten Ausgangs des Adressenvergleichers den Inhalt des Reelladressenregisters für die Adressierung des Schnellspeichers verwenden, enthält, dadurch gekennzeichnet, daß der zweite Adressierer eine Wahrscheinlichkeitseinrichtung,die bei Erregung des zweiten Ausgangs (33) des Adressenvergleichers (30) über einen sehr großen Zeitanteil an einem ersten Ausgang (41) und über den übrigen kleinen Zeitanteil an einem zweiten Ausgang (43) erregt ist, sowie Verknüpfungsglieder (44)> die bei Erregung des ersten Ausgangs (41) der Wahrscheinlichkeitseinrichtung den Inhalt des Reelladressenregisters (22) für die Adressierung des Großspeichers (14) verwenden, enthält und daß ein Unterbrechungsgenerator (24) bei Erregung des zweiten Ausgangs (43) der Wahrscheinlichkeitseinrichtung unter Steuerung durch den Inhalt des Reelladressenregisters (22) das Arbeiten des Zentralteils (10) unterbricht und den Zentralteil veranlaßt, einen Wortblock, der das durch den Inhalt des Reelladressenregisters gekennzeichnete Speicherwort enthält, vom Großspeicher (I4) zum Schnellspeicher (12) überträgt.

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8. Anordnung nach Anspruch 7_f dadurch gekennzeichnet, daß die Wahrscheinlichkeitseinfichtung einen Beliebigzahlgenerator (36) und einen Vergleicher (40) enthält, der zwei Ausgangsgrößen- liefert, ■ um festzustellen, ob eine erzeugte beliebige Zahl größer oder kMner als ein vorbestimmter Wert ist.

9. Anordnung nach Anspruch 7 oder 8, gekennzeichnet durch einen Zähler (48), der die maximale Anzahl der zum Schnellspeicher (12) übertragenen Wortblöcke· begrenzt.

10. Anordnung nach Anspruch 7> 8 oder 9> dadurch gekennzeichnet, daß der kleine Zeitanteil in der Größenordnung von 100, dividiert durch die Gesamtzahl der für die Abwicklung eines Computerprogramms erforderlichen Speicheradressierungen, beträgt.

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L e e r s e i t