DE2025916A1 - Dekodiernetzwerk mit Fehlersicherung bzw Fehleranzeige - Google Patents
Dekodiernetzwerk mit Fehlersicherung bzw FehleranzeigeInfo
- Publication number
- DE2025916A1 DE2025916A1 DE19702025916 DE2025916A DE2025916A1 DE 2025916 A1 DE2025916 A1 DE 2025916A1 DE 19702025916 DE19702025916 DE 19702025916 DE 2025916 A DE2025916 A DE 2025916A DE 2025916 A1 DE2025916 A1 DE 2025916A1
- Authority
- DE
- Germany
- Prior art keywords
- error
- binary
- event
- elements
- decoding network
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/085—Error detection or correction by redundancy in data representation, e.g. by using checking codes using codes with inherent redundancy, e.g. n-out-of-m codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Logic Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
IBM Deutschland Internationale Büro-Matehinen Ge$elUehaft mbH
Böblingen, den 20. Mal 1970 1 mö-ba
Die Erfindung betrifft ein Dekodiernetzwerk mit Fehlersicherung
bzw. Fehleranzeige unter Verwendung von logischen Verknüpfungsgliedern, die im Falle des Auftretens eines zu einem fehlerhaften Ausgangssignal führenden Bauelementfehlers einen bestimmten
binären Ausgangssignalzustand einnehmen.
Elektronische Datenverarbeitungsanlagen werden in zunehmendem Maße komplexer und bezüglich ihrer Schaltkreismenge umfangreicher. Andererseits bedeuten zusätzliche Schaltkreise immer neue
Fehlerquellen, so daß mit einem komplexeren Rechneraufbau auch die Bemühungen zur Steigerung der Zuverlässigkeit der einzelnen
Schaltkreise verstärkt werden müssen. Dennoch sind Bauelementfehler bei vernünftigem Kostenaufwand nicht absolut zu vermeiden. Es wurden daher bereits äußerst zahlreiche Fehlerprüf- und
erkennungsverfahren untersucht und entsprechende Schaltungen entwickelt. Man geht dabei davon aus, daß irgendwelche zu einem
falschen Ergebnis führenden auftretenden Fehler möglichst schnell entdeckt und dem Bedienungspersonal angezeigt werden sollten. Eine bekannte Methode zur Fehlerprüfung besteht darin, jedem Binärwort eine zusätzliche Binärstelle zuzufügen, in der in Form einer
009882/1906
binären "Null" oder "Eins" die Anzahl der in dem zugehörigen Binärwort vorkommenden Binärbedeutungen desselben Typs auf eine gerade bzw. ungerade Anzahl ergänzt wird. So einfach diese Methode
ist, erfordert sie dennoch bezüglich der benötigten Ubertragungskanäle sowie Speicherstellen usw. je eine "Parity"-Stelle mehr,
was bei einem umfangreichen Verknüpfungssystem letztlich einen sehr großen Aufwand bedeutet. Schließlich ist bei einem solchen
und auch bei anderen Fehlerprüfsystemen nicht gewährleistet, daß
bei einem Fehler des Prüfsysteme dieser mit angezeigt wird.
Insbesondere stellen in elektronischen Datenverarbeitungsanlagen
an den verschiedensten Stellen benötigte Dekodiernetzwerke bezüglich auftretender Fehler kritische Stellen dar. Derartige Dekoder weisen meist mehrere Eingangsleitungen auf, an denen eine
Information in codierter Form, z. B. eine Adreßinformation, anliegt. In vielen Fällen soll aus einem derartigen Eingangssignal«
ein einziger von mehreren Ausgängen ausgewählt und angesteuert werden. Neben dem Fehler, daß ein falscher Ausgang gewählt wird,
treten häufig Fehler auf, aufgrund derer mehrere oder überhaupt
kein Ausgang angesteuert werden. Auf die Erkennung und Anzeige derartiger bei einem Dekodiernetzwerk auftretender Fehler ist
die vorliegende Erfindung gerichtet.
Aus der Veröffentlichung "IEEE Transactions on Electronic Computers", Juni 1967, Seiten 282 - 289, ist es bekannt, beim Aufbau fehlergesicherter Verknüpfungsnetzwerke logische Verknüpfungsglieder einzusetzen,.die im Falle eines Bauelementfehlers einen
bestimmten Binärzustand an ihrem Ausgang einnehmen. Darüber hinaus sind die einzelnen Verknüpfungsschaltkreise bezüglich ihrer
Bauelemente zur Erhöhung der Fehlersicherheit zweifach besetzt. Eine Anweisung zum Aufbau spezieller Verknüpfungsnetzwerke, z. B.
eines Dekodiernetzwerkes, können dieser Veröffentlichung jedoch nicht entnommen werden.
Die Aufgabe der Erfindung besteht in der Verbesserung an sich bekannter Dekodiernetzwerkstrukturen im Sinne einer erhöhten Fehler-
009882/1906
Docket YO 968 090
sicherheit bzw. einfacheren und zuverlässigeren Fehleranzeige. Dabei soll insbesondere gesichert sein, daß die für die Fehleranzeige vorgesehenen Schaltungsteile sich selbst in die Fehlerprüfung mit einbeziehen, so daß auch bei einem Fehler der Fehlerprüfeinrichtungen von diesen ein Fehler angezeigt wird.
Schließlich soll nur in dem Falle ein Fehler angezeigt werden, in dem durch den Ausfall eines Bauelements auch tatsächlich ein
fehlerhaftes Ergebnis eintreten würde.
Ausgehend von einem Dekodiernetzwerk mit Fehlersicherung bzw.
Fehleranzeige unter Verwendung von logischen Verknüpfungsgliedern, die im Falle des Auftretens eines zu einem fehlerhaften
Ausgangssignal führenden Bauelexnentfehlers einen bestimmten binären Ausgangssignalzustand einnehmen, wird erfindungsgemäß vorgeschlagen, daß die das Ausgangssignal im (1 aus n)-Code liefernden, vorzugsweise NOR-, Verknüpfungsglieder, im Fehlerfall
einen ersten, z. B. "Null"-Binärzustand annehmen und daß die η
Dekoderausgänge mit den η Eingängen eines weiteren, vorzugsweise NOR-, Verknüpfungsgliedes verbunden sind, das an seinem Ausgang
im Falle eines Fehlere im eigentlichen Dekodiernetzwerk sowie im Falle eines eigenen Fehlers den zu dem ersten Binärzustand
komplementären zweiten, z. B. "Eins"-,Binärzustand einnimmt, Ein vorteilhaftes Ausführungsbeispiel der Erfindung ist gekennzeichnet durch N Eingangsleitungen entsprechend der Binäretellenanzahl des zu dekodierenden Codeworts sowie η * 2 NOR-Glieder
entsprechend der Anzahl der Dekoderauegänge, an denen die dekodierte Information im (1 aus η)-Code zur Verfügung steht, wobei
die η NOR-Glieder im eigenen Fehlerfall einen ersten Binärzustand, z. B. "Null", am Ausgang einnehmen, ferner durch ein der
Fehlerfeststeilung dienendes NOR-Glied mit η Eingängen, das im Falle eines Fehlers im eigentlichen Dekodiernetzwerk sowie bei
einem eigenen Fehler den komplementären zweiten Binärzustand, z. B. "Eins", an seinem Ausgang ausweist, sowie durch N in die
Eingangsleitungen geschaltete als Inverter betriebene NOR-Glieder zur Bereitstellung der invertierten Eingangssignal-Binärstellen, welche NOR-Glieder bei einem eigenen Fehler an ihrem
009882/1906 Docket YO 968 090 ·
Ausgang den zweiten Binärzustand, ζ. B. "Eins", annehmen.
Die Erfindung wird im folgenden anhand mehrerer Ausführungsbeispiele
unter Zuhilfenahme der Zeichnungen näher erläutert.
Es zeigen:
Fig. IA das Schaltungssymbol für ein NOR-Glied, das im
Falle des Auftretens eines Fehlers den "Eins"-Zustand
einnimmt;
Fig. IB das elektrische Ersatzschaltbild für das in
Fig. IA symbolisch dargestellte NOR-Glied;
Fig. 2A das Symbol für ein NOR-Glied, das im Falle des
Auftretens eines Fehlers den "Null"-Zustand einnimmt;
Fig. 2B das elektrische Schaltbild des in Flg. 2A im
Symbol dargestellten NOR-Gliedes;
Fig. 3 ein Ausführungsbeispiel der Erfindung, nämlich
das Blockschaltbild eines fehlergesicherten Dekodiernetzwerkes
mit einem zw.ei-Bit-Eingangscode;
Fig. 4 ein weiteres Ausführungsbeispiel der Erfindung
in Form eines fehlergesicherten Dekodiernetzwerkes
mit einem drei-Bit-Eingangscode und
Fig. 5 das Schaltbild eines TOR-Glieä@s, welches im
Falle des Auftretens eines Fehlers den "Eins"-
Zustand einnimmt und als Fehlerasizeigeeinhelt
für die letzte Stufe des Dekodiernetzwerkes nach Fig. 4 geeignet ist«
vo 968 O90 009882/1906
Das erfindungsgemäß aufgebaute Dekodernetzwerk setzt sich zusammen
aus einzelnen logischen Verknüpfungsgliedern, die im Falle
des Auftretens eines Fehlers einen bestimmten Zustand einnehmen. Das Dekodernetzwerk besteht aus einem Eingangsteil, dem eigentlichen
logischen Verknüpfungsteil mit mehreren Ausgangsleitungen,
von denen im Falle eines fehlerlosen Betriebes zu einem bestimmten
Zeitpunkt nur eine einzige ausgewählt wird, sowie einer Fehleranzeigeeinrichtung,
die gleichzeitig alle Ausgangsleitungen bedient. Diese Anzeigeeinrichtung ist ein logisches Verknüpfungsglied,
das im Falle eines Fehlers einen bestimmten Fehlerzustand einnimmt, wobei dieser Zustand einen Fehlerhinweis für das Gesamt- Dekodiernetzwerk bedeutet. Vorteilhafterweise wird die Anzeigeeinrichtung
durch ein NOR-Glied dargestellt, was in gleicher Weise für alle übrigen Verknüpfungsglieder des Dokodiernetzwerkes
zutrifft.
In Fig. IA ist das Blockschaltungssymbol für die in den Ausführungsbeispielen
nach Fig. 3 und 4 verwendeten NOR-Glieder dargestellt, die im Falle eines Fehlers den "Eins"-Zustand einnehmen.
Das bedeutet, daß jeder in dem betreffenden logischen Verknüpfungsglied auftretende Fehler das Erscheinen eines "Eins"-Signals
auf der Ausgangsleitung bewirkt. In ähnlicher Weise ist
in Fig. 2A ein NOR-Glied gezeigt, das im Falle des Auftretens eines Fehlers den "Null"-Zustand einnimmt. Wie oben wird in diesem
Fall jeder in diesem Verknüpfungsglied auftretende Fehler, der einen Ausgangsfehler zur Folge hat, am Ausgang ein "NuIl"-Signal
erzeugen. Die den beschriebenen Symbolen entsprechenden elektrischen Schaltbilder werden später genauer beschrieben.
In Fig. 3 ist das Blockschaltbild eines fehlersicheren Dekodernetzwerks
gemäß der Erfindung dargestellt, welches zwei Bit Eingangs leitungen aufweist. Jede der beiden Eingangsleitungen IO
oder 12 kann ein binäres "Eins"- oder "Null"-Signal führen. Um
aus den Binärsignalen auf den Eingangsleitungen jeweils die zu- ^gehörigen Komplementärwerte zu bilden, sind die NOR-Glieder 14
und 16 vorgesehen. Soweit die NOR-Glieder mehrere Eingänge auf-
009882/1906
Docket YO 968 090
weisen, besteht nur dann am Ausgang ein "Eins"-Signal, wenn alle
Eingänge "Null"-Signale führen. Die in Anführungszeichen gesetzten
Ziffern in den Eingangsleitungen geben die zugehörige binäre
Gewichtung der betreffenden Eingangsleitung an; entsprechend bedeuten
die in Anführungszeichen gesetzten Ziffern an den Ausgängen des eigentlichen Dekodernetzwerkes die Dezimalbedeutung des
entsprechenden Ausgangs. Die Arbeitsweise eines derartigen Dekoders ist allgemein bekannt und soll nicht im einzelnen erläutert
werden. Es läßt sich beispielsweise sehr leicht nachvollziehen, daß bei einer Eingangssignalkombination "Eins"/"Null" auf
den Leitungen 10/12 nur am Ausgang des MOR-Glied©s 18, entsprechend
der Dezimalzahl 2, ein "Eins"-Signal auftritt. Ähnliches gilt für die übrigen Eingangskombinationen.
Im folgenden sollen die verschiedenen Fehlermöglichkeiten betrachtet
werden, die im Dekoder nach Fig. 3 auftreten können. Beispielsweise sei angenommen, daß eines der beiden als Inverter
benutzen NOR-Glieder 14 oder 16 einen Fehler aufweist, z. B. das
NOR-Glied 16. Wie bereits erwähnt, nimmt das NOR-Glied 16 im Falle eines Fehlers den Binärzustand "Eine" an. Solange auf der Eingangsleitung
12 ein "Null"-Signal anliegt, tritt kein Dekodierfehler auf, da in diesem Fall das NOR-Glied 16 ohnehin an seinem
Ausgang eine "Eins" aufweisen würde. Das Ausgangssignal wäre
korrekt und es würde kein Fehler zu melden sein. Sobald aber eine binäre "Eins" auf der Eingangsleitung 12 auftritt, wird an
alle folgenden NOR-Glieder 18, 20, 22 und 24 mindestens eine "Eins" gelegt. Da am Ausgang eines NOR-Gliedes immer dann eine
"Null" erscheint, wenn mindestens eine "Eins" an einem Eingang
anliegt, werden in diesem Fall alle Ausgänge "Null" anzeigen.
Dieser Fehler wird von dem NOR-Glied 26 entdeckt, an dessen Ausgang nur im Fehlerfalle eine binäre "Eins" auftritt. Von dem
NOR-Glied 26 können dann in geeigneter Weise Alarmeinrichtungen gesteuert werden. Dieser Fehler hätte nicht entdeckt werden können,
wenn die NOR-Glieder 14 und 16 am Eingang im Falle eines Fehlers den "Null"-Zustand eingenommen hätten. Der eigentliche
Fehler des Dekodiernetzwerkes hätte in diesem Fall darin gelegen,
009882/190 6
Docket YO 968 090
daß nicht, wie im fehlerlosen Fall, nur ein Ausgang eine "Eins"
gezeigt hätte, sondern zwei Ausgänge. Ein solcher Fehler wäre
von dem als Fehleranzeigevorrichtung benützten NOR-Glied 26 nicht erkannt worden.
Als nächster möglicher Fehler soll ein Fehler in den NOR-Gliedern
18, 20, 22 und 24 angenommen werden. Es soll z. B. das NOR-Glied 18 fehlerhaft sein, so daß an seinem Ausgang eine "Null" auftritt.
Solange dann noch eines der NOR-Glieder 20, 22 oder 24 funktioniert und genau sein Ausgangssignal erzeugt (es tritt ja immer
nur «in Ausgangssignal auf), stört der Fehler des NOR-Glieds
18 nicht, weil für diese Fälle der Dekoder weiterhin richtig arbeitet. Sind jedoch aufgrund der momentanen Eingangskombination
die übrigen NOR-Glieder 22, 18 und 24 nicht aufgerufen, sondern das defekte NOR-Glied 20, werden alle Ausgänge des Dekoders im
"Null"-Zustand sein, so daß das als Fehleranzeigeeinrichtung benützte NOR-Glied 26 an seinem Ausgang eine "Eins" aufweist.
Schließlich soll angenommen werden, daß das NOR-Glied 26 einen
Fehler aufweist. In diesem Fall wird es infolge seines Aufbaus ein "Eins"-Signal abgeben, was direkt als Fehlersignal gilt. Es
ist damit gezeigt, daß der beschriebene Dekoder beim Ausfall irgendeines der zu seinem Aufbau verwendeten NOR-Glieder, einschließlich des für die Fehleranzeige eingefügten NOR-Gliedes 26,
inner dann eine Fehlermeldung erzeugt, wenn ein falsches Ausgangssignal durch den aufgetretenen Fehler bewirkt würde.
In Fig. 4 ist ein gegenüber Fig. 3 auf drei Eingänge erweitertes
Dekodiernetzwerk dargestellt. Mit N « 3 Eingängen sind bekanntlich 2 ■ 8 Ausgänge binär zu dekodieren, entsprechend den NOR-Gliedern 36 bis 50 mit ihren Dezimalbedeutungsausgängen "Null"...
"7". Zur Bereitstellung der jeweils komplementären Eingangssignale an den drei Eingangsleitungen sind wieder die im Falle eines
Fehlers in den "Eins"-Zustand fallenden NOR-Glieder 30, 32 und
34 eingeschaltet, die für die eigentliche Dekodierung erforderlichen NOR-Glieder 36 bis 50 nehmen im Falle des Auftretens eines Fehlers den "Null"-Zustand ein. Die eigentlichen Ausgänge
Docket „ 968 090 009882/1906
des Dekodiernetzwerkes sind schließlich an das im Falle eines Fehlers den "Eins"-Zustand annehmende NOR-Glied 52 angeschlossen/
das als Fehleranzeigeeinrichtung dient. Die hauptsächlichen Unterschiede zu dem Dekodiernetzwerk von Fig. 3 bestehen in der
Erweiterung auf drei Eingänge und demzufolge der auf acht erhöhten Zahl der Ausgänge sowie dem mit entsprechend acht Eingängen
ausgelegten NOR-Glied 52 zur Fehleranzeige. Die Arbeitsweise und der prinzipielle Aufbau des in Fig. 4 dargestellten Dekodiernetzwerkes sind jedoch mit der Schaltung nach Flg. 3 gleich und bedürfen keiner detaillierten Beschreibung. Auch hier gilt, daß
beim Auftreten eines Fehlers in den drei Eingangs-NOR-Gliedern
30, 32 oder 34 "Eins"-Zustände an die Eingänge der folgenden NOR-Glieder gelegt werden. Wenn dann auf der entsprechenden Eingangsleitung ebenfalls eine "Eins" auftritt? werden alle Ausgänge der
NOR-Glieder 36 - 50 den "Null"-Zustand aufweisen, so daß am Ausgang des für die Fehleranzeige vorgesehenen NOR-Gliedes 52 eine
"Eine" erscheint. Das gleiche tritt auf, wenn ein Fehler in einem der NOR-Glieder 36 - 50 vorliegt. Auch hier gilt wieder, daß solange kein Fehler angezeigt wird, wie das Ausgangssignal nicht
fehlerhaft wird. Erst wenn das dem fehlerhaften NOR-Glied zugehörige Ausgangssignal codiert an den Eingangsleitungen auftritt,
wird der Fehler durch das NOR-Glied 52 angezeigt. Schließlich gelten auch für einen Fehler im für die Fehleranzeige vorgesehenen
NOR-Glied dieselben Verhältnisse wie im Zusammenhang mit Fig. 3, daß nämlich bei einem Fehler dieses Gliedes durch die Bauweise
bedingt am Ausgang das "Eins"-Signal auftritt und auf einen Fehler hinweist.
Aufgrund der als Aueführungsbeispiele der Erfindung beschriebenen Dekodiernetzwerk® nach den Fign. 3 und 4 ist es klar, daß
mit den erfindungsgemSß vorgeschlagenen Maßnahmen bezüglich der
Anzahl von Eingangs- rad entsprechend von Auegangsleitungen beliebig erweiterte Dekodleraetzwerke aufgebaut werden können,.die
die beschriebenen Fehlereicherheite- bzw. Fehleranzeigeeigensehaften aufweisen. Lediglleia die einzelnen IQR-Glieder müssen dann
entsprechend nähr Eissgltage aufweisen® Der Aufbau der einzelnen
009882/1906
Docket ¥O 96B 090
NOR-Glieder ist an sich bekannt und soll im folgenden anhand der
Fign. IB, 2B und 5 nur kurz erläutert werden.
In Fig. IB ist das elektrische Schaltbild eines NOR-Gliedes dargestellt,
das im Falle des Auftretens eines Fehlers ein positives Aus gangs signal entsprechend einer binären "Eins" erzeugt. Die
binäre "Null" wird durch annähernd Nullspannung, d. h. etwa Massepotential, dargestellt. Diese Zuordnung gilt für alle in den
Ausführungsbeispielen verwendeten Schaltungen. Schließlich ist für die hier beschriebenen NOR-Glieder zu beachten, daß sie bezüglich
ihres Fehlerverhaltens für den Fall des Auftretens nur
eines einzelnen Bauelementfehlers geplant sind.
Der in Fig. IB gezeigte Schaltkreis soll am Ausgang ein "Elns"-Signal
erzeugen, wenn eines der Bauelement® einen Fehler aufweist. Bei Widerständen kann als Fehler nur eine Unterbrechung
oder ein Kurzschluß auftreten. Entsprechend können di@ beiden Transistoren nur entweder unterbrochen oder kurzgeschlossen-sein.
Im Fall eines unterbrochenen Transistors %?±rä der Ausgang infolge
der Reihenschaltung der beiden Transistoren Tl mud T2 sofort
positives, d. h. "Eins"-Potential annehmen, ist ein Transistor
kurzgeschlossen, verhindert die Tatsache der Reihenschaltimg der beiden Transistoren, daß der Ausgang versehentlich auf Massepotential,
entsprechend einer binären "Null" am Ausgang, zu liegen kommt. Bei normalem Betrieb sind bei einer "Null" an beiden Eingängen
die Transistoren Tl und T2 ausgeschaltet, so daß auf der Ausgangsleitung die positive Batteriespannung und damit eine binäre
"Eins" erscheint. Sobald eine "Eins" an beiden Eingängen anliegt, werden die Transistoren leitend und bewirken einen "NuIl"-Ausgang.
Es soll nun angenommen werden, daß einer der Widerstände 52 oder 54 eine Unterbrechung aufweist. Liegt an beiden Eingängen
eine "Eins", wird offensichtlich das" zugehörige Eingangssignal nicht auf die Basis des daran angeschlossenen Transistors gelangen
können. Daher wird der Transistor abgeschaltet bleiben, so daß am Ausgang - in diesem Fehlerfall - eine binäre "Eins"
auftritt. Zn diesem Fall wirkt der Schaltkreis nur noch wie ein
Docket YO 968 090 0 09882/1906
- ίο -
NOR-Glied mit einem einzigen Eingang feaw» wi© ein Inverter. Um
jedoch diesen Fehlerfall einer Unterbrechung der Widerstände 52 oder 54 auszuschließen, sind Parallelwiderstände521 und 54* vorgesehen.
Falls der Basisvorsp®Bnungswiderstand 5© eine Unterbrechung
aufweist, tritt das gleiche Ergebnis auf, da es dann normalerweise
nicht möglich ist* Sie Transistoren Ti und T2 leitend
zu steuer- wodurch &a<eta in di©üeaa Fall am Aasgaag ©In© "Eins"
auftritt. In eiaigea Fällen kam fedi ©iser "Eias*3 aa fl@a Elsgäsgen
trots ®ia@r Unterbrechung <ä@s lfidssmtiiiacleii 15 dennoch ein Leiteadwerden
der Transistoren möglisfe ü«iisu Bas bed@öfe@t j ©doch.
keinen Fehles bezüglich <ä@s FcBstaöpfmgscis'gciIbaligs©© <>
let ü©% Widerstaad
SO efarA @ia©a f©Sali32? Isersgigisolilossga,? wmxü®n die Basil·
elosasufolge alelafe !©ifediadl wsE-dsa ®ad aa aiasgaag tsitfc ©ia©
"Basis"0 auf c lest ©elili©.BliÄ ®l®,®% amis Sbcsldssa
Iu.ist all©
or j@ä@a dos Ib^gdhs-iiäbsadia F@Si1©e iss äms Sefeai
tiap.pt Iseisi Eisafluß aaf dl©a
Is Fig. 2B ist ©im NQR°Giie<ä ela^fegtellt^ das in Fall® ä
treteas eines Fehlers aa Äasgaag ©isa "!«!!"-Sigmal zeigte, Ss s®ll
zunächst der EiafiuS von Traasiütorf©feiern iirateraeeht werde» ο Wem
einer der Transistoren elBen KursselaliaS aufweistp wird der Ausgang
aa Massepotential, entspr©efeead ©isaer binäre» "Null" gelegt»
Weist im umgekehrten Fall eiaes1 der Tramsistorea ©ine unterbrechung
auf α ist es weiterhin nsSglicfe^ dmm anderen
eine "Eins" auf einer der Eingangsi@itrag@i& leitend zu
Ist der Widerstand SO unterbrochen, kasm offensich-blich kein positivsn
Äizagangsßignai bzw. eine binäre MEißs" erzeugt werden.
Ist jedoch der Widerstand 60 kwzgeschlosssn, wJteä® di© positive
Batteriespannung direkt an der Äusganfekleniie licBfegi,, und zwar
unabhängig von dem jeweiligen Eingangssignal» Anm diesem Grunde
ist «in zweiter Widerstand 60" dazu ist Serie gestaltet. Falls
Λ o a 009882/1906
Docket YO 968 090
einer der Basiswiderstände 62 oder 62* unterbrochen ist, kann
aufgrund der Schaltungsdimensionierung eine "Eins" an den Eingängen die Transistoren Tl und T2 leitend steuern und somit am
Ausgang eine "Null" bewirken. Die beiden Widerstände 62 und 62'
im Basiszweig sind deshalb in Reihe geschaltet, weil bei nur einem Widerstand bei dessen Kurzschluß der Ausgang der Schaltung
fest auf "Eins"-Potential liegen würde. Aus entsprechenden Gründen sind in den Eingangsleitungen jeweils zwei Widerstände parallel geschaltet. Zusammenfassend kann demnach festgehalten werden, daß bei dem in Fig. 2B gezeigten Schaltkreis nur im Falle
eines Fehlers des Widerstandes 60 oder eines Kurzschlusses der
Transistoren Tl oder T2 der Ausgang fest auf "Null"-Potential liegt. Tritt irgendeiner der anderen beschriebenen Fehler einzeln auf, arbeitet der Schaltkreis fehlerlos weiter.
Zur Anwendung in den erfindungsgemäßen Dekodiernetzwerk können jedoch neben den beschriebenen NOR-Gliedern auch andere mit gleichem Fehlerverhalten konaen. Beispielsweise ist in Fig. 5 ein
NOR-Glied dargestellt, aus dem ersichtlich ist, wie die beschriebenen NOR-Glieder auf »ehr als zwei Eingänge erweitert werden
können. Der Einsatz von nur zwei Transistoren reicht aus, um den Fehlermöglichkeiten infolge eines Kurzschlusses des Transistors,
durch den der Ausgang auf festes Potential gelegt würde, zu begegnen. Bezüglich der Auswirkung einzelner Bauelementfehler gilt
für das NOR-Glied nach Fig. 5 die Beschreibung des NOR-Gliedes von Fig. IB entsprechend. Allen beschriebenen bzw. den nach den
selben Maßnahmen aufgebauten erweiterten Dekodiernetzwerken ist
gemeinsam, daß sie eine erhöhte Zuverlässigkeit aufweisen und im Falle eines Bauelementfehlers entweder, solange die Richtigkeit
des Ausgangssignals nicht in Frage steht, wie fehlerlos weiterarbeiten oder aber eine Fehleranzeige verursachen, sobald das
Ausgangssignal falsch wird. Ein besonderer Vorteil liegt ferner darin, daß auch die für die Anzeige von Fehlern vorgesehenen
Schaltungsteile In das Fehleranxeigesystea niteinbezogen sind.
Bei der sich schon jetst abzeichnenden Entwicklung auf den Gebiet der elektronischen Datenverarbeitung, wonach laser komplexere
009882/1906
Docket YO 968 090
und umfangreichere Schaltkreise verwendet werden, werden solche
relativ fehlersicheren bzw. fehleranzeigenden Schaltungen wachsende Bedeutung erlangen.
Docket w %8 oso 009882/190
Claims (4)
- 7 A NS P R Ü C H El) Dekodiernetzwerk mit Fehlersicherung bzw. Fehleranzeige unter Verwendung von logischen Verknüpfungsgliedern, die im Falle des Auftretens eines zu einem fehlerhaften Ausgangssignal führenden Bauelementfehlers einen bestimmten binären Ausgangssignalzustand einnehmen, dadurch gekennzeichnet, daß die das Ausgangssignal im (1 aus n)-Coie liefernden, vorzugsweise NOR-, Verknüpfungsglieder (20, 22, 24 in Fig. 3) im Fehlerfall einen ersten, s. Έ. "Mull"-, Binärzustand annehmen und daß die η Dekoderausgänge mit den η Eingängen eines weiteren, vorzugsweise NOR-, Verknüpfungsgliedes (26) verbunden sind, das an seinem Ausgang im Falle eines Fehlers im eigentlichen Dekcdiersiatswerk sowie im Fall eines eigenen Fehlers den zu dem ©rgte» Binärzustand komplementären zweiten, ξ. Β. "Eins'"3-,, Binärzustand einnimmt.
- 2. Dekodiernetzwerk nach Anspruch 1, dadurcli gekennzeichnet, daß es ausschließlich aus NOR-Gliedern aufgebaut ist, wobei die Anzahl der NOR-Glieder (36 - 50 in Fig. 4) für die eigentliche Dekodierlogik durch die Anzahl der Dekoderausgänge ("0"..."7") bestimmt ist und die Anzahl der Eingänge dieser NOR-Glieder (36 - 50) gleich der Binärstellenanzahl des zu dekodierenden Eingangs-Codeworts ist.
- 3. Dekodiernetzwerk nach den Ansprüchen 1 bis 2, dadurch gekennzeichnet, daß zur Bereitstellung der jeweils invertierten Eingangsbinärstellen in die Eingangsleitungen je ein weiteres Verknüpfungsglied (14, 16 in Fig. 3) eingeschaltet ist, das im Fehlerfalle den zweiten Binärzustand,z. B. "Eins", einnimmt, der zu dem im Fehlerfalle von den Verknüpfungsgliedern für die eigentliche Dekodierlogik (20, 22, 24) eingenommenen ersten Binärzustand, z. B. "Null", komplementär ist.»ecket YO 968 090 009882/190620^5916
- 4. Dekodiernetzwerk raa©hnet durch Nleaanzaiil des zu d@k©el±©r@Bäea Codaworts sowie η Glieder (36 - 50 la Fig„ ^) eatspreehead der Eiekoderausgaige s @m di©a©n die ädk@äi©rte InforasatiOE in (1 aus »i-C©de siar ¥©rf®föag sfe©iat, w©b©i die η MöR-Glie-der (36 - SO) im @ig@m©a Fefelesfall ©la©ia ©jpgten Binärra- i, s«. Bo "toll01, eni Jkisügaaf ©iaadfesKisii. farrafss1 diargh ©is, da© ia fall® ©la@s F©!!!©^© ia @ig©sitlieliesffi D©k©di©2"=θ'3,; sua ;3©la©m Ausgang aef weist, s©wi@ steigta H ia ©li© liiagasagülditraagtsm gestaltet®ε C3©> 32 „ 34) sue1 Ba-=(3Q0 32pasa iteresaBOdCtVO968O90 009882/1906Leerseife
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US83341169A | 1969-06-16 | 1969-06-16 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2025916A1 true DE2025916A1 (de) | 1971-01-07 |
DE2025916B2 DE2025916B2 (de) | 1978-01-12 |
DE2025916C3 DE2025916C3 (de) | 1978-09-07 |
Family
ID=25264340
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2025916A Expired DE2025916C3 (de) | 1969-06-16 | 1970-05-27 | Dekodiernetzwerk mit Fehlersicherung und Fehleranzeige |
Country Status (5)
Country | Link |
---|---|
US (1) | US3585377A (de) |
JP (1) | JPS5040750B1 (de) |
DE (1) | DE2025916C3 (de) |
FR (1) | FR2046781B1 (de) |
GB (1) | GB1270506A (de) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4309768A (en) * | 1979-12-31 | 1982-01-05 | Bell Telephone Laboratories, Incorporated | Mismatch detection circuit for duplicated logic units |
DE102010031030B3 (de) * | 2010-07-07 | 2011-11-17 | Robert Bosch Gmbh | Datenschnittstelle mit eigensicherer, integrierter Fehlererkennung |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3283169A (en) * | 1960-07-11 | 1966-11-01 | Magnavox Co | Redundancy circuit |
US3075093A (en) * | 1960-12-19 | 1963-01-22 | Ibm | Exclusive or circuit using nor logic |
FR1391823A (fr) * | 1964-01-08 | 1965-03-12 | Westinghouse Freins & Signaux | Circuit logique de sécurité du type et |
FR1390297A (fr) * | 1964-01-08 | 1965-02-26 | Westinghouse Freins & Signaux | Circuit logique de sécurité du type ou |
US3446990A (en) * | 1965-12-10 | 1969-05-27 | Stanford Research Inst | Controllable logic circuits employing functionally identical gates |
-
1969
- 1969-06-16 US US833411A patent/US3585377A/en not_active Expired - Lifetime
-
1970
- 1970-04-28 FR FR7015362A patent/FR2046781B1/fr not_active Expired
- 1970-05-27 DE DE2025916A patent/DE2025916C3/de not_active Expired
- 1970-06-12 GB GB28503/70A patent/GB1270506A/en not_active Expired
- 1970-06-16 JP JP45051614A patent/JPS5040750B1/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
JPS5040750B1 (de) | 1975-12-26 |
DE2025916B2 (de) | 1978-01-12 |
US3585377A (en) | 1971-06-15 |
GB1270506A (en) | 1972-04-12 |
FR2046781A1 (de) | 1971-03-12 |
FR2046781B1 (de) | 1973-11-30 |
DE2025916C3 (de) | 1978-09-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE2225841C3 (de) | Verfahren und Anordnung zur systematischen Fehlerprüfung eines monolithischen Halbleiterspeichers | |
DE2060643A1 (de) | Schaltungsanordnung zur Korrektur von Einzelfehlern | |
DE3111447A1 (de) | Anzeigeschaltung fuer speicherschreibfehler | |
DE102006005817B4 (de) | Fehlererkennungsvorrichtung für einen Adressdecoder und Vorrichtung zur Fehlererkennung für einen Adressdecoder | |
DE2144685A1 (de) | Fehlerkorrektursystem für ein digitales Rechenwerk mit zugeordneten Quellenregistern | |
DE3213037A1 (de) | Schaltungsanordnung zum schutz eines daten-treibers gegen ueberstrom | |
DE1937249C3 (de) | Selbstprüf ende Fehlererkennungsschaltung | |
DE2441351A1 (de) | Schaltungsanordnung zur selbstpruefenden paritaetspruefung fuer zwei oder mehr voneinander unabhaengige datenkanaele | |
DE2131787A1 (de) | Schaltungsanordnung zur fehlerfeststellung bei datenverarbeitungssystemen | |
DE1937248A1 (de) | Selbstpruefende Fehlererkennungsschaltung | |
DE2538802A1 (de) | Pruefschaltung fuer den entschluesseler eines fehlerkorrekturcode | |
DE19721366A1 (de) | Elektrische Schaltungsanordnung | |
DE2025916A1 (de) | Dekodiernetzwerk mit Fehlersicherung bzw Fehleranzeige | |
DE1937259A1 (de) | Selbstpruefende Fehlererkennungsschaltung | |
WO2001013330A1 (de) | Integrierter schaltkreis und schaltungsanordnung zur stromversorgung eines integrierten schaltkreises | |
DE2454745A1 (de) | Binaerzaehler mit fehlererkennung und korrektur voruebergehender fehler | |
DE4233271C2 (de) | Integrierte Halbleiterschaltungsanordnung mit einer Fehlererfassungsfunktion | |
DE102010031030B3 (de) | Datenschnittstelle mit eigensicherer, integrierter Fehlererkennung | |
DE3843564A1 (de) | Verfahren zur ueberpruefung von verbindungs- und/oder schalteinrichtungen und/oder -leitungen | |
EP1579230B1 (de) | Vorrichtung und verfahren zur bildung einer signatur | |
DE10136622C1 (de) | Vorrichtung und Verfahren zur Auswertung von mehreren Ergebnissen aus redundanten Berechnungen | |
DE2204349A1 (de) | Verfahren und schaltungsanordnung zur kombinierten daten- und selektionsfehlererkennung bei einem auswahlschalter | |
DE4426220C2 (de) | Dekoder | |
DE10360196A1 (de) | Schaltungsanordnung und Verfahren zur Überwachung eines Adressdecoders | |
DE1499748C3 (de) | Selbstprüfender Zuordner |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C3 | Grant after two publication steps (3rd publication) | ||
8339 | Ceased/non-payment of the annual fee |