DE202017106662U1

DE202017106662U1 - Schaltung mit einem Gatetreiber

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Publication number: DE202017106662U1
Application number: DE202017106662.2U
Authority: DE
Original assignee: Infineon Technologies Austria AG
Current assignee: Infineon Technologies Austria AG
Priority date: 2016-11-04
Filing date: 2017-11-03
Publication date: 2018-04-05
Anticipated expiration: 2027-11-04
Also published as: US9998110B2; US20180131365A1

Abstract

Schaltung, die aufweist:einen Gatetreiber, der mit einem ersten Versorgungsanschluss und mit einem zweiten Versorgungsanschluss gekoppelt ist, wobei der Ausgangsanschluss dazu ausgebildet ist, über ein induktives Element mit einem Gate eines Schalttransistors gekoppelt zu werden, wobei der Gatetreiber dazu ausgebildet ist,ein Schaltsignal zu empfangen;an dem Ausganganschluss eine erste Gateaktivierungsspannung mit einem ersten Ausgangswiderstand bereitzustellen, wenn das Schaltsignal von einem ersten Zustand in einen zweiten Zustand übergeht;nach einer ersten Zeit des Bereitstellens der ersten Gateaktivierungsspannung an dem Ausgangsanschluss mit dem ersten Ausgangswiderstand die erste Gateaktivierungsspannung an dem Ausgangsanschluss mit einem zweiten Ausgangswiderstand bereitzustellen, wobei der zweite Ausgangswiderstand größer als der erste Ausgangswiderstand ist; undan dem Ausgangsanschluss eine erste Gatedeaktivierungsspannung bereitzustellen, wenn das Schaltsignal von dem zweiten Zustand in den ersten Zustand übergeht.

Description

Die vorliegende Offenbarung betrifft allgemein eine elektronische Schaltung und insbesondere ein Gateansteuerkonzept für Leistungsschalter mit gemeinsamer Source-Induktivität.
Getaktete Schaltungen einschließlich getaktete Leistungsversorgungen und Motorcontroller sind in vielen elektronischen Anwendungen angefangen von Computern bis hin zu Automobilen allgegenwärtig. Allgemein werden Spannungen innerhalb eines getakteten Leistungsversorgungssystems durch Durchführen einer DC/DC-, DC/AC- und/oder AC/DC-Wandlung erzeugt, indem ein mit einer Spule oder einem Transformator gekoppelter Schalter betrieben wird. Getaktete Leistungsversorgungen sind üblicherweise effizienter als andere Arten von Leistungswandlungssystemen, weil die Leistungswandlung durch gesteuertes Laden und Entladen einer verlustarmen Komponente wie beispielsweise einer Spule oder einem Transformator durchgeführt wird, weshalb der Energieverlust aufgrund von Leistungsdissipation in resistiven Komponenten verringert wird. Ebenso können getaktete Motorcontroller verwendet werden, um bürstenlose DC-Motoren mit geringen Verlusten in der steuernden Schaltung effizient zu kommutieren.
Im Hinblick auf die Implementierung einer getakteten Schaltung wird eine spezialisierte Steuerungstechnik verwendet, um einen mit den verschiedenen magnetischen Komponenten gekoppelten Schalttransistor effizient anzusteuern. Eine derartige Schaltungstechnik kann so ausgebildet sein, dass sie Schaltsignale mit geeigneten Geschwindigkeiten und Spannungspegeln bereitstellt. Diese Spannungspegel können zum Beispiel durch die Verwendung externer DC-Versorgungsspannungen, Spannungsregler, Pegelumsetzer, Ladungspumpen und anderen Schaltungen gebildet werden, um sicherzustellen, dass der Schalttransistor ein- und ausgeschaltet wird. Zusätzlich zur Bildung geeigneter Spannungspegel können Schalttransistor-Steuerschaltungen auch dazu ausgebildet sein, die Auswirkungen von Spannungstransienten, die durch das schnelle Schalten induktiver Lasten hervorgerufen werden, abzuschwächen. Derartige Auswirkungen können zum Beispiel ein an dem Schalttransistor sichtbares Spannungsüberschießen und/oder unerwünschtes Schwingen (engl.: „ringing“) oder Oszillationen aufgrund einer Streuinduktivität oder parasitären Kapazität umfassen.
Gemäß einer Ausgestaltung umfasst eine Schaltung: einen Gatetreiber, der mit einem ersten Versorgungsanschluss und mit einem Ausgangsanschluss gekoppelt ist, wobei der Ausgangsanschluss dazu ausgebildet ist, über ein induktives Element mit einem Gate eines Schalttransistors gekoppelt zu werden, wobei der Gatetreiber dazu ausgebildet ist, ein Schaltsignal zu empfangen; an dem Ausgangsanschluss eine erste Gateaktivierungsspannung mit einem ersten Ausgangswiderstand bereitzustellen, wenn das Schaltsignal von einem ersten Zustand in einen zweiten Zustand übergeht; nach einer ersten Zeit der Bereitstellung der ersten Gateaktivierungsspannung an dem Ausgangsanschluss mit dem ersten Ausgangswiderstand die erste Gateaktivierungsspannung an dem Ausgangsanschluss mit einem zweiten Ausgangswiderstand bereitzustellen, wobei der zweite Ausgangswiderstand größer als der erste Ausgangswiderstand ist; und an dem Ausgangsanschluss eine erste Gatedeaktivierungsspannung bereitzustellen, wenn das Schaltsignal von dem zweiten Zustand in den ersten Zustand übergeht.
Für ein vollständigeres Verständnis der vorliegenden Erfindung und deren Vorteile wird nun Bezug genommen auf die folgenden Beschreibungen, die in Verbindung mit den begleitenden Zeichnungen erfolgen, in denen:

1a einen beispielhaften Wandler in Hochsetz-Konfiguration zeigt;
1b ein System mit einem Beispiel-Leistungs-MOSFET und einer Gateansteuerschaltung in Hochsetz-Konfiguration veranschaulicht;
1c eine Beispiel-Gateladekurve eines Leistungs-MOSFETs zeigt, die Übergänge zwischen Ein- und Aus-Zuständen in vier Phasen veranschaulicht;
1d das System von 1a mit einer herkömmlichen Gateansteuerschaltung zeigt;
2 ein System mit einer herkömmlichen Gateansteuerschaltung und einem 4-Pin-Leistungs-MOSFET zeigt;
3a ein Prinzipschaltbild (high level) eines 3-Pin-Leistungs-MOSFET-Systems gemäß einer Ausgestaltung der vorliegenden Erfindung zeigt;
3b ein Zeitverlaufsdiagramm, das den Zustand der Gateansteuerschaltungsschalter im Hinblick auf ein Eingangs-Schaltsignal veranschaulicht, zeigt, gemäß einer Ausgestaltung der vorliegenden Erfindung;
3c ein Flussdiagramm eines Beispiel-Verfahrens zum Schalten eines Leistungsschalters von einem ersten Zustand in einen zweiten Zustand veranschaulicht;
Die 3d-3h Simulationsergebnisse eines hart geschalteten Hochsetzwandlers gemäß Ausgestaltungen der vorliegenden Erfindung darstellen; und
4 ein Prinzipschaltbild eines 3-Pin-Leistungs-MOSFET-Systems (high level) in einer Tiefsetz-Konfiguration gemäß einer Ausgestaltung der vorliegenden Erfindung zeigt; und
5 eine alternative Implementierung des 3-Pin-Leistungs-MOSFET-Systems gemäß einer Ausgestaltung der vorliegenden Erfindung zeigt.

In verschiedenen Figuren beziehen sich entsprechende Bezugszeichen und Symbole, sofern nicht anders angegeben, allgemein auf entsprechende Teile. Die Figuren sind so gezeichnet, dass sie die relevanten Aspekte der bevorzugten Ausgestaltungen klar darstellen, und sie sind nicht notwendigerweise maßstäblich gezeichnet. Um bestimmte Ausgestaltungen klarer zu veranschaulichen, kann einer Figurennummer ein Buchstabe, der Variationen derselben Struktur des Materials oder Prozessschritts angibt, folgen.
Die Herstellung und Verwendung der vorliegenden bevorzugten Ausgestaltungen werden unten ausführlich erörtert. Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare erfinderische Konzepte, die in einer breiten Vielfalt konkreter Zusammenhänge verkörpert sein können, bereitstellt. Die erörterten konkreten Ausgestaltungen veranschaulichen lediglich konkrete Möglichkeiten dafür, die Erfindung herzustellen und zu verwenden, und sie beschränken den Umfang der Erfindung nicht.
Die vorliegende Erfindung wird im Hinblick auf bevorzugte Ausgestaltungen in einem spezifischen Kontext, einem System und Verfahren für eine Gateansteuerschaltung, die dazu ausgebildet ist, einen Leistungsmetalloxid-Halbleiter-Feldeffekttransistor (MOSFET) mit einer gemeinsamen Source-Induktivität in verschiedenen Schaltungstopologien anzusteuern. Bei einer gemeinsamen Source-Induktivität handelt es sich um eine Sourceinduktivität, die sowohl der Gate-Source- als auch der Drain-Source-Stromschleife gemeinsam ist. Ausgestaltungen der vorliegenden Erfindung können auch auf andere Arten von Transistoren und andere Schaltungstopologien angewendet werden. Zum Beispiel können andere Transistortypen wie beispielsweise Sperrschicht-FETs (JFETs), Bipolartransistoren mit isoliertem Gate (IGBTs), Transistoren mit hoher Elektronenbeweglichkeit (HEMTs) verwendet werden.
Bei einem Beispiel der vorliegenden Erfindung wird einem Gate eines Leistungsschalters eine Gateinduktivität hinzugefügt. Eine Gateansteuerschaltung weist einen Widerstand auf, so dass während bestimmter Phasen eines Leistungs-MOSFET-Übergangs eine induktive Ansteuerung verwendet wird, um das Gate des Leistungs-MOSFETs schnell zu laden oder entladen. Während anderer Phasen eines Leistungs-MOSFET-Übergangs wird eine höher-resistive Ansteuerung verwendet, um unerwünschtes Schwingen und Überschießen zu verhindern.
Bei einem Leistungs-MOSFET handelt es sich um einen Typ von MOSFET, der dazu in der Lage ist, signifikante Mengen an Leistung zu verarbeiten. Ein Leistungs-MOSFET kann als diskretes Bauelement implementiert sein, oder er kann mit anderen Komponenten in eine integrierte Schaltung integriert sein.
Getaktete Leistungsversorgungs-(engl.: „switched-mode power supply“; SMPS)-Systeme können in verschiedenen Topologien implementiert sein. Zum Beispiel zeigt 1a einen Beispiel-Wandler in Hochsetz-Konfiguration. Der Beispiel-Hochsetzwandler von 1a kann dazu ausgebildet sein, an eine Last 103 eine Ausgangsspannung V_out, die typischerweise höher als eine Eingangsspannung V_in ist, zu liefern. Der Beispiel-Hochsetzwandler von 1a enthält einen Schalter 101, eine Spule 112 und eine Freilaufdiode 110.
Während des normalen Betriebs schaltet der Schalter 101 ein und aus, was bewirkt, dass ein Eingangsstrom I_in abwechselnd durch den Schalter 101 und die Freilaufdiode 110 fließt. Im Besonderen steigt der Schaltstrom Isw, wenn der Schalter 101 geschlossen ist, an und lädt dabei die Spule 112. Wenn der Schalter 101 ausschaltet, fließt der Eingangsstrom I_in durch die Freilaufdiode 110, was die Ausgangsspannung V_out erhöht. Der Prozess kann auf eine beliebige auf dem Fachgebiet bekannte Weise mit einer geschlossenen Schleife gesteuert werden, um eine bestimmte Ausgangsspannung V_out zu erzielen. Andere Implementierungen des Beispiel-Hochsetzwandlers sind ebenfalls möglich.
SMPS-Systeme im Allgemeinen und SMPS-Systeme, die Leistungs-MOSFETs implementieren im Besonderen, versuchen typischerweise, den Wirkungsgrad zu maximieren, während sie anderen Auslegungs-Erwägungen genügen. Der Wirkungsgrad eines SMPS-Systems kann durch die Dynamik der Schaltprozesse, die teilweise mit den parasitären Elementen des SMPS-Systems einschließlich der parasitären Elemente des Leistungs-MOSFETs im Zusammenhang stehen, beeinflusst werden. 1b zeigt ein System mit einem Beispiel-Leistungs-MOSFET und einer Gateansteuerschaltung in einer Aufwärts-Konfiguration, die eine Gatetreiberschaltung 104, einen Leistungs-MOSFET 102, eine Spule 112 und eine Freilaufdiode 110 enthält. Der Leistungs-MOSFET 102 ist in 1b mit einem Modell, das eine parasitäre Gate-Drain-Kapazität C_gd, eine parasitäre Gate-Source-Kapazität C_gs, eine parasitäre Drain-Source-Kapazität C_ds und eine parasitäre gemeinsame Source-Induktivität L_sc enthält, dargestellt. Wie in 1b gezeigt, ist die parasitäre gemeinsame Source-Induktivität L_sc der Gate- und Drain-Schleife gemein, d. h. sowohl der Gatestrom IG als auch der Schaltstrom Isw müssen durch L_sc fließen.
Während des normalen Betriebs steuert die Gateansteuerschaltung 104 eine Spannung zwischen einem Gateanschluss 116 und einem Sourceanschluss 118, um den Leistungs-MOSFET 102 ein- und auszuschalten, was bewirkt, dass der Eingangsstrom I_in abwechselnd durch einen auch als Lastpfad bekannten Kanal des Leistungs-MOSFETs 102 und die Freilaufdiode 110 fließt. Daher ändert sich der durch die parasitäre gemeinsame Source-Induktivität L_sc fließende Strom, und über der parasitären gemeinsamen Source-Induktivität L_sc kann sich ein Spannungsabfall V_LSC ausbilden. Der Spannungsabfall V_LSC kann die Gateansteuerschaltung 104 auf eine Weise, die der Änderung des Stroms durch LSC entgegenwirkt, beeinflussen. Dieses Verhalten kann insbesondere bei Hochstromanwendungen, die mehrere zehn Ampere benötigen und mit hohen Schaltfrequenzen wie beispielsweise über 100 kHz arbeiten, Übergangszeiten und Schaltverluste erhöhen.
Die Übergangsdynamik des Leistungs-MOSFETs 102 lässt sich im Kontext von 1b mit Blick auf 1c verstehen. 1c zeigt eine Beispiel-Gateladekurve des Leistungs-MOSFETs 102, die Übergänge zwischen Ein- und Aus-Zuständen in vier Phasen veranschaulicht. Übergänge von aus nach ein oder umgekehrt sind mit einer Änderung der Gateladung um eine bestimmte Menge Q_Gtot bestimmt. Damit ein Übergang zwischen Zuständen auftritt, kann eine Gateansteuerschaltung Q_Gtot liefern. Zum Beispiel kann die Veränderung einer Gate-Source-Ladung von null nach Q_Gtot den Leistungs-MOSFET 102 dazu veranlassen, von einem Aus-Zustand in einen Ein-Zustand überzugehen. Eine Ladungsänderung in der entgegengesetzten Richtung kann den Leistungs-MOSFET 102 dazu veranlassen, von einem Aus-Zustand in einen Ein-Zustand überzugehen. Deshalb basiert ein Zustandsübergang des Leistungs-MOSFETs 102 auf dem Gatestrom. Die Richtung des Zustandsübergangs kann auf der Richtung des Gatestroms basieren, und die Geschwindigkeit des Schaltübergangs kann auf dem Momentanwert des Gatestroms basieren.
Eine Gateladekurve kann vier unterscheidbare Phasen aufweisen. Wie in 1c gezeigt, geht die Gate-Source-Spannung V_gs in Phase 1 von einer Aus-Spannung V_N, die für MOSFETs typischerweise 0 V ist, auf die Schwellenwertspannung V_th über. Ein derartiger Übergang kann erfolgen, nachdem die Ladung Q_GS1 auf das Gate des Leistungs-MOSFETs 102 übertragen wird. Sobald die Gate-Source-Spannung V_gs die Schwellenwertspannung V_th erreicht, beginnt der Schaltstrom Isw, durch den Kanal des Leistungs-MOSFETs 102 zu fließen. In Phase 2 hält das Ansteigen des durch den Lastpfad des Leistungs-MOSFETs 102 fließenden Stroms, da das Ansteigen der Gate-Source-Spannung anhält, an, bis die Gate-Source-Spannung V_gs die Miller-Plateau-Spannung V_miller erreicht. Wenn die Gate-Source-Spannung V_gs die Miller-Plateau-Spannung V_miller erreicht, kann der Strom Isw gleich dem Eingangsstrom I_in sein. In Phase 3 beginnt die Drainspannung V_D, da weiterhin Ladung an das Gate des Leistungs-MOSFETs übertragen wird, abzufallen, während die Gate-Source-Spannung V_gs auf der Miller-Plateau-Spannung V_miller verbleibt. Die Dauer von Phase 3 ist auch als Schaltübergangszeit (engl.: „switching transient time“) tsw bekannt. In Phase 4 geht, sobald der Übergang der Drainspannung V_D Übergang beendet ist, das Ansteigen der Gate-Source-Spannung V_gs weiter, bis sie eine Ansteuerspannung V_p erreicht. Die Ansteuerspannung V_p kann den Ein-Widerstand R_DSon während der Ein-Zeit des Leistungs-MOSFETs 102 bestimmen. Ein ähnliches Verhalten zeigt sich während eines Übergangs von einem Aus-Zustand in einen Ein-Zustand.
Es wurden verschiedene Gateansteuerschaltungstechniken verwendet, um das Schaltverhalten zu optimieren. 1d zeigt das System von 1b mit einer herkömmlichen Gateasnsteuerschaltung, die Spannungsquellen 132 und 134, Widerstände 136 und 138 und Schalter 140 und 142 enthält. Das Leistungs-MOSFET-System von 1d kann parasitäre Induktivitäten zwischen dem Treiber und dem Gate des MOSFETs minimieren, während es die Gatewiderstände 138 bzw. 136 verwendet, um den Gatestrom zu begrenzen.
Während des normalen Betriebs kann der Schalter 142 geschlossen sein und der Schalter 140 kann geöffnet sein, um es der Spannungsquelle 134 zu gestatten, an das Gate des Leistungs-MOSFETs 102 eine Spannung anzulegen, um den Leistungs-MOSFET 102 aus zu halten. Um den Leistungs-MOSFET 102 von einem Aus-Zustand in einen Ein-Zustand zu überführen, kann der Schalter 142 geöffnet werden und der Schalter 140 kann geschlossen werden, um es der Spannungsquelle 132 zu gestatten, an das Gate des Leistungs-MOSFETs 102 eine Spannung anzulegen, um den Leistungs-MOSFET 102 ein zu halten. Die folgenden Beschreibungen beziehen sich auf einen Leistungs-MOSFET 102, der von einem Aus-Zustand in einen Ein-Zustand übergeht. Ein ähnliches Verhalten gilt dafür, dass der Leistungs-MOSFET 102 vom Ein-Zustand in den Aus-Zustand übergeht.
Eine typische Herangehensweise für die Optimierung des Schaltverhaltens besteht darin, den Ausgangswiderstand der Leistungsquelle 132 (nicht gezeigt) zu minimieren, die parasitäre Gateschleifeninduktivität zu minimieren, und einen Widerstand 138 hinzuzufügen, um den Gatestrom während Zustandsübergängen des Leistungs-MOSFETs 102 zu steuern. Während Phase 1 eines Übergangs von einem Aus-Zustand in einen Ein-Zustand des Leistungs-MOSFETs 102 ist der Schaltstrom Isw null, und der Gatestrom IG ist gegeben durch: $I_{G} = \frac{V_{132} - V_{gs}}{R_{138}}$
wobei V₁₃₂ die Spannung der Quelle 132 repräsentiert, und R₁₃₈ den Widerstand des Widerstands 138 repräsentiert.
Während der Phasen 2 und 3 eines Übergangs von einem Aus-Zustand in einen Ein-Zustand des Leistungs-MOSFETs 102 steigt der Schaltstrom Isw durch den Kanal des Leistungs-MOSFETs 102 und durch die parasitäre gemeinsame Source- Induktivität L_sc von 0 auf einen Spitzenwert I_P an. Die parasitäre gemeinsame Source-Induktivität L_sc ist in der Gateansteuerschleife enthalten und, da $\frac{d I_{SW}}{d t} > 0,$
kann der Spannungsabfall V_LSC über der parasitären gemeinsamen Source-Induktivität L_sc gegeben sein durch $V_{LSC} = L_{SC} \cdot \frac{d I_{SW}}{d t},$
was die effektive Gatesteuerspannung verringern dt kann. Deshalb kann der Gatestrom IG gegeben sein durch $I_{G} = \frac{V_{132} - V_{gs} - V_{LSC}}{R_{138}}$
Aufgrund der Wirkung von V_LSC kann der momentane Gatestrom stark zeitabhängig sein und sogar negativ werden, wenn V_LSC +V_gs > V₁₃₂.
Die Schaltübergangszeit tsw ist gegeben durch $t_{SW} = \frac{Q_{GD}}{I_{Gavg}}$
wobei Q_GD die Ladungsmenge ist, die erforderlich ist, um vom Beginn von Phase 3 zum Ende von Phase 3 zu gelangen, und I_Gavg der während des Übergangs vom Beginn von Phase 3 bis zum Ende von Phase 3 gezeigte, durchschnittliche Gatestrom ist. Ein geringeres tsw, d. h. schnelleres Schalten, kann zu geringeren Schaltverlusten führen.
Allerdings kann es einen Kompromiss zwischen der Schaltgeschwindigkeit und Spannungsüberschwingen geben. Typischerweise wird in einem bestimmten System eine minimale Schaltübergangszeit t_sw,min, oder, gleichbedeutend, ein maximal zulässiger durchschnittlicher Gatestrom I_Gavg,max erzwungen. Hierzu kann der Widerstand R₁₃₈ gewählt werden durch $R_{138} \geq \frac{V_{132} - V_{miller}}{I_{Gavg,max}} = (V_{132} - V_{miller}) \cdot \frac{t_{sw,min}}{Q_{GD}}$
Gleichung 4 ist bei Systemen mit hohem V_LSC und/oder hohem Strom möglicherweise nicht gültig. Bei derartigen Systemen kann der momentane Gatestrom I_G, wie in Gleichung 2 gezeigt, abhängig von V_LSC gering oder sogar negativ sein. Ein kleinerer Gatestrom IG kann zu einer größeren Schaltübergangszeit tsw führen, was die Schaltverluste erhöhen kann.
Die Beschränkungen des in den 1b und 1d gezeigten Systems können durch die Verwendung von Leistungsschaltern in 4-Pin-Packungen adressiert werden. 2 zeigt ein System mit einer herkömmlichen Gateansteuerschaltung und einem 4-Pin-Leistungs-MOSFET. Das System von 2 verhält sich auf ähnliche Weise wie das System der 1b und 1d. Allerdings können die durch V_LSC hereingebrachten Einschränkungen durch Anlegen der Gateansteuerspannung über eine Kelvin-Verbindung an einem Anschluss 244, die die parasitäre Sourceinduktivität L_sp umgeht, umgangen werden, indem die Strompfade für den Schaltstrom I_sw und den Gatestrom IG getrennt werden. Wie in 2 gezeigt kann die Referenzspannung der Gatetreiberschaltung 104 durch die Spannung an dem Anschluss 244 gegeben sein. Während Schaltübergängen kann sich die Bezugsspannung der Gatestreiberschaltung 104 bezüglich einer Systemmasse wie beispielsweise der an den Anschluss 228 angeschlossenen Systemmasse verschieben. Eine derartige Veränderung kann in manchen Fällen mehrere zehn Volt umfassen. In derartigen Fällen kann eine geeignete Isolierung zwischen dem Eingang und dem Ausgang der Gatetreiberschaltung 104 verwendet werden.
Bei verschiedenen Ausgestaltungen ist eine mit einem herkömmlichen 3-Pin-Leistungs-MOSFET gekoppelte Gateansteuerschaltung dazu ausgebildet, die während der Phasen 2 und 3 eines Schaltübergangs eines Leistungs-MOSFETs verbrauchte Zeit durch Aktivieren eines induktiven Pfads während der Phasen 1, 2 und 3 eines Leistungs-MOSFET-Übergangs zu minimieren. Der während Phase 1 in der Induktivität gespeicherte Strom kann verwendet werden, um während der Phasen 2 und 3 die Gateladung bereitzustellen. Die Gateansteuerschaltung kann dazu ausgebildet sein, während Phase 4 des Leistungs-MOSFET-Übergangs einen resistiven Pfad zu aktivieren, was ein Überschießen der Gatespannung verringern oder minimieren kann. Der Wert der Induktivität in dem Schaltungspfad des Gates zusammen mit dem Wert des Widerstands des Pfads mit hohem Widerstand kann dazu ausgebildet sein, die Schaltgeschwindigkeit zu optimieren und ein Überschießen zu minimieren.
Die 3a-3h zeigen ein 3-Pin-Leistungs-MOSFET-System 300 gemäß einer Ausgestaltung der vorliegenden Erfindung. Das 3-Pin-Leistungs-MOSFET-System 300 enthält eine Gateansteuerschaltung und einen 3-Pin-Leistungs-MOSFET in einer Hochsetz-Konfiguration.
3a zeigt ein Prinzipschaltbild (high level) eines 3-Pin-Leistungs-MOSFET-Systems 300 mit gemäß einer Ausgestaltung der vorliegenden Erfindung. Das 3-Pin-Leistungs-MOSFET-System 300 enthält einen Leistungs-MOSFET 102, eine Gatespule 350, Spannungsquellen 332 und 334, Widerstände 357 und 359, Schalter 352, 354, 356 und 358, und einen Controller 310. 3a zeigt das 3-Pin-Leistungs-MOSFET-System 300 in einer Hochsetzkonfiguration. Allerdings kann das 3-Pin-Leistungs-MOSFET-System 300 bei anderen Schaltungstopologien implementiert werden.
Während des normalen Betriebs wird der Leistungs-MOSFET 102 ein- und ausgeschaltet, was bewirkt, dass der Schaltstrom Isw abwechselnd durch den Leistungs-MOSFET 102 fließt und von diesem gesperrt wird. Die folgenden Beschreibungen beziehen sich auf einen Leistungs-MOSFET 102, der von einem Aus-Zustand in einen Ein-Zustand übergeht. Ein ähnliches Verhalten gilt für den Leistungs-MOSFET 102 für den Übergang von einem Ein-Zustand in den Aus-Zustand.
Während Phasen 1, 2 und 3 eines Übergangs von einem Aus-Zustand in einen Ein-Zustand des Leistungs-MOSFETs 102 ist der Schalter 352 geschlossen, und die Schalter 354 und 358 sind geöffnet. Der Schalter 356 kann während der Phasen 1, 2 und 3 geöffnet oder geschlossen sein. Während Phase 1 ist der Schaltstrom Isw null und der Gatestrom I_G steigt an gemäß $\frac{d I_{G}}{d t} = \frac{V_{332} - V_{gs}}{L_{350}}$
wobei V₃₃₂ die Spannung der Spannungsquelle 332 repräsentiert und L₃₅₀ die Induktivität der Spule 350 repräsentiert.
Während der Phasen 2 und 3 eines Übergangs des Leistungs-MOSFETs 102 von einem Aus-Zustand in einen Ein-Zustand fließt der Schaltstrom Isw durch den Lastpfad des Leistungs-MOSFETs 102 und durch die parasitäre gemeinsame-Source- Induktivität L_sc. Da Isw beginnend von null ansteigt, ist $\frac{d I_{SW}}{d t} > 0,$
und der dt Spannungsabfall über der parasitären gemeinsamen Source-Induktivität L_sc einen Abfall des Gatestroms bewirkt gemäß $\frac{d I_{G}}{d t} = \frac{V_{132} - V_{gs} - V_{LSC}}{L_{350}}$
wobei V_LSC die Spannung über der parasitären gemeinsamen Source-Induktivität L_sc ist. In diesem Fall kann eine große V_LSC eine Verringerung des Gatestroms IG bewirken. Allerdings kann der Gatestrom IG, da die Spule 350 die Änderungsrate des Gatestroms I_G verringert, sogar für ein großes V_LSC positiv bleiben.
Der Wert der Spule 350 kann gewählt werden durch $L_{350} = \frac{2 \cdot Q_{GS1} \cdot R_{138}^{2}}{V_{332} - V_{th}}$
wobei Q_GS1 die Gateladung am Anfang von Phase 2 ist und R₁₃₈ der minimale Gatewiderstand gemäß Gleichung 4 ist. Wenn die Spule 350 gemäß Gleichung 7 gewählt wird, kann der Gatestrom zu Beginn von Phase 2 für die induktive Ansteuerung unter Verwendung der Spule 350 und das resistive Ansteuerschema unter Verwendung des Widerstands R₁₃₈ gleich sein.
Während Phase 4 eines Übergangs von einem Aus-Zustand in einen Ein-Zustand des Leistungs-MOSFETs 102 ist der Schalter 356 geschlossen und die Schalter 352, 354 und 358 sind geöffnet. Die Verwendung eines Widerstands 359 in Reihe mit der Spule 350 während Phase 4 kann ein Überschießen oder Schwingungen verringern oder verhindern.
Bei dem Leistungs-MOSFET 102 kann es sich um einen selbstsperrenden Transistor vom Typ n handeln. Bei Ausgestaltungen der vorliegenden Erfindung kann der Leistungstransistor 102 unter Verwendung von Transistoren vom Typ n oder vom Typ p, selbstleitenden oder selbstsperrenden Transistoren und Hochspannungstransistoren oder Niederspannungstransistoren einschließlich aber nicht beschränkt auf MOSFETs, Leistungs-MOSFETs, Sperrschicht-Feldeffekttransistoren (JFETs), HEMTs wie beispielsweise Gallium-Nitrid-(GaN)-Transistoren mit hoher Elektronenbeweglichkeit (HEMT), und Bipolartransistoren mit isoliertem Gate (IGBTs) implementiert werden. Alternativ können andere Transistortypen verwendet werden. Die Auswahl, welcher Transistor verwendet wird, kann entsprechend den Spezifikationen, Spannungspegeln und Stromanforderungen des jeweils konzipierten Systems erfolgen. Um den jeweiligen Bauelementtyp unterzubringen, können geeignete Anpassungen an die Schaltungen vorgenommen werden. Der Leistungs-MOSFET 102 kann sich innerhalb einer integrierten Schaltung befinden, oder er kann eine außerhalb einer integrierten Schaltung befindliche Komponente darstellen.
Die Schalter 352, 354, 356 und 358 können Transistoren vom Typ p und vom Typ n enthalten. Zusätzlich können die Schalter 352, 354, 356 und 358 mit beliebigen anderen auf dem Fachgebiet bekannten Schalterimplementierungen implementiert werden. Der mit den Schaltern 352, 354, 356 und 358 und deren jeweiligem Schaltungspfad verbundene parasitäre Widerstand liegt typischerweise unter 500 mΩ und kann zum Beispiel 100 mΩ einschließlich des Ein-Widerstands des jeweiligen Schalters betragen. Die Widerstände 357 und 359 können im Bereich von einigen wenigen Ohm liegen, und sie können zum Beispiel 2 Ω betragen. Die Schalter 352, 354, 356 und 358 und die Widerstände 357 und 359 können sich innerhalb einer integrierten Schaltung befinden, oder sie können alternativ diskret implementiert sein.
Der Widerstand 359 kann mit den Schaltern 352 und 356 kombiniert sein, und er kann mit einem einzelnen resistiven Schalter realisiert sein. Der einzelne resistive Schalter kann den Widerstand seines Lastpfads steuern, um einen Zustand mit geringem Widerstand wie beispielsweise vollständig ein, einen offenen Zustand wie beispielsweise vollständig aus, und einen Zustand mit höherem Widerstand wie beispielsweise durch Betreiben eines Transistors im gesättigten (strombegrenzten) Bereich zu erreichen. Ähnlich können die Schalter 354 und 358 und die Widerstände 357 in einen einzelnen resistiven Schalter kombiniert werden. Alternativ können die Schalter 352, 354, 356 und 358 und die Widerstände 357 und 359 mit Konstantstromquellen realisiert werden.
Bei der Spule 350 kann es sich um eine physikalische Spule handeln, sie kann mit induktiven Elementen auf dem Chip wie beispielsweise in den Metallisierungsschichten des Chips ausgebildeten Metallspiralen und/oder durch Layout-Techniken in einer PCB oder in Silizium erzeugt werden, und/oder sie kann die parasitäre Induktivität der Schaltung verwenden. Die Spule 350 kann sich innerhalb einer integrierten Schaltung befinden, oder sie kann alternativ eine Komponente außerhalb einer integrierten Schaltung sein.
Der Controller 310 kann ein Schaltsignal empfangen und er kann den Zustand der Schalter 352, 354, 356 und 358 mit Signalen S₃₅₂, S₃₅₄, S₃₅₆ bzw. S₃₅₈ basierend auf dem empfangenen Schaltsignal steuern. Das Schaltsignal kann ein PWM-, PFM-, PDM- oder jeder andere auf dem Fachgebiet bekannte Signaltyp sein. Bei dem Controller 310 kann es sich um einen handelsüblichen Mikrocontroller wie beispielsweise einen MSP430 oder ARM core, einen kundenspezifischen Mikrocontroller, einen Prozessor, eine kundenspezifische Zustandsmaschine oder eine beliebige andere auf dem Fachgebiet bekannte Controllerimplementierung handeln. Der Controller 310 kann sich innerhalb einer integrierten Schaltung befinden, oder er kann alternativ eine Komponente außerhalb einer integrierten Schaltung sein.
3b zeigt ein Zeitverlaufsdiagramm, das den Zustand der Gateansteuerschaltungsschalter in Bezug auf ein Eingangsschaltsignal gemäß einer Ausgestaltung der vorliegenden Erfindung zeigt. Die folgenden Erörterungen beziehen sich auf ein Eingangsschaltsignal vom PWM-Typ, aber das Verfahren kann an bekannte Schaltsignale angepasst werden.
Wenn das PWM-Signal von einem ersten Zustand in einen zweiten Zustand wie beispielsweise von Low nach High übergeht, schaltet der Controller 310 den Schalter 352 ein und schaltet die Schalter 354 und 358 aus, was zwischen der Leistungsquelle und dem Gate des Leistungs-MOSFETs 102 einen Impedanzpfad, der durch die Induktivität der Spule 350 dominiert wird, aktiviert. Dieser Pfad ist während Phasen 1, 2, und 3 des Übergangs zwischen einem Aus-Zustand zu einem Ein-Zustand des Leistungs-MOSFETs 102 aktiv. Der Schalter 352 wird eine Zeit t352, nachdem der Schalter 352 geschlossen wird, geöffnet, was mit dem Ende von Phase 3 zusammenfallen kann. Die Zeit t₃₅₂ kann größer als die Zeit der Phasen 1, 2, und 3 sein, aber sie kann, um Oszillationen zu vermeiden, geringer als die Resonanzperiode des Schwingkreises der Induktivität L₃₅₀ und der Kapazität C_gs sein. Da die Zeitperiode von Beginn von Phase 1 bis zum Ende von Phase 3 mit dem Ladungsübertragungserfordernis und dem durchschnittlichen Strom zusammenhängt, kann die Zeit t₃₅₂ so gewählt werden, dass $\frac{Q_{GS} + Q_{GD}}{I_{Gavg1-3,min}} \leq t_{352} \leq \sqrt{L_{350} \cdot C_{gs}}$
wobei I_{Gavg1-3, min} der minimale durchschnittliche Gatestrom während der Phasen 1, 2 und 3 ist.
Der Schalter 356 wird eine Zeit t₃₅₆, nachdem der Schalter 352 geschlossen wird, aber bevor der Schalter 352 geöffnet wird, geschlossen. Das Schließen des Schalters 356, während der Schalter 352 geschlossen ist, muss nicht unbedingt einen wesentlichen Einfluss auf das Verhalten des Systems haben, da der resistive Pfad von Schalter 356 parallel zu dem niederresistiven Pfad von Schalter 352 ist. Deshalb kann die Zeit t356 null sein, oder eine Zahl größer als null. Das Verhältnis zwischen der Zeit t352 und der Zeit t356 kann gegeben sein durch $0 \leq t_{356} \leq t_{352}$
Der Schalter 356 kann öffnen, wenn das PWM-Signal von high nach low übergeht. Nach dieser Zeit schließt der Schalter 354, um einen niederresistiven Pfad von den Leistungsquellen 334 zu den Gates des Leistungs-MOSFETs 102 zu aktivieren, was den Übergang von dem Ein-Zustand in den Aus-Zustand des Leistungs-MOSFETs 102 auslöst. Eine ähnliche Sequenz folgt für diesen Übergang.
Verschiedene Ausgestaltungen können schnelle Schaltübergänge und geringe Schaltverluste durch Erhöhen der Gateinduktivität und Minimieren des Gatewiderstands erzielen. Wenn der Schaltübergang beendet ist, kann die Gateresonanzschaltung, die die Gateinduktivität und die Gate-Source-Kapazität enthalten kann, gedämpft werden, indem der Gatetreiber auf einen höheren Ausgangswiderstand geschaltet wird, was Gatespannungsüberschießen vermeiden kann.
3c zeigt ein Flussdiagramm eines Beispiel-Verfahrens 311 zum Schalten eines Leistungsschalters von einem ersten Zustand in einen zweiten Zustand. Das Verfahren kann in ein 3-Pin-Leistungs-MOSFET-System 300 implementiert werden, aber es kann auch in andere Schaltungsarchitekturen und auf andere auf dem Fachgebiet bekannte Weisen implementiert werden. Die folgende Erörterung geht davon aus, dass das 3-Pin-Leistungs-MOSFET-System 300, wie in den 3a und 3b gezeigt, das Verfahren 311 zum Schalten eines Leistungsschalters implementiert.
Schritt 313 überwacht ein Steuersignal, bei dem es sich um ein Eingangs-PWM-Signal handeln kann. Schritt 315 prüft, ob das Steuersignal einen Übergang vollzogen hat. Wenn das Steuersignal keinen Übergang vollzogen hat, macht 313 damit, das Steuersignal zu überwachen, weiter. Wenn das Steuersignal einen Übergang vollzogen hat, prüft Schritt 317, von welchem Zustand zu welchem Zustand der Übergang aufgetreten ist. Wenn der Übergang von einem ersten Zustand in einen zweiten Zustand erfolgt ist, deaktiviert Schritt 333 einen zweiten resistiven Pfad, Schritt 319 aktiviert einen ersten Pfad mit geringem Widerstand, der zwischen eine erste Leistungsquelle und eine Spule in Reihe mit einem Gate eines Leistungsschalters gekoppelt ist, Schritt 321 aktiviert nach einer ersten Zeit ab dem Aktivieren des ersten Pfads mit geringem Widerstand einen ersten resistiven Pfad, der zwischen die erste Leistungsquelle und die Spule in Reihe mit dem Gate des Leistungsschalters gekoppelt ist, und Schritt 323 deaktiviert den ersten Pfad mit geringem Widerstand nach einer zweiten Zeit ab dem Aktivieren des ersten Pfads mit geringen Widerstand und kehrt zu Schritt 313 zurück. Wenn anderenfalls der Übergang von dem zweiten Zustand in den ersten Zustand erfolgt ist, dann deaktiviert Schritt 325 den ersten resistiven Pfad, Schritt 327 aktiviert einen zweiten Pfad mit geringem Widerstand, der zwischen eine zweite Leistungsquelle und die Spule in Reihe mit dem Gate des Leistungsschalters gekoppelt ist, Schritt 329 aktiviert nach einer dritten Zeit ab dem Aktivieren des zweiten Pfads mit geringem Widerstand einen zweiten resistiven Pfad, der zwischen die zweite Leistungsquelle und die Spule in Reihe mit dem Gate des Leistungsschalters gekoppelt ist, und Schritt 331 deaktiviert den zweiten Pfad mit geringem Widerstand nach einer vierten Zeit ab dem Aktivieren des zweiten Pfads mit geringem Widerstand und kehrt zu Schritt 313 zurück.
Die erste Zeit, die zweite Zeit, die dritte Zeit und die vierte Zeit können Bedingungen, die durch die Gleichungen 8 und 9 gegeben sind, erfüllen. Die Schritte 321 können zur selben Zeit wie Schritt 319 auftreten. Ähnlich kann Schritt 329 zur selben Zeit wie Schritt 327 auftreten.
Die 3d-3h veranschaulichen Simulationsergebnisse eines hart geschalteten Hochsetzwandler gemäß Ausgestaltungen der vorliegenden Erfindung. Die 3d und 3e zeigen einen Vergleich zwischen dem Schaltverhalten einer Topologie 360 mit vernachlässigbarer Sourceinduktivität und einer Topologie mit signifikanter gemeinsamer Source-Induktivität 370. Die Topologie 360 repräsentiert eine Topologie mit vernachlässigbarer Sourceinduktivität wie beispielsweise der in 2 gezeigten 4-Pin-Topologie. Die Topologie 360 mit vernachlässigbarer Sourceinduktivität weist ein Q_GD von 70 nC und Q_Gtot von 200 nC mit einer Steuerspannung V_P von 12 V und einer Aus-Spannung V_N von 0 V auf. Bei dem Leistungs-MOSFET 202 handelt es sich um einen 600 V-Schalter mit einem Ein-Widerstand von 19 mΩ. Der Eingangsstrom I_in des Hochsetzwandlers beträgt 50 A, und der Gatestrom IG wird mittels eines 2□-Gatewiderstands begrenzt. Die Topologie 370 repräsentiert eine Topologie, die einen 3-Pin-Leistungs-MOSFET mit demselben Gatewiderstand, wie er in 1d gezeigt ist, einsetzt. Die 3-Pin-Topologie 370 weist eine gemeinsame Source-Induktivität L_SC von 5 nH, ein Q_GD von 70 nC und Q_Gtot von 200 nC mit einer Steuerspannung V_P von 12 V und einer Aus-Spannung V_N von 0 V auf. Bei dem Leistungs-MOSFET 102 handelt es sich um einen 600 V-Schalter mit einem Ein-Widerstand von 19 mΩ. Der Eingangsstrom I_in des Hochsetzwandlers beträgt 50 A, und der Gatestrom I_G wird durch einen 2□-Gatewiderstand begrenzt. Die Simulation der 4-Pin-Topologie 360 beinhaltet die Kurven 362, 364, 366 und 368. Die Simulation der 3-Pin-Topologie 370 beinhaltet die Kurven 372, 374, 376 und 378.
3d zeigt den Gatestrom IG, den Schaltstrom Isw, die Gate-Source-Spannung V_gs und die Drainspannung V_D eines Leistungs-MOSFETs für die 4-Pin-Topologie 360 bzw. die 3-Pin-Topologie 370 für einen Übergang von einem Aus-Zustand in einen Ein-Zustand und zurück zu einem Aus-Zustand. Wie in 3d gezeigt ist der Schaltstrom null, wenn die Gate-Source-Spannung V_gs null ist, und die Drainspannung beträgt etwa 400 V. Wenn der Gatestrom IG positiv wird, steigt die Gate-Source-Spannung V_gs an, was es ermöglicht, dass der Schaltstrom Isw auf etwa 50 A ansteigt und die Drainspannung auf nahe null Volt abfallen lässt. Um zurück in den Aus-Zustand überzugehen, wird der Gatestrom IG negativ, wobei die Verringerung der Gate-Source-Spannung V_gs bewirkt, dass der Schaltstrom I_SW auf null abfällt, und bewirkt, dass die Drainspannung zurück auf 400 V ansteigt.
Abschnitt 356 von 3d zeigt den Gatestrom IG, den Schaltstrom Isw, die Gate-Source-Spannung V_gs und die Drainspannung V_D während Phasen 1-4 eines Übergangs vom Aus-Zustand in den Ein-Zustand eines in 4-Pin-Topologie 360 und 3-Pin-Topologie 370 betriebenen Leistungsschalters. 3e zeigt einen vergrößerten Graphen des Abschnitts 356, der die Phasenübergänge für die Topologie 360 und die Topologie 370 veranschaulicht.
Für die 4-Pin-Topologie 360 steigt der Gatestrom I_G während Phase 1, wie durch Kurve 362 gezeigt, von 0 A auf 3 A. Die Gate-Source-Spannung V_gs beginnt, wie durch Kurve 366 gezeigt, anzusteigen, bis sie V_th erreicht. Während Phase 2 steigt der Strom Isw, wie durch Kurve 364 gezeigt, von 0 A auf etwa 50 A. Zu dieser Zeit pendelt sich die Gate-Source-Spannung V_gs auf die Miller-Spannung V_miller ein. Phase 3 beginnt, wenn der Schaltstrom Isw den Eingangsstrom I_in erreicht. Zu dieser Zeit verringert sich die Drainspannung V_D wie durch Kurve 368 gezeigt. Während Phase 4 steigt die Gate-Source-Spannung V_gs, wie durch Kurve 366 gezeigt, von der Miller-Spannung V_miller auf etwa 12 V an. Der Gatestrom I_G verringert sich, wie durch Kurve 362 gezeigt, von 3 A auf 0 A.
Für die 3-Pin-Topologie 370 steigt der Gatestrom IG, wie durch Kurve 372 gezeigt, in Phase 1 von 0 A auf 3 A an. Die Gate-Source-Spannung V_gs beginnt, wie durch Kurve 376 gezeigt, anzusteigen, bis sie V_th erreicht. Die Dauer von Phase 1 der Topologie 370 ist im Wesentlichen ähnlich zu der Dauer der Phase 1 der Topologie 360. Während Phase 2 steigt der Schaltstrom Isw, wie durch Kurve 374 gezeigt, von 0 A auf 50 A. Wenn der Schaltstrom Isw ansteigt, bewirkt der durch die Änderungsrate des Schaltstroms Isw erzeugte Spannungsabfall über der parasitären gemeinsamen Source-Induktivität Lsc, dass, wie durch Kurve 372 gezeigt, der Gatestrom abfällt und negativ wird und Ströme unterhalb -1 A erreicht. Ein derartiger Abfall des Gatestroms IG bewirkt, dass die Phase 2 der Topologie 370 wesentlich länger dauert als Phase 2 der Topologie 360. Phase 3 beginnt, wenn der Schaltstrom Isw den Eingangsstrom I_in erreicht. Zu dieser Zeit beginnt der Gatestrom IG, wie in Kurve 372 gezeigt, sich zu erholen, bis er 3 A erreicht. Allerdings ist der durchschnittliche Gatestrom während Phase 3 der Topologie 370 geringer als der durchschnittliche Gatestrom während Phase 3 der Topologie 360. Deshalb dauert Phase 3 der Topologie 370 länger als Phase 3 der Topologie 360. Während Phase 4 steigt die Gate-Source-Spannung V_gs, wie durch Kurve 376 gezeigt, von der Miller-Spannung V_miller auf etwa 12 V.
Die 3f und 3g zeigen einen Vergleich zwischen dem Schaltverhalten eines Schalters mit einer signifikanten gemeinsamen Source-Induktivität mit der resistiven Gatesteuertopologie 370, einer induktiven Gateansteuertopologie 380, und einer gedämpften induktiven Gateansteuertopologie 390. Die induktive Gateansteuertopologie 380 repräsentiert eine Topologie, die einen 3-Pin-Leistungs-MOSFET unter Verwendung einer Induktivität zum Steuern des Gatestroms, wie beispielsweise in 3a gezeigt, verwendet. Die induktive Topologie 380 weist eine parasitäre gemeinsame Source-Induktivität L_SC von 5 nH, eine Gatespule 350 mit einer Induktivität von 100 nH, eine Q_GD von 70 nC und eine Q_Gtot von 200 nC, mit einer Steuerspannung V_P von 12 V und einer Aus-Spannung V_N von 0 V auf. Bei dem Leistungs-MOSFET handelt es sich um einen 600 V-Schalter mit einem Ein-Widerstand von 19 mΩ. Der Eingangsstrom I_in beträgt 50 A, und der Gatestrom IG ist auf ein Maximum von 3 A begrenzt. Alternativ hätten andere Ströme verwendet werden können. Die gedämpfte induktive Topologie 390 repräsentiert eine Topologie ähnlich zu der der induktiven Topologie 380. Allerdings begrenzt die gedämpfte induktive Topologie 390 den Gatestrom während Phase 4 auf 1 A anstelle auf 3 A. Die Simulation der induktiven Topologie 380 beinhaltet die Kurven 382, 384, 386 und 388. Die Simulation der gedämpften induktiven Topologie 390 beinhaltet die Kurven 392, 394, 396 und 398.
3f zeigt den Gatestrom IG, den Schaltstrom Isw, die Gate-Source-Spannung V_gs und die Drainspannung V_D eines Leistungs-MOSFETs für einen Übergang von einem Aus-Zustand in einen Ein-Zustand und zurück in einen Aus-Zustand für die resistive Topologie 370, die induktive Topologie 380 und die gedämpfte induktive Topologie 390. Abschnitt 358 von 3f zeigt den Gatestrom I_G, den Schaltstrom Isw, die Gate-Source-Spannung V_gs und die Drainspannung V_D während Phasen 1-4 eines Übergangs eines Leistungsschalters von dem Aus-Zustand in den Ein-Zustand für die Topologien 370, 380 und 390. 3g zeigt einen vergrößerten Graphen des Abschnitts 358, der die Phasenübergänge für die resistive Topologie 370, die induktive Topologie 380 und die gedämpfte induktive Topologie 390 zeigt.
Für die induktive Topologie 380 steigt der Gatestrom IG während Phase 1, wie durch Kurve 382 gezeigt, von 0 A auf 3 A. Allerdings steigt der Gatestrom IG der induktiven Topologie 380, teilweise aufgrund der erhöhten Induktivität in dem das Gate des Leistungs-MOSFETs ansteuernden Schaltungspfad, langsamer als der Gatestrom IG der resistiven Topologie 370. Ein derartiger langsamerer Anstieg des Gatestroms I_G bewirkt, dass Phase 1 der induktiven Topologie 380 länger als Phase 1 der resistiven Topologie 370 dauert. Eine derartige längere Dauer von Phase 1 kann eine Verzögerung des Schaltübergangs bewirken, muss aber keinen Einfluss auf Schaltverluste oder auf die Schaltzeit haben. Während Phase 2 steigt der Schaltstrom Isw, wie durch Kurve 384 gezeigt, von 0A auf etwa 50 A. Wenn der Schaltstrom Isw ansteigt, bewirkt der durch die Änderungsrate des Schaltstroms Isw erzeugte Spannungsabfall über der parasitären gemeinsamen Source-Induktivität L_SC, dass der Gatestrom abfällt. Allerdings ist der Abfall des Gatestroms IG der induktiven Topologie 380, wie durch Kurve 382 gezeigt, geringer als der Abfall des Gatestroms I_G der resistiven Topologie 370. Der Gatestrom IG der induktiven Topologie 380 kann, teilweise aufgrund der erhöhten Induktivität in dem das Gate des Leistungs-MOSFET ansteuernden Schaltungspfad, nicht negativ werden. Daher kann die Dauer von Phase 2 der induktiven Topologie 380 wesentlich kürzer als die Dauer von Phase 2 der resistiven Topologie 370 sein. Phase 3 beginnt, wenn der Schaltstrom Isw den Eingangsstrom I_in erreicht. Zu dieser Zeit beginnt der Gatestrom IG, wie in Kurve 372 gezeigt, sich zu erholen, bis er 3 A erreicht. Allerdings kann der durchschnittliche Gatestrom während Phase 3 der induktiven Topologie 380 geringer als der durchschnittliche Gatestrom während Phase 3 der resistiven Topologie 370 sein. Deshalb kann die Phase 3 der induktiven Topologie 380 länger dauern als die Phase 3 der resistiven Topologie 370. Allerdings kann die Dauer der Phasen 2 plus 3 der induktiven Topologie 380 kürzer als die Dauer der Phasen 2 plus 3 der resistiven Topologie 370 sein. Da in beiden Phasen 2 und 3 aufgrund der/des gleichzeitig von null verschiedenen Schaltspannung und -stroms Leistung dissipiert wird, kann die induktive Topologie 380 während des Schaltübergangs weniger Schaltenergie dissipieren als die resistive Topologie 370. Während Phase 4 steigt die Gate-Source-Spannung V_gs, wie durch Kurve 386 gezeigt, von der Miller-Spannung V_miller auf etwa 12 V. Allerdings kann die Gate-Source-Spannung V_gs, wie durch Kurve 386 von 3f gezeigt, aufgrund von Resonanz auf mehr als 16 V überschießen.
Die gedämpfte induktive Topologie 390 verhält sich während der Phasen 1, 2 und 3 auf eine ähnliche Weise wie die induktive Topologie 380. Allerdings kann dem Gatestrom IG während Phase 4 eine Stromgrenze, zum Beispiel 1 A auferlegt werden. Eine derartige Stromgrenze kann mit einem Widerstand in Reihe mit der Spule 350, einer Stromquelle mit einer Stromgrenze, oder einer beliebigen anderen auf dem Fachgebiet bekannten Weise implementiert werden. Die Begrenzung des Gatestroms IG während Phase 4 auf 1 A verringert das Überschießen der Gate-Source-Spannung V_gs, wie durch Kurve 396 von 3f gezeigt, und kann es sogar eliminieren.
3h zeigt den Energieverbrauch über der Zeit der Topologie 360 mit vernachlässigbarer Sourceinduktivität, der resistiven Topologie 370, der induktiven Topologie 380 und der gedämpften induktiven Topologie 390 während eines Schaltzyklus', wie er beispielsweise in den Kurvenverläufen der 3d-3g gezeigt ist. Die Kurven 361, 371, 381 und 391 repräsentieren den Energieverbrauch der 4-Pin-Topologie 360, der resistiven 3-Pin-Topologie 370, der induktiven 3-Pin-Topologie 380 bzw. der gedämpften induktiven 3-Pin-Topologie 390. Wie in 3h gezeigt kann die resistive Topologie 370 Energieverluste, die bis zum dreifachen der Energieverluste der Topologie 360 mit vernachlässigbarer Sourceinduktivität betragen können, aufweisen. Die induktive Topologie 380 und die gedämpfte induktive Topologie 390 können Energieverluste, die etwa 50 % der Verluste, die die resistive Topologie 370 aufweist, betragen, zeigen. Es besteht möglicherweise kein wesentlicher Unterschied zwischen den Energieverlusten der induktiven Topologie 380 und der gedämpften induktiven Topologie 390.
Ausgestaltungen der vorliegenden Erfindung können durch verschiedene Topologien implementiert werden. Zum Beispiel zeigt 4 Prinzipschaltbild (high level) eines 3-Pin-Leistungs-MOSFET-Systems 400 in einer Tiefsetzkonfiguration gemäß einer Ausgestaltung der vorliegenden Erfindung. Das 3-Pin-Leistungs-MOSFET-System 400 umfasst einen Leistungs-MOSFET 102, eine Last 403, eine Spule 412, eine Diode 410, eine Induktivität 350, Leistungsquellen 332 und 334, Widerstände 357 und 359, Schalter 352, 354, 356 und 358, und einen Controller 310.
Das 3-Pin-Leistungs-MOSFET-System 400 kann auf ähnliche Weise wie das 3-Pin-Leistungs-MOSFET-System 300 arbeiten und es kann das Verfahren 311 zum Schalten eines Leistungsschalters implementieren. Allerdings implementiert das 3-Pin-Leistungs-MOSFET-System 400 anstelle einer Hochsetztopologie eine Tiefsetztopologie. Während eines normalen Betriebs wird der Leistungs-MOSFET 102 ein- und ausgeschaltet, was bewirkt, dass ein Laststrom I_load abwechselnd durch einen Lastpfad des Leistungs-MOSFETs 102 und die Diode 410 fließt. Trotz des Unterschieds der Topologien können die Gateansteuerschaltung und das Gateansteuerschaltungsverfahren identisch zu denen des 3-Pin-Leistungs-MOSFET-Systems 300 sein. Andere Wandlertopologien wie beispielsweise Tiefsetz-, Hochsetz-, Sperr- und Vorwärtswandler können mit einer ähnlichen Gateansteuerschaltung implementiert werden.
Ausgestaltungen der vorliegenden Erfindung können auf alternative Weisen implementiert werden. Zum Beispiel zeigt 5 eine alternative Implementierung eines 3-Pin-Leistungs-MOSFET-Systems 500 gemäß einer Ausgestaltung der vorliegenden Erfindung. Das 3-Pin-Leistungs-MOSFET-System 500 enthält einen Leistungs-MOSFET 102, eine Induktivität 350, Leistungsquellen 332 und 334, Transistoren 552 und 554, eine Treiberstufe 510 und einen Controller 310.
Das 3-Pin-Leistungs-MOSFET-System 500 kann auf eine ähnliche Weise wie der Gateansteuerteil der 3-Pin-Leistungs-MOSFET-Systeme 300 und 400 arbeiten und es kann das Verfahren 311 zum Schalten eines Leistungsschalters implementieren. Allerdings setzt das 3-Pin-Leistungs-MOSFET-System 500 anstelle der Widerstände 357 und 359 und der Schalter 352, 354, 356 und 358 Transistoren 552 und 554 ein. Wenn zum Beispiel das Signal S352 high ist und die Signale S₃₅₄ und S₃₅₈ low sind, erzeugt die Treiberstufe 510 Signale A₅₅₆ und A₅₅₈ derart, dass Transistor 554 offen und Transistor 552 vollständig ein ist. Wenn das Signal S₃₅₆ high ist und die Signale S₃₅₂, S₅₅₄ und S₃₅₈ low sind, erzeugt die Treiberstufe 510 Signale A₅₅₆ und A₅₅₈ derart, dass Transistor 554 geöffnet und Transistor 552 widerstandsbehaftet ein sind. Ähnlich erzeugt die Treiberstufe 510, wenn das Signal S₃₅₄ high ist und die Signale S₃₅₂ und S₃₅₆ low sind, Signale A₅₅₆ und A₅₅₈ derart, dass der Transistor 552 offen und der Transistor 554 vollständig ein ist. Wenn das Signal S₃₅₈ high ist und die Signale S₃₅₂,S₅₅₄ und S₃₅₆ low sind, erzeugt die Treiberstufe 510 Signale A₅₅₆ und A₅₅₈, derart, dass der Transistor 552 offen ist und der Transistor 554 widerstandsbehaftet ein ist.
Der Analogtreiber 510 kann auf eine beliebige auf dem Fachgebiet bekannte Weise implementiert werden, und er kann in den Controller 310 integriert sein. Bei den Transistoren 552 und 554 kann es sich zum Beispiel um MOS-Transistoren vom Typ p oder vom Typ n handeln. Andere Transistortechnologien können verwendet werden.
Ein allgemeiner Aspekt umfasst eine Schaltung, die aufweist: einen Gatetreiber, der mit einem ersten Versorgungsanschluss und einem Ausgangsanschluss gekoppelt ist, wobei der Ausgangsanschluss dazu ausgebildet ist, über ein induktives Element mit einem Gate eines Schalttransistors gekoppelt zu werden, wobei der Gatetreiber dazu ausgebildet ist, ein Schaltsignal zu empfangen; an dem Ausgangsanschluss eine erste Gateaktivierungsspannung mit einem ersten Ausgangswiderstand bereitzustellen, wenn das Schaltsignal von einem ersten Zustand in einen zweiten Zustand übergeht; nach einer ersten Zeit des Bereitstellens der ersten Gateaktivierungsspannung an dem Ausgangsanschluss mit dem ersten Ausgangswiderstand die erste Gateaktivierungsspannung an dem Ausgangsanschluss mit einem zweiten Ausgangswiderstand bereitzustellen, wobei der zweite Ausgangswiderstand größer als der erste Ausgangswiderstand ist; und an dem Ausgangsanschluss eine erste Gatedeaktivierungsspannung bereitzustellen, wenn das Schaltsignal von dem zweiten Zustand in den ersten Zustand übergeht.
Implementierungen können eines oder mehr der folgenden Merkmale enthalten. Die Schaltung, bei der die erste Zeit länger als eine Zeit von der Bereitstellung der ersten Gateaktivierungsspannung an dem Ausgangsanschluss mit dem ersten Ausgangswiderstand, bis eine Drainspannung des Schalttransistors als Folge der ersten Gateaktivierungsspannung überzugehen beginnt, ist. Die Schaltung, bei der die erste Zeit kürzer als eine Übergangszeit des ersten Schalttransistors ist, wobei die Übergangszeit des Schalttransistors die Phasen 1, 2, 3 und 4 eines Schaltübergangs enthält. Die Schaltung, bei der der Gatetreiber einen mit dem ersten Versorgungsanschluss und dem Ausgangsanschluss gekoppelten ersten Schalter enthält, das Bereitstellen der ersten Gateaktivierungsspannung an dem Ausgangsanschluss mit dem ersten Ausgangswiderstand das Schließen des ersten Schalters umfasst, das Bereitstellen der ersten Gateaktivierungsspannung an dem Ausgangsanschluss mit dem zweiten Ausgangswiderstand das Erhöhen eines Widerstands eines Lastpfads des ersten Schalters umfasst, und das Bereitstellen der ersten Gatedeaktivierungsspannung das Öffnen des ersten Schalters umfasst. Die Schaltung, bei der der erste Schalter einen Transistor enthält. Die Schaltung, die weiterhin einen mit dem ersten Schalter gekoppelten Controller enthält, wobei der Controller dazu ausgebildet ist, den ersten Schalter zu schließen, den Widerstand des Lastpfads des ersten Schalters zu erhöhen, und den ersten Schalter zu öffnen. Die Schaltung, bei der Gatetreiber weiterhin mit einem zweiten Versorgungsanschluss gekoppelt ist, wobei der Gatetreiber weiterhin dazu ausgebildet ist, an dem Ausgangsanschluss eine zweite Gateaktivierungsspannung mit einem dritten Ausgangswiderstand bereitzustellen, wenn das Schaltsignal von dem zweiten Zustand in den ersten Zustand übergeht, nach einer zweiten Zeit des Bereitstellens der zweiten Gateaktivierungsspannung an dem Ausgangsanschluss mit dem dritten Ausgangswiderstand die zweite Gateaktivierungsspannung an dem Ausgangsanschluss mit einem vierten Ausgangswiderstand bereitzustellen, wobei der vierte Ausgangswiderstand größer als der dritte Ausgangswiderstand ist, und an dem Ausgangsanschluss eine zweite Gatedeaktivierungsspannung bereitzustellen, wenn das Schaltsignal von dem ersten Zustand in den zweiten Zustand übergeht. Die Schaltung, bei der der Gatetreiber eine mit dem ersten Versorgungsanschluss und dem Ausgangsanschluss gekoppelten ersten Schalter und einen mit dem zweiten Versorgungsanschluss und dem Ausgangsanschluss gekoppelten zweiten Schalter enthält, das Bereitstellen der ersten Gateaktivierungsspannung an dem Ausgangsanschluss mit dem ersten Ausgangswiderstand das Schließen des ersten Schalters umfasst, das Bereitstellen der ersten Gateaktivierungsspannung an dem Ausgangsanschluss mit dem zweiten Ausgangswiderstand das Erhöhen eines Widerstands eines Lastpfads des ersten Schalters umfasst, und das Bereitstellen der ersten Gatedeaktivierungsspannung das Öffnen des ersten Schalters umfasst, das Bereitstellen der zweiten Gateaktivierungsspannung an dem Ausgangsanschluss mit dem dritten Ausgangswiderstand das Schließen des zweiten Schalters umfasst, das Bereitstellen der zweiten Gateaktivierungsspannung an dem Ausgangsanschluss mit dem vierten Ausgangswiderstand das Erhöhen eines Widerstands eines Lastpfads des zweiten Schalters umfasst, und das Bereitstellen der zweiten Gatedeaktivierungsspannung das Öffnen des zweiten Schalters umfasst. Die Schaltung, die weiterhin einen mit dem ersten Schalter und mit dem zweiten Schalter gekoppelten Controller enthält, wobei der Controller dazu ausgebildet ist, den ersten Schalter zu schließen, den Widerstand des Lastpfads des ersten Schalters zu erhöhen und den ersten Schalter zu öffnen, den zweiten Schalter zu schließen, den Widerstand des Lastpfads des zweiten Schalters zu erhöhen und den zweiten Schalter zu öffnen. Die Schaltung, bei der der Controller den Widerstand des Lastpfads des ersten Schalters nach der ersten Zeit des Schließens des ersten Schalters erhöht. Die Schaltung, bei der die erste Zeit kürzer als eine Resonanzperiode eines Schwingkreises, der zwischen einer mit dem Ausgangsanschluss in Reihe befindlichen Induktivität und einer äquivalenten Kapazität am Ausganganschluss gebildet ist, ist. Die Schaltung, bei der der Gatetreiber enthält: einen mit dem ersten Versorgungsanschluss und dem Ausgangsanschluss gekoppelten ersten Schalter; einen mit dem ersten Versorgungsanschluss und dem Ausgangsanschluss gekoppelten zweiten Schalter; und ein erstes resistives Element in Reihe mit dem zweiten Schalter, wobei die Schaltung weiterhin einen mit dem ersten Schalter und dem zweiten Schalter gekoppelten Controller enthält, wobei der Controller dazu ausgebildet ist, den ersten Schalter zu schließen, wenn er die erste Gateaktivierungsspannung an dem Ausgangsanschluss mit dem ersten Ausgangswiderstand bereitstellt, den zweiten Schalter zu schließen und den ersten Schalter zu öffnen, wenn er die erste Gateaktivierungsspannung an dem Ausgangsanschluss mit dem zweiten Ausgangswiderstand bereitstellt, und den ersten Schalter und den zweiten Schalter zu öffnen, wenn er die erste Gatedeaktivierungsspannung an dem Ausgangsanschluss bereitstellt. Die Schaltung, bei der das erste resistive Element einen ersten Widerstand enthält. Die Schaltung, bei der das erste resistive Element einen ersten Transistor enthält. Die Schaltung, bei der der erste Schalter und der zweite Schalter gleichzeitig geschlossen werden. Die Schaltung, bei der das Schaltsignal ein PWM-Signal enthält. Die Schaltung, die weiterhin eine mit dem ersten Versorgungsanschluss und einem zweiten Versorgungsanschluss gekoppelte erste Leistungsversorgung enthält, wobei der zweite Versorgungsanschluss dazu ausgebildet ist, mit einer Source des Schalttransistors gekoppelt zu werden. Die Schaltung, die weiterhin den Schalttransistor enthält. Die Schaltung, bei der der Schalttransistor einen Leistungs-MOSFET vom Typ n enthält. Die Schaltung, die weiterhin das induktive Element enthält. Die Schaltung, bei der das induktive Element eine Spule enthält. Die Schaltung, bei der das induktive Element PCB-Bahnen enthält. Die Schaltung, bei der das induktive Element induktive Elemente auf einem Chip enthält.
Ein weiterer allgemeiner Aspekt umfasst ein Verfahren zum Steuern eines Leistungs-MOSFETs, das umfasst: Empfangen eines Schaltsignals, Einschalten eines ersten Pfads mit geringem Widerstand, der zwischen eine erste Leistungsversorgung und ein Gate des Leistungs-MOSFETs gekoppelt ist, wenn das Schaltsignal von einem ersten Zustand in einen zweiten Zustand übergeht, Einschalten eines zwischen die erste Leistungsversorgung und das Gate des Leistungs-MOSFETs gekoppelten ersten resistiven Pfads nach einer ersten Zeit ab dem Einschalten des ersten Pfads mit geringem Widerstand, Ausschalten des ersten Pfads mit geringem Widerstand nach einer zweiten Zeit ab dem Einschalten des ersten Pfads mit geringem Widerstand, und Ausschalten des ersten resistiven Pfads, wenn das Schaltsignal von dem zweiten Zustand in den ersten Zustand übergeht.
Implementierungen können eines oder mehr der folgenden Merkmale enthalten. Das Verfahren, das weiterhin enthält: Einschalten eines zwischen eine zweite Leistungsversorgung und das Gate des Leistungs-MOSFETs gekoppelten zweiten Pfads mit geringem Widerstand, wenn das Schaltsignal von dem zweiten Zustand in den ersten Zustand übergeht, Einschalten eines zwischen die zweite Leistungsquelle und das Gate des Leistungs-MOSFETs gekoppelten zweiten resistiven Pfads nach einer dritten Zeit ab dem Einschalten des zweiten Pfads mit geringem Widerstand, Ausschalten des zweiten niederresistiven Pfads nach einer vierten Zeit ab dem Einschalten des zweiten Pfads mit geringem Widerstand, und Ausschalten des zweiten resistiven Pfads, wenn das Schaltsignal von dem ersten Zustand in den zweiten Zustand übergeht. Das Verfahren, bei dem die erste Zeit gleich der dritten Zeit ist und die zweite Zeit gleich der vierten Zeit ist. Das Verfahren, bei dem die erste Zeit null ist. Das Verfahren, bei dem das Schaltsignal ein PWM-Signal enthält.
Noch ein anderer allgemeiner Aspekt umfasst eine integrierte Schaltung, die enthält: einen mit einem ersten Versorgungsanschluss und einem Ausgangsanschluss gekoppelten ersten Schalter, wobei der Ausgangsanschluss dazu ausgebildet ist, über ein induktives Element mit einem Gate eines Schalttransistors gekoppelt zu werden; einen mit dem ersten Versorgungsanschluss und dem Ausgangsanschluss gekoppelten zweiten Schalter; einen ersten Widerstand in Reihe mit dem zweiten Schalter; und einen mit dem ersten Schalter und dem zweiten Schalter gekoppelten Controller, wobei der Controller dazu ausgebildet ist, ein Schaltsignal zu empfangen, den ersten Schalter zu schließen, wenn das Schaltsignal von einem ersten Zustand in einen zweiten Zustand übergeht, den zweiten Schalter zu schließen, den ersten Schalter nach einer ersten Zeit ab dem Schließen des ersten Schalters zu öffnen, und den zweiten Schalter zu öffnen, wenn das Schaltsignal von dem zweiten Zustand in den ersten Zustand übergeht.
Implementierungen können eines oder mehr der folgenden Merkmale enthalten. Die integrierte Schaltung, bei der der zweite Schalter nach dem Schließen des ersten Schalters geschlossen wird. Die integrierte Schaltung, bei der der zweite Schalter zur selben Zeit, zu der der erste Schalter geschlossen wird, geschlossen wird. Die integrierte Schaltung, die weiterhin enthält: einen mit einem zweiten Versorgungsanschluss und dem Ausgangsanschluss gekoppelten dritten Schalter; einen mit dem zweiten Versorgungsanschluss und dem Ausgangsanschluss gekoppelten vierten Schalter; und ein zweites resistives Element in Reihe mit dem vierten Schalter, wobei der Controller weiterhin mit dem dritten Schalter und mit dem vierten Schalter gekoppelt ist, wobei der Controller weiterhin dazu ausgebildet ist, den dritten Schalter zu schließen, wenn das Schaltsignal von dem zweiten Zustand in den ersten Zustand übergeht, den vierten Schalter zu schließen, den dritten Schalter nach einer zweiten Zeit ab dem Schließen des dritten Schalters zu öffnen, und den vierten Schalter zu öffnen, wenn das Schaltsignal von dem ersten Zustand in den zweiten Zustand übergeht. Die integrierte Schaltung, die weiterhin eine mit dem ersten Versorgungsanschluss und einer Source des Schalttransistors gekoppelte Leistungsversorgung enthält. Die integrierte Schaltung, die weiterhin das induktive Element enthält.

Claims

Schaltung, die aufweist: einen Gatetreiber, der mit einem ersten Versorgungsanschluss und mit einem zweiten Versorgungsanschluss gekoppelt ist, wobei der Ausgangsanschluss dazu ausgebildet ist, über ein induktives Element mit einem Gate eines Schalttransistors gekoppelt zu werden, wobei der Gatetreiber dazu ausgebildet ist, ein Schaltsignal zu empfangen; an dem Ausganganschluss eine erste Gateaktivierungsspannung mit einem ersten Ausgangswiderstand bereitzustellen, wenn das Schaltsignal von einem ersten Zustand in einen zweiten Zustand übergeht; nach einer ersten Zeit des Bereitstellens der ersten Gateaktivierungsspannung an dem Ausgangsanschluss mit dem ersten Ausgangswiderstand die erste Gateaktivierungsspannung an dem Ausgangsanschluss mit einem zweiten Ausgangswiderstand bereitzustellen, wobei der zweite Ausgangswiderstand größer als der erste Ausgangswiderstand ist; und an dem Ausgangsanschluss eine erste Gatedeaktivierungsspannung bereitzustellen, wenn das Schaltsignal von dem zweiten Zustand in den ersten Zustand übergeht.
Schaltung gemäß Anspruch 1, bei der die erste Zeit länger als eine Zeit vom Bereitstellen der ersten Gateaktivierungsspannung an dem Ausgangsanschluss mit dem ersten Ausgangswiderstand bis dahin, wann eine Drainspannung des Schalttransistors infolge der ersten Gateaktivierungsspannung überzugehen beginnt, ist.
Schaltung gemäß Anspruch 2, bei der die erste Zeit kürzer als eine Übergangszeit des Schalttransistors ist, wobei die Übergangszeit des Schalttransistors Phasen 1, 2, 3 und 4 eines Schaltübergangs aufweist.
Schaltung gemäß einem der vorangehenden Ansprüche, bei der der Gatetreiber einen mit dem ersten Versorgungsanschluss und dem Ausgangsanschluss gekoppelten ersten Schalter aufweist, das Bereitstellen der ersten Gateaktivierungsspannung an dem Ausgangsanschluss mit dem ersten Ausgangswiderstand das Schließen des ersten Schalters umfasst, das Bereitstellen der ersten Gateaktivierungsspannung an dem Ausgangsanschluss mit dem zweiten Ausgangswiderstand das Erhöhen eines Widerstands eines Lastpfads des ersten Schalters umfasst, und das Bereitstellen der ersten Gatedeaktivierungsspannung das Öffnen des ersten Schalters umfasst.
Schaltung gemäß Anspruch 4, bei der der erste Schalter einen Transistor enthält.
Schaltung gemäß Anspruch 4 oder 5, die weiterhin einen mit dem ersten Schalter gekoppelten Controller aufweist, wobei der Controller dazu ausgebildet ist, den ersten Schalter zu schließen, den Widerstand des Lastpfads des ersten Schalters zu erhöhen, und den ersten Schalter zu öffnen.
Schaltung gemäß einem der vorangehenden Ansprüche, bei der der Gatetreiber weiterhin mit einem zweiten Versorgungsanschluss gekoppelt ist, wobei der Gatetreiber weiterhin dazu ausgebildet ist, an dem Ausgangsanschluss eine zweite Gateaktivierungsspannung mit einem dritten Ausgangswiderstand bereitzustellen, wenn das Schaltsignal von dem zweiten Zustand in den ersten Zustand übergeht, nach einer zweiten Zeit des Bereitstellens der zweiten Gateaktivierungsspannung an dem Ausgangsanschluss mit dem dritten Ausgangswiderstand die zweite Gateaktivierungsspannung an dem Ausgangsanschluss mit einem vierten Ausgangswiderstand bereitzustellen, wobei der vierte Ausgangswiderstand größer als der dritte Ausgangswiderstand ist, und an dem Ausgangsanschluss eine zweite Gatedeaktivierungsspannung bereitzustellen, wenn das Schaltsignal von dem ersten Zustand in den zweiten Zustand übergeht.
Schaltung gemäß Anspruch 7, bei der der Gatetreiber aufweist: einen mit dem ersten Versorgungsanschluss und dem Ausgangsanschluss gekoppelten ersten Schalter, und einen mit dem zweiten Versorgungsanschluss und dem Ausgangsanschluss gekoppelten zweiten Schalter, das Bereitstellen der ersten Gateaktivierungsspannung an dem Ausgangsanschluss mit dem ersten Ausgangswiderstand das Schließen des ersten Schalters umfasst, das Bereitstellen der ersten Gateaktivierungsspannung an dem Ausgangsanschluss mit dem zweiten Ausgangswiderstand das Erhöhen eines Widerstands eines Lastpfads des ersten Schalters umfasst, und das Bereitstellen der ersten Gatedeaktivierungsspannung das Öffnen des ersten Schalters umfasst, das Bereitstellen der zweiten Gateaktivierungsspannung an dem Ausgangsanschluss mit dem dritten Ausgangswiderstand das Schließen des zweiten Schalters umfasst, das Bereitstellen der zweiten Gateaktivierungsspannung an dem Ausgangsanschluss mit dem vierten Ausgangswiderstand das Erhöhen eines Widerstands eines Lastpfads des zweiten Schalters umfasst, und das Bereitstellen der zweiten Gatedeaktivierungsspannung das Öffnen des zweiten Schalters umfasst.
Schaltung gemäß Anspruch 8, die weiterhin einen mit dem ersten Schalter und dem zweiten Schalter gekoppelten Controller aufweist, wobei der Controller dazu ausgebildet ist, den ersten Schalter zu schließen, den Widerstand des Lastpfads des ersten Schalters zu erhöhen, und den ersten Schalter zu öffnen, den zweiten Schalter zu schließen, den Widerstand des Lastpfads des zweiten Schalters zu erhöhen, und den zweiten Schalter zu öffnen.
Schaltung gemäß Anspruch 9, bei der der Controller den Widerstand des Lastpfads des ersten Schalters nach der ersten Zeit des Schließens des ersten Schalters erhöht.
Schaltung gemäß einem der vorangehenden Ansprüche, bei der die erste Zeit kürzer als eine Resonanzperiode eines Schwingkreises, zwischen einer Induktivität in Reihe mit einem Ausgangsanschluss und einer äquivalenten Kapazität an dem Ausgangsanschluss gebildet ist, ist.
Schaltung gemäß Anspruch 1, bei der der Gatetreiber aufweist: einen mit dem ersten Versorgungsanschluss und dem Ausgangsanschluss gekoppelten ersten Schalter; einen mit dem ersten Versorgungsanschluss und dem Ausgangsanschluss gekoppelten zweiten Schalter; und ein erstes resistives Element in Reihe mit dem zweiten Schalter, wobei die Schaltung weiterhin einen mit dem ersten Schalter und mit dem zweiten Schalter gekoppelten Controller aufweist, wobei der Controller dazu ausgebildet ist, den ersten Schalter zu schließen, wenn er an dem Ausgangsanschluss die erste Gateaktivierungsspannung mit dem ersten Ausgangswiderstand bereitstellt, den zweiten Schalter zu schließen und den ersten Schalter zu öffnen, wenn er die Gateaktivierungsspannung an dem Ausgangsanschluss mit dem zweiten Ausgangswiderstand bereitstellt, und den ersten Schalter und den zweiten Schalter zu öffnen, wenn er die erste Gatedeaktivierungsspannung an dem Ausgangsanschluss bereitstellt.
Schaltung gemäß Anspruch 12, wobei der das erste resistive Element einen ersten Widerstand aufweist.
Schaltung gemäß Anspruch 12, bei der das erste resistive Element einen ersten Transistor aufweist.
Schaltung gemäß einem der Ansprüche 12 bis 14, bei der der erste Schalter und der zweite Schalter gleichzeitig geschlossen werden.
Schaltung gemäß einem der vorangehenden Ansprüche, bei der das Schaltsignal ein PWM-Signal aufweist.
Schaltung gemäß einem der vorangehenden Ansprüche, die weiterhin eine mit dem ersten Versorgungsanschluss und mit einem zweiten Versorgungsanschluss gekoppelte erste Leistungsversorgung aufweist, wobei der zweite Versorgungsanschluss dazu ausgebildet ist, mit einer Source des Schalttransistors gekoppelt zu werden.
Schaltung gemäß einem der vorangehenden Ansprüche, die weiterhin aufweist: den Schalttransistor; und das induktive Element.
Integrierte Schaltung, die aufweist: einen mit einem ersten Versorgungsanschluss und einem Ausgangsanschluss gekoppelten ersten Schalter, wobei der Ausgangsanschluss dazu ausgebildet ist, über ein induktives Element mit einem Gate eines Schalttransistors gekoppelt zu werden; einen mit dem ersten Versorgungsanschluss und dem Ausgangsanschluss gekoppelten zweiten Schalter; einen ersten Widerstand in Reihe mit dem zweiten Schalter; und einen mit dem ersten Schalter und mit dem zweiten Schalter gekoppelten Controller, wobei der Controller dazu ausgebildet ist, ein Schaltsignal zu empfangen, den ersten Schalter zu schließen, wenn das Schaltsignal von einem ersten Zustand in einen zweiten Zustand übergeht, den zweiten Schalter zu schließen, den ersten Schalter nach einer ersten Zeit ab dem Schließen des ersten Schalters zu öffnen, und den zweiten Schalter zu öffnen, wenn das Schaltsignal von dem zweiten Zustand in den ersten Zustand übergeht.