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Die Beschreibung betrifft Treiberschaltungen.
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Eine oder mehrere Ausführungsformen können in verschiedenen Anwendungen, wie etwa z. B. Elektromotorsteuerung, verwendet werden.
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Vor-Treiberstufen werden in Motorsteuerungs-ICs, die eine Halb-/Vollbrücken-Topologie verwenden, extensiv verwendet; in derartigen Anordnungen werden Leistungs-FETs dadurch getrieben, dass große Durchflussströme durch diese gezwungen werden, um externe Spulen, wie etwa Motorwicklungen, zu bestromen.
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Integrierte Schaltungen (ICs) mit eingebetteten Vor-Treiberstufen können insbesondere dafür designt sein, elektromechanische („mechatronische“) Motorsteuerungslösungen für einen Bereich von Motorsteuerungsanwendungen zu ermöglichen.
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Bei derartigen Anwendungen ist das geeignete Formen der Motorphasenspannungen, die auf die Leistungs-FET-Steuerung angewandt werden, von Interesse. Beispielsweise kann eine Grundschwierigkeit beim effektiven Steuern einer komplexen kapazitiven Last, wie etwa einem externen FET, auftreten, z. B. durch Formen von dessen Gate-zu-Source-Spannung.
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Ein konventioneller Ansatz kann eine Konstantstromquellen/senken-Stromtreiberkonfiguration involvieren, die als Offenkreis betrieben wird.
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Angesichts der andauernden Aktivität auf diesem Gebiet, wie z. B. durch Dokumente, wie etwa
US2015/0349772 A1 , bezeugt wird, gibt es weiter Bedarf an verbesserten (Vor-)Treiberanordnungen.
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US 5 469 094 A betrifft einen von einem Komparator (M2) gesteuerten Schnellentladeschalter (M1), der die Spannungsdifferenz zwischen dem Ausgangsknoten und dem Eingangsknoten einer Treiberintegratorstufe erfasst, die die Anstiegsgeschwindigkeit eines Leistungsschaltausgangstransistors (MP) steuert. Der Schnellentladeschalter schaltet sich automatisch aus, wenn der Ausgangsleistungstransistor die Sättigung erreicht (im Fall eines MOS-Transistors) oder beendet (im Fall eines Bipolartransistors). Die Schaltung der Erfindung beschleunigt die Entladung, wodurch die Ausschaltverzögerung verringert wird, und ist unempfindlich gegenüber Lastbedingungen und beeinflusst nicht die Leistung der Integrationsstufe (Treiberstufe), die die Anstiegsgeschwindigkeit steuert.
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6 556 062 B1 betrifft ein Verfahren zur Steuerung der Strom- und Spannungsschaltbahnen von Halbleiterschaltern mit isolierter Gate-Leistung, insbesondere MOSFETs und Bipolartransistorvorrichtungen mit isoliertem Gate (IGBTs). MOSFETs und IGBTs werden in Schaltnetzteilen aufgrund ihrer einfachen Ansteuerbarkeit und ihrer Fähigkeit, hohe Ströme und Spannungen bei hohen Schaltfrequenzen zu handhaben, verwendet. Die Schalttrajektorien für beide Gerätetypen sind jedoch sowohl für die durch die Drainstromwellenform erzeugten elektromagnetischen Gleichtaktemissionen als auch für die Leistungsverluste in der Kommutierungszelle verantwortlich. Diese beiden Eigenschaften stellen entgegengesetzte Entwurfsziele für Stromrichter dar. Die aktuelle Erfindung verwendet eine hybride Spannungs-/Strom-Gate-Signalquelle mit Rückkopplung des Gate-Lade-(oder Entladungs-)Stroms, um den Drainstrom und die Drainspannung einer isolierten Halbleitervorrichtung dynamisch und unabhängig zu steuern. Die Änderungsrate des Drainstroms wird durch die Spannungsquelle gesteuert, die die Transkonduktanzkurve durchläuft, während die Änderungsrate der Drainspannung durch dynamische Änderungen der Stromquelle aufgrund von Rückkopplung gesteuert wird.
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6 194 935 B1 betrifft eine Schaltung und ein Verfahren, um die Anstiegsgeschwindigkeit der Ausgangsspannung eines Treibers in einer Gegentaktkonfiguration zu steuern. Die Schaltung enthält ein kapazitives Element und eine Stromgeneratorschaltung zum Erzeugen eines oder mehrerer Ströme. Die Schaltung enthält ferner einen Schaltkreis zum selektiven Laden und Entladen des kapazitiven Elements als Reaktion auf ein Eingangssignal, wobei die Spannung über dem kapazitiven Element ein Spannungssignal ist, dessen Kantenübergänge Steigungen aufweisen, die basierend auf der Kapazität des kapazitiven Elements und des aktuellen Niveaus des einen oder der mehreren Ströme gesteuert werden. Die Schaltung enthält ferner einen Umwandlungsschaltkreis zum Umwandeln des Spannungssignals in ein oder mehrere Stromsignale, wobei das eine oder die mehreren Stromsignale verwendet werden, um eine Pull-Up-Vorrichtung und eine Pull-Down-Vorrichtung des Treibers so zu steuern, dass die Steigungen der Kantenübergänge der Ausgangsspannung davon auf den Steigungen der Kantenübergänge des Spannungssignals, die über dem kapazitiven Element auftreten, basiern.
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Eine Aufgabe von einer oder mehreren Ausführungsformen besteht darin, dazu beizutragen, einen solchen Bedarf abzudecken.
Gemäß einer oder mehreren Ausführungsformen wird die Aufgabe mittels einer Schaltung erreicht, die die in den nachfolgenden Ansprüchen angeführten Merkmale aufweist.
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Eine oder mehrere Ausführungsformen können auch ein entsprechendes Bauelement (z. B. einen IC-Treiber für einen Elektromotor), eine entsprechende Vorrichtung (z. B. einen Elektromotor, der mit einem Bauelement gemäß einer oder mehreren Ausführungsformen ausgestattet ist) und ein entsprechendes Verfahren betreffen.
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Eine oder mehrere Ausführungsformen können einen oder mehrere der folgenden Vorteile bieten:
- - eine Transkonduktanz-Operationsverstärker-Topologie bzw. OTA(Operational Transconductance Amplifier)-Topologie, die das Erreichen von Gate-Spannungsformen vom Stabilitätsstandpunkt erleichtert;
- - erleichterte Integration einer Bereitschaftsmoduskonfiguration unter Verwendung derselben Ausgangsspiegel, die zur Regelung verwendet werden;
- - eine kompakte Struktur mit Flächenverbrauch, der primär von den zum Treiben einer externen Last (z. B. FET) verwendeten Leistungsstufen abhängt, namentlich der Stromfähigkeit, die von der Anwendung benötigt wird;
- - kontinuierliches Treiben der Gate-Spannung mit einer spannungsgesteuerten Stromquelle (z. B. einem OTA) ermöglicht Ausgangsspannungsformung unter Verwendung einer einfachen Eingangsstruktur, die letztlich zum Verbessern der Regelgenauigkeit abgeglichen werden kann.
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Eine oder mehrere Ausführungsformen werden nun lediglich beispielhaft unter Bezugnahme auf die angehängten Zeichnungen beschrieben, wobei:
- - 1 ein allgemeines Blockdiagramm von einer oder mehreren Ausführungsformen ist;
- - 2 ein detailliertes Blockdiagramm von einer oder mehreren Ausführungsformen ist;
- - 3 ein detailliertes Blockdiagramm ist, das mögliche Merkmale von einer oder mehreren Ausführungsformen zeigt; und
- - 4 ein Zeitdiagramm ist, das beispielhaft für möglichen Betrieb von einer oder mehreren Ausführungsformen ist.
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In der nachfolgenden Beschreibung werden ein oder mehr spezifische Details veranschaulicht, die auf das Liefern eines tiefen Verständnisses von Beispielen von Ausführungsformen zielen. Die Ausführungsformen werden möglicherweise ohne eines oder mehr der spezifischen Details oder mit anderen Verfahren, Komponenten, Materialien usw. erhalten. In anderen Fällen sind bekannte Strukturen, Materialien oder Operationen nicht im Detail veranschaulicht oder beschrieben, so dass gewisse Aspekte der Ausführungsformen nicht verschleiert werden.
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Bezugnahme auf „eine Ausführungsform“ oder „genau eine Ausführungsform“ soll im Rahmen der vorliegenden Beschreibung angeben, dass eine bestimmte Konfiguration, Struktur oder Charakteristik, die im Hinblick auf die Ausführungsform beschrieben wird, in mindestens einer Ausführungsform enthalten ist. Folglich beziehen sich Ausdrücke wie „in einer Ausführungsform“ oder „in genau einer Ausführungsform“, die bei einem oder mehreren Punkten der vorliegenden Beschreibung möglicherweise vorhanden sind, nicht notwendigerweise auf ein und dieselbe Ausführungsform. Darüber hinaus können bestimmte Konformationen, Strukturen oder Charakteristiken in einer oder mehreren Ausführungsformen auf beliebige adäquate Weise kombiniert sein.
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Die hier verwendeten Bezugnahmen sind lediglich zwecks Bequemlichkeit angegeben und definieren somit keinesfalls das Ausmaß des Schutzes oder den Schutzumfang der Ausführungsformen.
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Das Blockdiagramm von 1 ist beispielhaft für eine (z. B. integrierte IC) Vortreiber- (z. B. integrierte) Schaltung 100, die Ausgangsanschlüsse Gxy und Sxy zum Koppeln mit dem Gate- und dem Source-Anschluss eines externen (Leistungs-)FET T zum Treiben einer Last L, die möglicherweise z. B. induktive Komponenten L1, L2 und resistive Komponenten R beinhaltet, aufweist.
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Eine Schaltung gemäß einer oder mehreren Ausführungsformen kann z. B. verwendet werden zum Treiben der hochseitigen (HS) und der niederseitigen (LS) FETs, die einen Anschluss steuern, wie etwa eine der „Phasen“ eines Elektromotors, wie etwa eines bürstenlosen Motors. Die Induktivität L2 und der Widerstand R in 1 können somit für eine solche Motorphase repräsentativ sein, möglicherweise ein oder mehrere damit assoziierte externe R-C-„Dämpfer“-Netzwerke aufweisen.
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Betrieb einer (Vor-)Treiberanordnung, wie sie durch 1 beispielhaft verdeutlicht wird, kann das Erstellen eines Signals Vgs zwischen zwei, z. B. mit dem Gate- und dem Source-Anschluss des FETs T zu verbindenden Anschlüssen Gxy und Sxy involvieren, das ein Eingangssignal Vin (z. B. ein pulsweitenmoduliertes Signal), das über den (nicht invertierenden und invertierenden) Eingang einer Differenzstufe 10, z. B. eines Transkonduktanz-Operationsverstärkers (im Folgenden kurz OTA genannt) angelegt wird, „kopiert“.
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Bei einer oder mehreren Ausführungsformen kann die beispielhafte Anordnung von 1 Eingangsstromquelle-/Senke-Generatoren SR+, SR- beinhalten, die z. B. mit einem hochohmigen (nicht invertierenden) Eingang der Stufe 10 gekoppelt sind, um als Steuerung für positive und negative Anstiegsraten zu wirken, wie im Folgenden erörtert wird.
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Bei einer oder mehreren Ausführungsformen beeinflusst der hochohmige Eingang (+) der Stufe 10 eine derartige Anstiegsrate möglicherweise nicht, da dessen Eingangsstrom gegenüber dem der Quelle-/Senke-Generatoren SR+, SRvernachlässigbar ist.
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Auch kann der Eingang (-) der Stufe 10 mit dem Ausgangsanschluss der Stufe 10 verbunden sein, so dass der Strom an einem solchen Eingang (-) erheblich höher als am Eingang (+) sein kann.
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Diese Bedingung ist ansonsten optional und nicht zwingend.
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Die beispielhafte Anordnung von 1 kann von einer (Spannungs-)Versorgung CP mit Strom versorgt werden und kann einen Eingangskondensator C10 über den Eingängen der Differenzstufe 10 beinhalten.
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Eine oder mehrere Ausführungsformen können eine Transkonduktanz-Operationsverstärker-Anordnung bzw. OTA-Anordnung involvieren, die auf einem „Spannungsfolger“-Ansatz basiert, um fortlaufend die Spannung am Anschluss Gxy (z. B. die Gate-Spannung des FETs T) hinsichtlich des Anschlusses Sxy zu regeln, um eine bessere und weichere Spannungssteuerung während Umschalttransienten zu erreichen.
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Ein OTA-Regelungsschema kann den Vorteil von Stabilitätskompensation durch eine Kapazität (z. B. die Gate-Source-Kapazität des externen FETs T) mit sich bringen, die als dominanter Pol für die Gesamtstruktur dient: Dies erleichtert das Implementieren einer Regelschleife in einer Einheits-Rückkopplungskonfiguration. Bei einer oder mehreren Ausführungsformen können Stabilität und Transientenantwort einer wie in 1 verdeutlichten Anordnung als abhängig von der kapazitiven Komponente des FETs T beobachtet werden, wie anhand der Schaltung 100 z. B. auf Cgs plus Cgd(Vgd) ersichtlich ist, wobei Cgd(Vgd) die Gate-Drain-Kapazität bezeichnet, die wiederum eine Funktion der Gate-Drain-Spannung Vgd ist.
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Unter diesen Bedingungen kann der dominante Pol für die Gesamtstruktur durch die damit assoziierte externe Kapazität verursacht werden, während der „externe“ FET T ein eigenständiges Element der Schaltung einer oder mehrerer Ausführungsformen sein kann.
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Folglich kann in einer oder mehreren Ausführungsformen eine Schaltungsarchitektur mit einem bestimmten Verstärkungs-Bandbreite-Produkt (Gain-Bandwidth Product - GBWP) in der Lage sein, die Gate-zu-Source-Spannung Vgs zu „formen“, beginnend mit einer internen Spannung (Vin in 1), die leicht unter Verwendung interner Stromquelle-/Senke-Generatoren, z. B., wie in 1 abgebildet, des Anstiegsraten-Quellen-Generators SR+ und des Anstiegsraten-Senken-Generators SR-, getrieben werden kann.
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Mögliche beispielhafte Implementierungen des allgemeinen Layouts von 1 sind in den 2 und 3 präsentiert. In 2 ist diese kapazitive Komponente des FETs T explizit gezeigt und als Cload bezeichnet.
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Auch können die verschiedenen in 2 und 3 abgebildeten MOSFETs eine Repräsentation von deren assoziierten Body-Dioden beinhalten, während die verschiedenen abgebildeten Stromgeneratoren gemäß im Stand der Technik gut bekannter Prinzipien implementiert sein können.
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Bei einer oder mehreren Ausführungsformen, wie sie in 2 und 3 verdeutlicht sind, kann anstelle einer konventionellen OTA-Anordnung mit zwei hochohmigen Eingangsanschlüssen ein potentialfreier Gate-Treiber mit nur einem einzigen hochohmigen Eingangszweig implementiert sein, wobei das Eingangssignal Vin am Gate eines MOSFET M7, z. B. über den Eingangskondensator C10, angelegt sein kann.
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Bei einer oder mehreren Ausführungsformen kann der MOSFET M7 mit dem Ausgangsanschluss Gxy gekoppelt sein, z. B. über den Strompfad (Source-Drain) eines weiteren MOSFET M8.
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Der negative Eingangszweig der wie in 2 und 3 verdeutlichten Ausführungsformen entspricht dem Drain-Anschluss von MOSFET M8, der mit dem Ausgangsanschluss Gxy des OTA verbunden ist. Im Gegensatz zu einer konventionellen OTA-Anordnung muss der negative Eingang nicht notwendigerweise eine hohe Impedanz aufweisen, da der OTA-Ausgang ausreichend Fähigkeit aufweist, ohne eine Fehlfunktion zu zeigen, eine Stromstärke am negativen OTA-Eingang zu liefern (z. B. über den Strompfad durch M8).
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Eine zwischen die Source (mit der Anode der Diode gekoppelt) und das Gate (mit der Kathode der Diode gekoppelt) von M7 geschaltete Diode D4 kann mit dem Zweck vorgesehen sein, das Gate-Oxid von MOSFETs M7 und M8 zu schützen.
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(Wie weiter mit Bezug auf 4 erörtert wird), kann beispielsweise nach dem Hochfahren von M8 und M7 eine DC-Regelung eingestellt werden, um über den Ausgangsanschlüssen Gxy, Sxy eine Spannung Vgs = Vin - Vgs_M7 - Rdson_M8·I2 zu erhalten, wobei Folgendes gilt:
- - Vgs_M7 ist die Gate-Source-Spannung an M7,
- - Rdson_M8 und 12 sind der Rdson-Widerstand und der Strom durch M8.
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Aufgrund der ausgewählten OTA-Topologie wird bei jedem Vgs-Arbeitspunkt ein DC-Ruhestrom IQ durch die Strompfade (z. B. die Source-Drain-Pfade) der zwei MOSFETs M11 und M10, die jeweils als hochseitige und niederseitige (Strom-)Spiegel wirken, fließen, deren Strompfade in Reihe und mit dem Anschluss Gxy zwischen M11 und M10 angeordnet sind, wobei der Source-zu-Drain-Abfall über M10 der Gate-Source-Spannung Vgs des externen FETs T entspricht.
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Die Verstärkungsstufe kann dafür ausgelegt sein, eine gute Abwägung zwischen internem Stromverbrauch (IQ) und Transientenantwort beim Folgen von Variationen des Eingangssignals zu erreichen.
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Wie in 2 verdeutlicht ist, kann bei einer oder mehreren Ausführungsformen vorgesehen sein, die Vgs-Spannung zwischen Gxy und Sxy letztlich bei einem Maximalwert festzuklemmen.
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Zu diesem Zweck kann eine eingebettete DC-Spannungsklemme vorgesehen sein, z. B. als ein Satz von Zener-Dioden D1, D2 und D3, die in Reihe angeordnet sind, wobei ihre Anoden zum Sxy und ihre Kathoden zu einem MOSFET M1 zeigen, dessen Gate zwischen die Zener-Dioden D1, D2 und D3 und einen Stromgenerator 11, der mit der Versorgungsleitung CP gekoppelt ist, gesetzt ist. Der Strompfad (Source-Drain) des MOSFET M1 ist zwischen der Versorgungsleitung CP und der kaskadierten Anordnung der Spiegel M11 und M10 angeordnet.
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Die Klemmwirkung wird somit dazu führen, dass die Vgs-Spannung beim folgenden Wert geklemmt wird:
wobei:
- Vz_Di i = 1, 2, 3 die Zener-Spannungen der Dioden D1, D2 und D3 sind, und Vgs_M1 die Gate-Source-Spannung von M1 ist.
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Während der Ein/Ausschalttransienten kann die Gate-zu-Source-Spannung von T erfasst werden, um ein Fehlerstromsignal Ierr+, Ierr- zu erzeugen, das den Fehler angibt (z. B. proportional ist) zwischen dem Eingang Vin und dem Ausgang Vgs, wie in einer OTA-Pufferkonfiguration mit Einheitsverstärkung.
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Eine beispielhafte Repräsentation eines entsprechenden AC-Signalpfads unter der Annahme einer kleinen Signalvariation von Vin ist in 2 gezeigt.
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Bei einer oder mehreren Ausführungsformen kann eine entsprechende Anordnung eine Spiegelstufe beinhalten, einschließlich eines MOSFET M4 (der M11 spiegelt) und eines MOSFET M9 (der M10 spiegelt), mit einem weiteren MOSFET M5, dessen Strompfad (Source-Drain-Pfad) zwischen die Strompfade von M4 und M9 gesetzt ist.
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Bei der beispielhaften Repräsentation von 2 kann der Spiegel-MOSFET M4 auf eine Leitung VL bezogen sein, die sich zwischen M1 und M11 erstreckt, wobei zwei mit deren Strompfaden in Reihe geschaltete MOSFETs M2 und M3 zwischen VL und dem Gate von M5 angeordnet sind, wobei ein Stromgenerator 13 auf einer Leitung aktiv ist, die das Gate von M5 über eine (Vor-)Spannungsquelle VB mit der Leitung VL verbindet.
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Bei einer oder mehreren Ausführungsformen kann ein Stromgenerator 12 auf einer Leitung zwischen VL und (der Drain von) M7 aktiv sein, wobei der Fehlerstrom Ierr+, Ierr- (in beiden Richtungen) über eine Leitung fließt, die einen Zwischenpunkt zwischen M4 und M5 und einen Zwischenpunkt zwischen I2 und M7 verbindet.
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Der MOSFET M7 wird sich somit in einer Position befinden, die zwei Ausgangsspiegel (M4-M11 und M9-M10) (z. B. über M8) aus dem Gleichgewicht zu bringen, um einen Strom zum Laden/Entladen des externen FETs T bereitzustellen.
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Bei einer oder mehreren Ausführungsformen können die Eingangsanstiegsratengeneratoren SR+ (Strom 14) und SR- (Strom 15) jeweils zwischen der Leitung VL und dem Gate von M7 (an dem die Eingangsspannung Vin angelegt ist) und zwischen dem Gate von M7 und Sxy wirken.
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Diese Schleifenstrategie erleichtert das Verringern der Länge des Transistors (z. B. MOSFET), da negative Rückkopplung leicht einen internen Stromspiegelversatz beheben kann.
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Bei einer oder mehreren Ausführungsformen kann daher Flächenverbrauch hauptsächlich durch die End-Spiegelstufe (M4-M11 und M9-M10) verursacht sein, die maßgeschneidert werden kann, indem Stromanforderungen für verschiedene Anwendungen berücksichtigt werden.
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Durch Kombinieren dieser Eingangsflexibilität mit einer OTA-Topologie kann eine kompakte Struktur mit einem Gate-Spannungsformungsmerkmal erreicht werden, das (z. B. hinsichtlich Anstiegsratenauswahl und Zeitdauer) gemäß der Anwendungsanforderung maßgeschneidert werden kann.
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Das Blockdiagramm von 3 ist beispielhaft für eine oder mehrere Ausführungsformen einer Gate-Treiberanordnung, die dasselbe Basislayout von 2 teilt.
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Aus diesen Gründen sind in 3 Teile oder Elemente, die Teilen oder Elementen entsprechen, die bereits im Zusammenhang mit den früheren Figuren beschrieben wurden, mit denselben Bezugszeichen versehen, die in den früheren Figuren auftraten, ohne eine entsprechende Beschreibung zu wiederholen.
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Auch versteht sich, dass verschiedene Merkmale, die die beispielhafte Anordnung von 3 gegenüber der beispielhaften Anordnung von 2 unterscheiden, einzeln angewandt werden können, das heißt, eines unabhängig von den anderen: Die unter Bezug auf 3 bereitgestellte kombinierte Erörterung dieser Merkmale dient lediglich der Kürze der Darstellung und ist nicht im die Ausführungsformen beschränkenden Sinne aufzufassen.
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Im Vergleich mit
2 beinhaltet die Gate-Treiberanordnung von
3 (wo die Gate-Drain- und Gate-Source-Kapazitäten Cgd und Cgs des externen FETs T explizit gezeigt sind) mögliche Varianten, wie etwa z. B. Ersetzen einer oder mehrerer der Zener-Dioden D1, D2, D3 - z. B. der Diode D1 - durch eine kaskadierte Anordnung von zwei Bipolartransistoren T1, T2 in einer diodenähnlichen Anordnung (mit zu den Kollektoren kurzgeschlossenen Basen), so dass die Vgs-Spannung beim folgenden Wert geklemmt werden kann:
wobei Vbe_T1 und Vbe_T2 jeweils die Basis-Emitter-Spannungen von T1 und T2 sind.
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Auch kann die Rückkopplungsschleife in der Gate-Treiberanordnung von 3 (die zur Implementierung mit AlCu als obere Metallschicht geeignet ist) modifiziert werden, indem ein Stromgenerator 17 vorgesehen ist, der zwischen dem Ausgangs-Drain von M8 und Sxy wirkt, während möglicherweise die Vgs von M7-M8 mit der Diode D4 geschützt wird.
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Bei einer oder mehreren Ausführungsformen können die Stromgeneratoren 12 und 17 im Wesentlichen identisch und abgeglichen sein, um eine bessere Kontrolle über den dominanten Pol zu haben, der durch fp = K/(2π·Rpoly·Cgate) gegeben ist, wobei der Polysilicium-Widerstand Rpoly (in der Figur explizit gezeigt) eingestellt werden kann, um ein gewünschtes GBWP-Frequenzverhalten zu erreichen, wobei K die Stromverstärkung vom negativen Eingang des OTAs bei der Drain von M8 zum OTA-Ausgang am Gxy-Anschluss ist.
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Die Gate-Treiberanordnung von 3 kann einen OTA-Regelblock 12 beinhalten, der mit den Spiegeln M4-M11 und M9-M10 (und der Leitung VL und der Bias-Leitung der Bias-Spannung B) gekoppelt ist.
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Wie im Falle der homologen Schaltungsanordnungen von 2, einschließlich der MOSFETs M2, M3 und M5 und der assoziierten Komponenten, kann der OTA-Regelblock 12 von 3 von einem Eingangsfehlerstromsignal Ierr+, Ierr- (in beiden Richtungen) stimuliert werden, das die Differenz zwischen der „internen“ Vin-Spannung und der „externen“ Vgs-Spannung angibt, z. B. proportional ist, so dass die zwei Ausgangsspiegel (M4-M11 und M9-M10) aus dem Gleichgewicht sind (z. B. über M7 und M8), um, ohne exzessive Überkreuzleitung während der Transienten, einen Strom zum Laden/Entladen des externen FETs zu liefern.
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Bei einer oder mehreren Ausführungsformen kann eine Gate-Treiberanordnung, wie in 3 verdeutlicht ist, einen Satz von Schaltern S1, S2 und S3 beinhalten, der das Verringern internen Stromverbrauchs nach beendeter Vgs-Kommutierung erleichtert.
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Bei einer oder mehreren Ausführungsformen können die Schalter S1, S2 und S3 dafür ausgelegt sein, selektiv ausgeschaltet zu werden (das heißt nichtleitend gemacht), um die Gates von M11 bzw. M10 von den Folgenden zu „isolieren“:
- - M4 bzw. M9 (schaltet S1)
- - die negativen Seiten von Bias-Spannung VB bzw. Sxy (schaltet S2); und
- - die Leitung VL bzw. das Gate von einem MOSFET M17 (schaltet S3).
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Der MOSFET M17 ist mit seinem Strompfad in Reihe zwischen einen Stromgenerator 113, der mit der Leitung VL gekoppelt ist, und den Strompfad eines weiteren MOSFETs 18, der zwischen den MOSFET M17 und Sxy gesetzt ist, geschaltet, angeordnet.
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Bei einer oder mehreren Ausführungsformen kann eine solche Anordnung erlauben, eine Referenzspannung Vgs18+Vgs17 (d. h. die Summe der Vgs-Spannungen von M18 und M17) zur Verbindung mit dem Gate von M10 über einen Schalter S3 zu erzeugen, wie im Folgenden erörtert wird. Dies kann hilfreich sein, wenn möglicherweise erwünscht ist, dass als Ergebnis, dass die Ausgangsspannung an Gxy den Übergang von V1 zu Sxy abschließt, M10 vollständig leitend wird. Gleichermaßen kann eine von V1 subtrahierte Spannung VB eine Referenzspannung V1-VB zur Verbindung des Gates von M11 über einen Schalter S2 erzeugen. Dies kann hilfreich sein, wenn möglicherweise erwünscht ist, dass als Ergebnis, dass die Ausgangsspannung an Gxy ihren Übergang von Sxy zu V1 abgeschlossen hat, M11 vollständig leitend wird.
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Bei einer oder mehreren Ausführungsformen kann eine Gate-Treiberanordnung, wie in 3 verdeutlicht ist, einen Gate-Aus-Komparator 14 beinhalten, der ausgelegt ist zum Vergleichen des Ausgangssignals am Ausgangsanschluss Gxy und des Signals an einem Punkt zwischen einem Stromgenerator 114, der mit der Leitung VL gekoppelt ist, und einer Dioden-Konfiguration (z. B. dem MOSFET M16, dessen Gate mit dem Drain kurzgeschlossen ist), die zwischen dem Gate-Aus-Komparator 14 und Sxy angeordnet ist.
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Der Gate-Aus-Komparator 14 kann Informationen hinsichtlich der AUS-Bedingung des externen FETs liefern, z. B. um eine Totzeiterzeugungsfunktion zu implementieren, die darauf abzielt, hochseitige und niederseitige FET-Überkreuzleitung an Motoranschlüssen zu vermeiden.
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Wie im Zeitdiagramm von 4 verdeutlicht ist, können demnach verschiedene Phasen während einer kompletten Schaltperiode auftreten, einschließlich einer BEREITSCHAFT-Modus-Funktionalität.
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Das Zeitdiagramm von 4 ist beispielhaft für ein Verfahren des Betriebs der Schaltung von einer oder mehreren Ausführungsformen, wobei eine Schaltperiode (die z. B. einem Zyklus eines PWM-modulierten Eingangssignals Vi entspricht) nachfolgende Phasen 200, 202, 204, 206, 208 einschließlich einer AN-Regelphase (AN PHASE 202) und einer AUS-Regelphase (AUS PHASE 206), die zwischen die Bereitschaftsphasen BEREIT-L 200 und 208 und BEREIT-H 204 „eingeschachtelt“ sind, involviert.
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Bei einer oder mehreren Ausführungsformen kann BEREIT-H bei 204 (mit S1 aus, S2 an und S3 aus) involvieren, dass der Ausgangsanschluss Gxy „hoch“ gezogen wird, wohingegen BEREIT-L bei 200 und 208 (mit S1 aus, S2 aus und S3 an) involvieren kann, dass Gxy „runter“ gezogen werden kann (z. B. auf Sxy).
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In beiden Fällen kann das Ergebnis niederohmig und unter Verwendung desselben Stromspiegels, der zur Regelung eingesetzt wird, erreicht werden.
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Ein Betrieb der hier verdeutlichten Schaltungen (z. B. Aktivieren der Anstiegsratengeneratoren SR+, SR-, An- und Ausschalten der Schalter S1, S2 und S3 und so weiter) kann von einer Logikschaltung LC gesteuert werden.
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Bei einer oder mehreren Ausführungsformen kann eine derartige Logikschaltung z. B. einen Logikmultiplexer beinhalten, der ausgelegt ist zum Betreiben unter einem codierten Signal (Steuercode), das zum Steuern der Anstiegsrate (positiv oder negativ) bei der (Hochspannungs-) Eingangskapazität C10 entwickelt wurde.
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Beispielsweise kann die Anstiegsrate an der Eingangskapazität C10, basierend auf der Schwellenspannung Vth des externen FETs und der gm-Charakteristik, die Gesamt-Gate-Lade-/Entladekurve steuern, um das Klingelphänomen während der Schaltübergänge unter Verwendung einer realen FET-Rds-Modulation zu glätten.
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Das Diagramm von 4 ist beispielhaft für z. B. drei Anstiegsraten, die mit drei Zeitdauern angewendet werden, z. B. t1, t2, t3, die möglicherweise programmierbar sind (z. B. über eine SPI-Schnittstelle), um eine optimale Formung zu erhalten. Das Diagramm von 4 ist beispielhaft für einen möglichen Betrieb, wobei Formen des Gate-Lade-/Entladeprofils während einer AN PHASE beispielsweise Folgendes beinhalten kann:
- - ein Intervall t1 von 0V bis Vth;
- - ein Intervall t2 nahe an einem Miller-Plateau (dies kann Dämpfen der ersten RLC-Reihenresonanz erleichtern);
- - ein Intervall t3 vom Miller-Übergang zur vollen Vgs, der als nicht so schnell angesteuert wird, um ein zweites kritisches Resonanzverhalten zu vermeiden.
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Eine oder mehrere Ausführungsformen können eine Schaltung (z. B. 100) bereitstellen, die Folgendes beinhaltet:
- - einen ersten (z. B. Gxy) und einen zweiten (z. B. Sxy) Ausgangsanschluss, die mit einem Leistungstransistor (z. B. T) koppelbar sind,
- - eine Differenzstufe (z. B. einen OTA 10), die einen nicht invertierenden und einen invertierenden Eingang aufweist, zum Aufnehmen einer Eingangsspannung (z. B. Vin), die über dem nicht invertierenden und dem invertierenden Eingang angelegt ist, wobei die Eingangsspannung als eine Ausgangsspannung (Vgs) über dem ersten und dem zweiten Ausgangsanschluss repliziert wird, um ein Treibersignal für den Leistungstransistor bereitzustellen, wobei die Differenzstufe einen Differenz-Transkonduktanz-Verstärker (z. B. M7, M8) in einer Spannungsfolgeranordnung beinhaltet, die kontinuierliche Regelung der Spannung an dem ersten Ausgangsanschluss relativ zu dem zweiten Ausgangsanschluss vorsieht.
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Bei einer oder mehreren Ausführungsformen kann der Differenz-Transkonduktanz-Verstärker in einer Spannungsfolgeranordnung mindestens eines von Folgendem beinhalten:
- - einen hochohmigen Eingang (z. B. M7), an dem ein Eingangsstromquellen- bzw. senkengenerator angekoppelt ist (z. B. SR+, SR- in 1; 14, 15 in 2 und 3), um eine Anstiegsratenregelung bereitzustellen, und/oder
- - einen weiteren Eingang (optional ein niederohmiger Eingang, wobei ein hochohmiger ebenso akzeptabel ist), der (z. B. über M8) an den ersten Ausgangsanschluss gekoppelt ist.
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Bei einer oder mehreren Ausführungsformen kann der Differenz-Transkonduktanz-Verstärker in einer Spannungsfolgeranordnung einen ersten Transistor (z. B. M7) beinhalten, der eine Steuerelektrode (z. B. ein Gate im Falle eines FETs, eine Basis im Falle eines Bipolartransistors) aufweist, zum Empfangen des Eingangssignals, wobei der erste Transistor mit dem ersten Ausgangsanschluss über den Strompfad (z. B. Source-Drain im Falle eines FETs, Emitter-Kollektor im Falle eines Bipolartransistors) durch einen zweiten Transistor (z. B. M8) gekoppelt ist.
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Eine oder mehrere Ausführungsformen können mindestens eines von Folgendem beinhalten:
- - eine Schutzdiode (z. B. D4), die zwischen die Steuerelektrode des ersten Transistors und den Strompfad durch den zweiten Transistor gesetzt ist, und/oder
- - einen Stromgenerator (z. B. 17) zwischen dem Ausgang des zweiten Transistors und dem zweiten Ausgangsanschluss.
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Bei einer oder mehreren Ausführungsformen kann die Differenzstufe eine Spannungsklemme beinhalten (z. B. D1, D2, D3 2; T1, T2, D2, D3 in 3) zum Klemmen der Ausgangsspannung (z. B. Vgs) über dem ersten und dem zweiten Ausgangsanschluss auf einen Spitzenwert, wobei die Spannungsklemme zwischen den zweiten Ausgangsanschluss und eine Versorgungsleitung (z. B. CP) zur Schaltung gesetzt ist.
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Eine oder mehrere Ausführungsformen können einen Sensor beinhalten (z. B. M5 in 2; 12 in 3), der ausgelegt ist zum Erfassen der Ausgangsspannung über dem ersten und dem zweiten Ausgangsanschluss und zum Erzeugen eines Fehlersignals (beispielsweise Ierr+, Ierr-) das den Fehler zwischen der Eingangsspannung und der Ausgangsspannung angibt.
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Bei einer oder mehreren Ausführungsformen kann die Differenzstufe einen hochseitigen (z. B. M11) und einen niederseitigen (z. B. M10) Ausgangsstromspiegel beinhalten, wobei der erste Ausgangsanschluss zwischen diese gesetzt ist.
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Eine oder mehrere Ausführungsformen können einen Schaltersatz (z. B. S1, S2, S3) beinhalten, der (z. B. über LC) während Hoch- und Niederbereitschaftsphasen aktivierbar ist, zum selektiven Abkoppeln (z. B. Schalter S1) des Ausgangsstromspiegels von dem Differenz-Transkonduktanz-Verstärker, während (z. B. über die Schalter S2, S3) die Ausgangsstromspiegel mit einer Hochziehquelle (z. B. mit VL, in einer Hoch-Bereitschaftsphase) und mit einer Runterziehquelle (z. B. mit Sxy, in einer Nieder-Bereitschaftsphase) für den ersten Ausgangsanschluss gekoppelt werden.
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Eine oder mehrere Ausführungsformen können ein Treiberbauelement vorsehen (z. B. einen Treiber für einen Elektromotor), das Folgendes umfasst:
- - eine Schaltung gemäß einer oder mehreren Ausführungsformen, und
- - einen Leistungstransistor (z. B. T), der einen Steueranschluss aufweist (z. B. ein Gate im Falle eines FETs, eine Basis im Falle eines Bipolartransistors), und einen Strompfad (z. B. Source-Drain im Falle eines FETs, Emitter-Kollektor im Falle eines Bipolartransistors), wobei bei dem Transistor der Steueranschluss und der Strompfad jeweils mit dem ersten bzw. dem zweiten Ausgangsanschluss gekoppelt ist.
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Eine oder mehrere Ausführungsformen können eine Vorrichtung vorsehen (z. B. einen Elektromotor), die Folgendes umfasst:
- - ein Treiberbauelement gemäß einer oder mehreren Ausführungsformen,
- - eine Last (z. B. eine Motorwicklung L), die über den Leistungstransistor versorgt wird.
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Eine oder mehrere Ausführungsformen können ein Verfahren des Betriebs einer Schaltung gemäß einer oder mehreren Ausführungsformen bereitstellen, wobei das Verfahren (siehe z. B. 200, 202, 204, 206, 208 in 4) das Variieren der Eingangsspannung (und somit der Ausgangsspannung) durch alternierende An- (z. B. 202) und Aus- (z. B. 206) Phasen beinhaltet, wobei das Verfahren das selektive (siehe z. B. t1, t2, t3 in 4) Ansteuern (z. B. über LC) der Anstiegsrate (z. B. über SR+, SR-; 14, 15) am Eingang der Differenzstufe während der alternierenden An- und Aus-Phasen beinhaltet.
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Unbeschadet der zugrundeliegenden Prinzipien können die Details und Ausführungsformen variieren, sogar signifikant, hinsichtlich dessen, was lediglich beispielhaft offenbart wurde, ohne vom Schutzumfang abzuweichen.
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Der Schutzumfang wird durch die angehängten Ansprüche definiert.
