DE19957540A1 - Verfahren zum Herstellen eines Feldeffekttransistors mit Anti-Punch-Through-Implantationsgebiet - Google Patents

Verfahren zum Herstellen eines Feldeffekttransistors mit Anti-Punch-Through-Implantationsgebiet

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Abstract

Die Erfindung betrifft ein Verfahren zum Herstellen eines Feldeffekttransistors mit Anti-Punch-Through-Implantationsgebiet (4), bei dem nach dem Ausbilden des Implantationsgebiets (4) unter Verwendung einer Maskenschicht (2) eine lokale Oxidation eines Halbleitersubstrats (1) zum Ausbilden einer Gate-Isolationsschicht (5) erfolgt. Auf diese Weise erhält man ein vereinfachtes Herstellungsverfahren zur Realisierung von Feldeffekttransistoren mit verbesserten Kurzkanal-Eigenschaften.

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen eines Feldeffekttransistors mit Anti-Punch- Through-Implantationsgebiet und insbesondere auf eine verbes­ serte Transistorstruktur für DRAM-Eintransistorspeicherzellen mit Strukturbreiten ≦ 0,15 µm.
Insbesondere bei der Herstellung von hochintegrierten Spei­ chervorrichtungen wie z. B. DRAM-Speichern wird es ab Struk­ turbreiten unterhalb von 0,15 µm zunehmend schwieriger, Tran­ sistoren zu erzeugen, die sowohl ein exzellentes Leckstrom­ verhalten Ioff < 10 fF pro Transistor, was wesentlich für die Ladungshaltezeit bzw. Retentionszeit in einer Eintransistor­ speicherzelle ist, als auch einen ausreichenden ON-Strom zur Ladungsspeicherung < 30 µA pro Transistor aufweisen. Gleich­ zeitig sollten geringe Einsatzspannungen von ca. 0,8 V bei einer externen Spannungsversorgung von beispielsweise ledig­ lich 1,6 V realisierbar sein.
Fig. 1a) und 1b) zeigen eine vereinfachte Schnittansicht von wesentlichen Verfahrensschritten zur Herstellung eines Feldeffekttransistors mit Anti-Punch-Through-Implantations­ gebiet gemäß dem Stand der Technik, wie er beispielsweise aus der Druckschrift US 5,686,321 bekannt ist.
Da insbesondere bei der Herstellung von hochintegrierten Fel­ deffekttransistoren der sogenannte Punch-Through-Effekt bzw. Durchgreife-Effekt ein großes Problem darstellt, verwendet man insbesondere bei Kurzkanal-Transistoren zunehmend Anti- Punch-Through-Implantationsgebiete, die eine übermäßige Aus­ dehnung eines Verarmungsgebiets bzw. einer Raumladungszone (depletion region) im Kanalbereich verringert und dadurch ei­ ne Durchgreife-Spannung bzw. Punch-Through-Spannung erhöht.
Derartige Anti-Punch-Through-Implantationsgebiete werden bei­ spielsweise selbstjustierend lokal zwischen jeweilige Source- /Draingebiete implantiert, wodurch sich Strukturbreiten von 0,15 µm realisieren lassen.
Gemäß Fig. 1a) wird in einem derartigen herkömmlichen Ver­ fahren zum Herstellen eines Feldeffekttransistors mit Anti- Punch-Through-Implantationsgebiet zunächst auf einem Halblei­ tersubstrat 10 eine Gate-Isolationsschicht 20 ganzflächig ausgebildet. Anschließend wird eine Nitridschicht 30 als Mas­ kenschicht abgeschieden und zum Ausbilden von jeweiligen Ga­ tebereichen GB entsprechend strukturiert. Ferner werden an den Randbereichen der Aussparung für den Gatebereich GB Poly­ silizium-Spacer 50 ausgebildet, die als zusätzliche Maskie­ rung für die nachfolgende Implantation 11 wirken. Hierbei werden bei der Implantation 11 unter Verwendung der Polysili­ zium-Spacer 50 und der Nitrid-Maskenschicht 30 Verunreinigun­ gen lokal in einen Kanalbereich des Halbleitersubstrats 10 eingebracht, wodurch das Anti-Punch-Through-Implantations­ gebiet 40 ausgebildet wird.
Gemäß Fig. 1b) werden in nachfolgenden Schritten des her­ kömmlichen Verfahrens zum Herstellen eines Feldeffekttransi­ stors mit Anti-Punch-Through-Implantationsgebiet 40 die Spacer 50 entfernt und die Aussparung des Gatebereichs GB mit einer Gateschicht zum Ausbilden einer Gateelektrode bzw. Steuerelektrode 60 aufgefüllt. Anschließend wird die Nitrid- Maskenschicht 30 entfernt und unter Verwendung der Gateelek­ trode 60 eine weitere Implantation 12 zum Ausbilden von Sour­ ce-/Draingebieten S und D im Halbleitersubstrat 10 durchge­ führt.
Auf diese Weise erhält man einen Feldeffekttransistor mit verbesserten Kurzkanal-Eigenschaften, der auf selbstjustie­ rende Art und Weise hergestellt werden kann. Nachteilig ist jedoch bei diesem herkömmlichen Herstellungsverfahren insbe­ sondere die Verwendung von zusätzlichen Verfahrensschritten zur Ausbildung der Maskierungsspacer 50 und die Implantation durch die Gate-Isolationsschicht 20. Insbesondere die Implan­ tation durch die Gate-Isolationsschicht 20 kann die Qualität der Gate-Isolationsschicht nachteilig beeinflussen, wodurch sich die Transistoreigenschaften des Kurzkanal-Transistors verschlechtern.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zum Herstellen eines Feldeffekttransistors mit Anti-Punch- Through-Implantationsgebiet zu schaffen, welches kostengün­ stig zu realisieren ist und bei verringerten Strukturbreiten verbesserte Transistoreigenschaften liefert.
Erfindungsgemäß wird diese Aufgabe durch die Maßnahmen des Patentanspruchs 1 gelöst.
Insbesondere durch das Ausbilden einer leicht realisierbaren Implantationsmaskenschicht für das Ausbilden des Anti-Punch- Through-Implantationsgebietes und dem zeitlich nachfolgenden Ausbilden einer Gate-Isolationsschicht erhält man einen Kurz­ kanal-Feldeffekttransistor mit verbesserten Eigenschaften, da die Gate-Isolationsschicht durch den Beschuß von Verunreini­ gungen während einer Implantation verschont bleibt.
Vorzugsweise wird die Implantationsmaskenschicht durch Ab­ scheiden einer homogenen Isolierschicht aus der Gasphase er­ zeugt, wodurch sich eine besonders kostengünstige Realisie­ rung zur Ausbildung der Implantationsmaskenschicht ergibt, die insbesondere für die zuverlässige Herstellung planarer Transistoren mit einer Strukturgröße < 0,1 µm ermöglicht. Da­ durch wird die weitere Reduzierung einer Zellfläche hochinte­ grierter Eintransistor-Speicherzellen wie z. B. in DRAMs er­ möglicht und ein produktionstechnisch komplizierte Aus­ weichlösung wie z. B. vertikale Transistoren vermieden.
Das Implantieren von Verunreinigungen zum Ausbilden des Anti- Punch-Through-Implantationsgebiets erfolgt vorzugsweise ver­ tikal oder schräg, wodurch man eine lokale Kanalimplantation für einen zentralen oder leicht versetzten Kanalbereich des Feldeffekttransistors mittels selbstjustierender Maskierungs­ technologie erhält. Auf diese Weise können hohe lokale Feld­ stärken in Source-/Draingebieten weiter verringert und hohe Sättigungsströme im eingeschalteten Feldeffekttransistor rea­ lisiert werden.
In den weiteren Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
Die Erfindung wird nachstehend anhand eines Ausführungsbei­ spiels unter Bezugnahme auf die Zeichnung näher beschrieben.
Es zeigen:
Fig. 1a und 1b vereinfachte Schnittansichten von wesentli­ chen Verfahrensschritten zum Herstellen eines Feldeffekttran­ sistors mit Anti-Punch-Through-Implantationsgebiet gemäß dem Stand der Technik; und
Fig. 2a bis 2g vereinfachte Schnittansichten von wesentli­ chen Verfahrensschritten zum Herstellen eines Feldeffekttran­ sistors mit Anti-Punch-Through-Implantationsgebiet gemäß der vorliegenden Erfindung.
Fig. 2a bis 2g zeigen vereinfachte Schnittansichten von Verfahrensschritten zum Herstellen eines Feldeffekttransi­ stors mit Anti-Punch-Through-Implantationsgebiet, wobei glei­ che Bezugszeichen gleiche oder ähnliche Elemente bzw. Vorgän­ ge beschreiben.
Im Verfahrensschritt gemäß Fig. 2a wird zunächst an der Oberfläche eines Halbleitersubstrats 1 eine Maskenschicht 2 ausgebildet und entsprechend strukturiert, wodurch sich Gate­ bereichen GB ergeben. Vorzugsweise besteht das Halbleitersub­ strat 1 aus Si, SiGe, SiC, SOI, GaAs oder einem sonstigen III-V-Halbleiter. Für die Maskenschicht 2 wird vorzugsweise eine Hartmaske wie z. B. eine Nitridschicht verwendet, wobei durch die Strukturierung bzw. das Ausbilden der Gatebereiche GB eine sogenannte inverse Gate-Hartmaske entsteht. Alterna­ tiv zur bevorzugten Si3N4-Schicht können auch andere Masken­ schichten zur Ausbildung der Gatebereiche GB verwendet wer­ den.
In einem nachfolgenden Verfahrensschritt gemäß Fig. 2b wird nunmehr ganzflächig eine relativ dünne Implantationsmasken­ schicht 3 ausgebildet. Vorzugsweise erfolgt dieses Ausbilden der Implantationsmaskenschicht 3 durch Abscheiden einer homo­ genen Isolierschicht aus einer Gasphase, wodurch man die in Fig. 2b dargestellte gleichmäßig dicke Implantationsmasken­ schicht 3 erhält. Die Implantationsmaskenschicht 3 besteht vorzugsweise aus einer SiO2-Schicht und wird mit einem nach­ folgend nicht näher beschriebenen herkömmlichen Gasphasen- Abscheideverfahren ausgebildet. Die Implantationsmasken­ schicht 3 kann jedoch auch aus weiteren Materialien bestehen und/oder mittels anderer herkömmlicher Verfahren abgeschieden werden.
In einem Verfahrensschritt gemäß Fig. 2c erfolgt nunmehr ei­ ne vertikale Implantation 12 oder optional eine schräge Im­ plantation I1s zum Implantieren von Verunreinigungen im Halb­ leitersubstrat 1. Hierbei wird unter Verwendung der Masken­ schicht 2 und der darüberliegenden Implantationsmaskenschicht 3 das Anti-Punch-Through-Implantationsgebiet 4 zentriert oder seitlich versetzt im Halbleitersubstrat 1 an der Stelle des Gatebereichs GB bzw. einem entsprechenden Kanalbereich ausge­ bildet. Aufgrund der homogenen Schichtdicke der Implantati­ onsmaskenschicht 3 wirkt die vertikal im Gatebereich GB ent­ lang den Rändern der Maskenschicht 2 verlaufende Implantati­ onsmaskenschicht 3 wie eine zusätzliche Maske, wodurch ledig­ lich in einem lokalen Bereich des Gatebereichs GB im Halblei­ tersubstrat 1 bzw. dem entsprechenden Kanalbereich zentriert oder seitlich leicht versetzt das Anti-Punch-Through- Implantationsgebiet 4 bzw. 4s ausgebildet wird.
Die im Gatebereich GB bzw. in der durch die Maskenschicht 2 ausgebildeten Aussparung horizontal verlaufende Implantati­ onsmaskenschicht 3 stellt hierbei kein wesentliches Hindernis für die Implantation I1 oder I1s dar, weshalb relativ geringe Implantationsenergien verwendet werden können. Demzufolge wird außerhalb des Gatebereichs GB die maskierende Wirkung im wesentlichen durch die Maskenschicht 2 realisiert. Da die Herstellung einer derartigen Implantationsmaskenschicht 3 re­ lativ einfach ist, ergibt sich ein kostengünstiges Verfahren zur Herstellung eines Kurzkanal-Feldeffekttransistors für Strukturbreiten unterhalb von 0,1 in.
Zur Verbesserung der Anti-Punch-Through-Verhaltens bzw. zur weiteren Verhinderung eines Durchgreife-Effekts kann durch die schräge Implantation I1s das Anti-Punch-Through-Implanta­ tionsgebiet 4s in Abhängigkeit von den verwendeten Drain- /Sourcespannungen an ein später definiertes bzw. ausgebilde­ tes Drain-/Sourcegebiet herangeführt bzw. verschoben werden, wodurch sich lokale Feldstärken weiter ausgleichen lassen und man verbesserte Sättigungsströme für den Feldeffekttransistor erhält.
In einem nachfolgenden Verfahrensschritt gemäß Fig. 2d wird nunmehr die Implantationsmaskenschicht 3, welche im wesentli­ chen als Opferschicht verwendet wird, mittels eines herkömm­ lichen Ätzverfahrens ganzflächig entfernt.
In einem Verfahrensschritt gemäß Fig. 2e erfolgt nunmehr ei­ ne lokale Ausbildung einer Gate-Isolationsschicht 5 an der Oberfläche des Halbleitersubstrats 1 im Gatebereich GB. Vor­ zugsweise wird dieses lokale Ausbilden der Gate-Isolations­ schicht 5 durch ein thermisches Oxidationsverfahren unter Verwendung der Maskenschicht 2 als Maske realisiert. Hierbei wird beispielsweise mit einer herkömmlichen thermischen Oxi­ dation das Halbleitersubstrat 1 lokal im Gatebereich GB oxi­ diert, wodurch bei Verwendung von Si als Halbleitersubstrat 1 beispielsweise eine SiO2-Gate-Isolationsschicht 5 ausgebildet wird.
Diese Gate-Isolationsschicht 5 besitzt hierbei insbesondere im Gegensatz zum eingangs genannten Stand der Technik hervor­ ragende elektrische Eigenschaften, weshalb es auch als Tunne­ loxid für sogenannte nichtflüchtige Eintransistorhalbleiter­ speicherzellen verwendet werden kann (z. B. Flash-Speicher). Eine leichte Unteroxidation der Maskenschicht 2 stellt hier­ bei keinerlei Nachteile dar, da sie insbesondere bei einem späteren Ausbilden von Source-/Draingebieten vorzugsweise mittels Spacertechnik ausgeglichen wird.
Im Gegensatz zum Stand der Technik stehen ferner bei der Aus­ wahl von Dotierstoffen alle Möglichkeiten gleichwertig zur Verfügung, da eine jeweils unterschiedliche Beschädigung ei­ ner Gate-Isolationsschicht durch die jeweiligen Dotierstoffe bei der erfindungsgemäßen nachträglichen Ausbildung der Gate- Isolationsschicht nicht von Bedeutung ist. Der Freiheitsgrad bei der Realisierung insbesondere der Anti-Punch-Through- Implantationsgebiete wird dadurch stark verbessert.
Gemäß Fig. 2f wird in nachfolgenden Verfahrensschritten eine Gateschicht bzw. Gateelektrode 6 im Gatebereich GB ausgebil­ det. Vorzugsweise wird hierbei eine Polysiliziumschicht ganz­ flächig abgeschieden und unter Verwendung eines selektiven Ätzverfahrens bis zur Maskenschicht 2 entfernt, wodurch sich zunächst eine nicht dargestellte halb gefüllte Aussparung im Gatebereich GB ergibt. Anschließend kann bei Realisierung der Gateschicht 6 durch eine Mehrschichtstruktur beispielsweise eine WSix-Schicht ganzflächig abgeschieden und wiederum bei­ spielsweise mittels CMT (chemical mechanical polishing) bis zur Maskenschicht 2 planarisiert werden, wodurch man die in Fig. 2f dargestellte Schnittansicht erhält.
Die Gateelektrode bzw. Gateschicht 6 kann jedoch auch aus ei­ nem einzigen elektrisch leitenden Material bestehen und/oder selektiv in der Aussparung für den Gatebereich GB ausgebildet werden. Wesentlich für die vorliegende Erfindung ist jedoch die weiterhin vorhandene Maskenschicht 2, die auf diese Art und Weise für alle wesentlichen Implantations- und Struktu­ rierungsvorgänge hinsichtlich des Gatebereichs GB selbstju­ stierende Prozesse ermöglichen.
Gemäß Fig. 2g werden in nachfolgenden Schritten zunächst die Maskenschicht 2 entfernt und beispielsweise unter Verwendung der Gateelektrode bzw. Gateschicht 6 als Maske schwach do­ tierte Source-/Draingebiete S/D (LDD, low doped drain) im Halbleitersubstrat 1 ausgebildet. Vorzugsweise werden in ei­ nem nachfolgenden Schritt Spacerschichten 7 an den Seitenwän­ den der Gateelektrode bzw. Gateschicht 6 ausgebildet und eine weitere (starke) Dotierung zum selbstjustierenden Ausbilden von stark dotierten Source-/Draingebieten (HDD, high doped drain) durchgeführt.
Vorzugsweise erfolgt diese Dotierung der Source-/Draingebiete S/D mittels einer oder mehrerer weiterer Ionenimplantationen I2, wobei jedoch grundsätzlich auch Diffusionsverfahren mög­ lich sind.
Zur weiteren Verbesserung der Transistoreigenschaften kann darüber hinaus eine Seitenwand-Oxidation (side wall oxidati­ on) sowie ein sogenanntes "junction annealing" zum Ausheilen von jeweiligen pn-Übergängen durchgeführt werden. Auf diese Weise erhält man einen Kurzkanal-Feldeffekttransistor mit verbesserten elektrischen Eigenschaften, der sich insbesonde­ re für hochintegrierte Schaltungen mit einer Strukturbreite von 0,15 µm einfach und kostengünstig realisieren läßt.
Die Erfindung wurde vorstehend anhand eines Feldeffekttransi­ stors für eine DRAM-Eintransistorspeicherzelle beschrieben. Sie ist jedoch nicht darauf beschränkt und umfaßt vielmehr alle Anwendungsfälle von Kurzkanal-Feldeffekttransistoren, wie sie beispielsweise auch in nichtflüchtigen Halbleiter­ speicherzellen mit ladungsspeichernder Schicht (Flash, EEPROM, EPROM) und sonstigen Schaltungen mit Kurzkanal-Feld­ effekttransistoren verwendet werden können.
Die vorliegende Erfindung wurde insbesondere anhand eines n- Kanal-MOSFETs beschrieben, sie ist jedoch nicht darauf be­ schränkt und umfaßt vielmehr alle weiteren Feldeffekttransi­ storstrukturen oder Kombinationen und insbesondere auch den p-Kanal-MOSFET.

Claims (10)

1. Verfahren zum Herstellen eines Feldeffekttransistors mit Anti-Punch-Through-Implantationsgebiet bestehend aus den Schritten:
  • a) Ausbilden einer Maskenschicht (2) an der Oberfläche ei­ nes Halbleitersubstrats (1);
  • b) selektives Entfernen von vorbestimmten Bereichen der Maskenschicht (2) zum Ausbilden von Gatebereichen (GB);
  • c) Ausbilden einer Implantationsmaskenschicht (3) an der Oberfläche der Maskenschicht (2) mit den Gatebereichen (GB);
  • d) Implantieren von Verunreinigungen zum Ausbilden des An­ ti-Punch-Through-Implantationsgebietes (4) im Halbleitersub­ strat (1) des Gatebereichs (GB);
  • e) Entfernen der Implantationsmaskenschicht (3);
  • f) Ausbilden einer Gate-Isolationsschicht (5) an der Ober­ fläche des Halbleitersubstrats (1) im Gatebereich (GB);
  • g) Ausbilden einer Gateschicht (6) im Gatebereich (GB);
  • h) Entfernen der Maskenschicht (2); und
  • i) Ausbilden von Source-/Draingebieten (S, D) im Halblei­ tersubstrat (1) unter Verwendung der Gateschicht (6) als Mas­ ke.
2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, daß das Ausbil­ den der Implantationsmaskenschicht (3) in Schritt c) durch Abscheiden einer homogenen Isolierschicht aus der Gasphase erfolgt.
3. Verfahren nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, daß die Implan­ tationsmaskenschicht (3) eine SiO2-Schicht darstellt.
4. Verfahren nach einem der Patentansprüche 1 bis 3, dadurch gekennzeichnet, daß das Ausbil­ den der Gate-Isolationsschicht (5) in Schritt f) durch ther­ mische Oxidation des Halbleitersubstrats (1) erfolgt.
5. Verfahren nach einem der Patentansprüche 1 bis 4, dadurch gekennzeichnet, daß die Gate- Isolationsschicht (5) eine SiO2-Schicht darstellt.
6. Verfahren nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, daß das Implan­ tieren in Schritt d) vertikal (I1) oder schräg (I1s) zum Aus­ bilden des Anti-Punch-Through-Implantationsgebietes (4, 4s) zentriert oder seitlich versetzt im Halbleitersubstrat (1) des Gatebereichs (GB) erfolgt.
7. Verfahren nach einem der Patentansprüche 1 bis 6, dadurch gekennzeichnet, daß das Ausbil­ den der Source-/Draingebiete (S, D) in Schritt i) ein Ausbilden von schwach dotierten und stark dotierten Sour­ ce-/Draingebieten darstellt, wobei für das Ausbilden der stark dotierten Source-/Draingebiete (S, D) zusätzliche seit­ lich an der Gateschicht (6) angeordnete Spacer (7) verwendet werden.
8. Verfahren nach einem der Patentansprüche 1 bis 7, dadurch gekennzeichnet, daß das Ausbil­ den der Source-/Draingebiete (S, D) in Schritt i) zumindest eine weitere Implantation (I2) von Verunreinigungen dar­ stellt.
9. Verfahren nach einem der Patentansprüche 1 bis 8, dadurch gekennzeichnet, daß die Masken­ schicht (2) eine Si3N4-Hartmaske darstellt.
10. Verfahren nach einem der Patentansprüche 1 bis 9, dadurch gekennzeichnet, daß die Gate­ schicht (6) eine Polysilizium- und/oder WSix-Schicht dar­ stellt.
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