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Die vorliegende Erfindung betrifft die Computertechnologie, insbesondere eine Debug-Vorrichtung zur Verwendung in einem Systemsteuerchip auf einer Computer-Hauptplatine, wie einer auf einem Pentium basierenden Computer-Hauptplatine, um einen Vor-Ort-Debug-Vorgang an dem Systemsteuerchip zu ermöglichen, so dass Signale korrekt an die integrierten Schaltkreis (IC) Leitungen geleitet werden.
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Im heutigen Informationszeitalter sind IBM-kompatible (oder auf Pentium basierend genannte) Personal Computer (PC) in allen Arbeitsbereichen unentbehrliche Bürowerkzeuge geworden, die verschiedene Anwendungen, wie Datenverarbeitung, Multimedia, Netzwerk, elektronischen Post usw. ausführen können. Ein PC wird gewöhnlich auf einer Hauptplatine aufgebaut, die mit unterschiedlichen Komponenten, wie einer CPU (zentrale Verarbeitungseinheit) zur Verarbeitung von Daten, einem Chipsatz mit einer Systemsteuereinrichtung zur Steuerung der Übertragung von Eingabe/Ausgabe-Daten an und von der CPU, einer primären Speichereinheit, gewöhnlich einer DRAM (Dynamic Random Access Memory) Einheit für die Speicherung von Computerdaten, und verschiedenen Erweiterungsmitteln, wie einer AGP (Accelerated Graphic Port) Schnittstelle für die Verbindung mit einem Monitor und PCI (Peripheral Component Interconnect) Bussen, für die Verbindung mit verschiedenen anderen peripheren Vorrichtungen bestückt ist.
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Die 1 ist ein schematisches Blockdiagramm, das den grundlegenden Systemaufbau einer gewöhnlichen PC Hauptplatine zeigt, die eine Systemsteuereinrichtung 100, eine CPU 102, eine Speichereinheit 104 und einen Graphikadapter 106 umfasst. Diese Komponenten sind über Busse 108 miteinander verbunden. Die Systemsteuereinrichtung 100 ist gewöhnlich in einem einzelnen Chipsatz enthalten und wird zur Steuerung der Übertragung von I/O-Daten zwischen der CPU 102, der Speichereinheit 104 und dem Grafikadapter 106 über die Busse 108 verwendet.
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Das Debuggen ist eine wichtige Aufgabe, die an der Systemsteuereinheit 100 stetig ausgeführt werden muss, um auf fehlerhafte Schaltkreisteile in der Systemsteuereinrichtung 100 zu prüfen. Mit den heutigen Hochleistungs-PCs wird jedoch die Systemsteuereinrichtung 100 in ihren internen Architekturen immer komplexer, insbesondere in FIFO (First-in First-out) Puffer und Pipeline-Architekturen. Beim Auftreten von Fehlern würde eine derartig hohe Architekturkomplexität in der Systemsteuereinrichtung 100 das Debuggen sehr erschweren. Des Weiteren wäre bei einer Durchführung eines Debug-Vorgangs der externe Schaltkreis nicht in der Lage den Debug-Vorgang vor Ort zu überwachen.
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Bei einem herkömmlichen Aufbau würde der Debug-Vorgang beim Auftreten eines Fehlers an der Systemsteuereinrichtung 100 zunächst den Einsatz einer chemischen Lösung umfassen, um die Harzverbindung an der Oberfläche wegzuätzen, die verwendet wird, um den Chipsatz der Systemsteuereinrichtung 100 zu versiegeln, und zweitens die Verwendung eines Mikroskops, um die Bildung einer Vielzahl von Test-Feldern auf dem Chip visuell zu unterstützen. Diese Test-Felder werden dann verwendet, um den internen Schaltkreis der Systemsteuereinrichtung 100 mit einer Testeinheit zu verbinden, die einen Test an allen Funktionsblöcken in der Systemsteuereinrichtung 100 ausführen können um zu prüfen, wo der Fehler auftritt.
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Ein Nachteil der Verwendung einer chemischen Lösung zum Freilegen des Chips besteht jedoch darin, dass leicht eine Erosion des Chips bewirkt werden kann, wodurch der interne Schaltkreis des Chips beschädigt wird. Des Weiteren ist die Verwendung eines Mikroskops für die Bildung von Test-Feldern sehr arbeitsaufwendig und für den Testingenieur in der Ausführung unangenehm. Weiterhin wird, da ein Systemsteuerchip gewöhnlich mit mehreren Funktionsblöcken umfasst ist und nur einer von ihnen auf einmal für eine Test ausgewählt werden kann, der Debug-Vorgang häufig in einer Weise nach Versuch und Irrtum ausgeführt, was relativ ineffizient ist und für die Ausführung hocherfahrene Testingenieure erfordert. Des Weiteren wäre, wenn der Debug-Vorgang im Testmodus ausgeführt wird, die Testausrüstung nicht in der Lage, das Rauschen, das während des Betriebs des Systemsteuerchip auftreten würde, zu simulieren, was die Ergebnisse des Debuggens recht unzuverlässig machen würde.
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US 5,005,173 beschreibt ein Modul mit mehreren Operationsschaltungs-Anschlüssen. Ein Multiplexer ist für jeden Anschluss bereitgestellt, betriebsfähig, um selektiv dessen Operationsschaltungs-Anschluss mit entweder einem externen Operationsschaltungs-Anschluss oder einem Prüfanschluss davon zu verbinden.
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US 5,228,139 A offenbart eine integrierte Halbleitervorrichtung, mit einem Ausgabe-Gatter, durch das eine selektive Ausgabe eines individuellen Signals an einen internen Bus ermöglicht wird. Das individuelle Signal wird dabei zwischen mehreren Funktionsmodulen ausgetauscht, die mit dem internen Bus verbunden sind.
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US 5,838,692 A bezieht sich auf ein System zum Extrahieren von Echtzeit-Debugging-Signalen aus einer integrierten Schaltung. Darin werden die Debugging-Signale von speziellen Debug-Stiften, die nicht immer verbunden sein müssen, an einen universell vorhandenen I/O-Bus umgeleitet.
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US 5,392,297 A offenbart ein System zur Erzeugung von Konfigurationen für Isolationsschaltkreise, die zu ASIC-Chips gestaltet werden können, so dass die Isolationsschaltkreise während des normalen Betriebs des Host-Chip transparent sind, jedoch ermöglichen, dass die eingebetteten funktionalen Blöcke leicht isoliert werden können und auf diese zugegriffen werden kann.
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Es ist daher eine Aufgabe der vorliegenden Erfindung eine Debug-Vorrichtung für die Verwendung in einem PC-Systemsteuerchip zur Verfügung zu stellen, die durch das BIOS des PCs gesteuert werden kann, um zu jedem Zeitpunkt, zu dem an dem Systemsteuerchip ein Fehler auftritt, ein Vor-Ort-Debug-Vorgang an dem PC-Systemsteuerchip auszuführen.
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Eine weitere Aufgabe dieser Erfindung ist es, eine Debug-Vorrichtung für die Verwendung in einem PC-Systemsteuerchip zur Verfügung zustellen, die durch die Verwendung eines Vor-Ort-Tests einen Vor-Ort-Debug-Vorgang an dem Systemsteuerchip ermöglicht.
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Noch eine weitere Aufgabe der Erfindung ist es, eine Debug-Vorrichtung für die Verwendung in einem PC-Systemsteuerchip zur Verfügung zu stellen, welches dem Systemsteuerchip ermöglicht, sich einem Leistungstest zu unterziehen, um alle Funktionsblöcke in dem Systemsteuerchip zu testen.
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Die obigen Aufgaben der vorliegenden Erfindung werden erfindungsgemäß durch die Debugging-Vorrichtungen der beigefügten Ansprüche 1, 3 und 6 gelöst. Insbesondere, in Übereinstimmung mit dem Vorstehenden und anderen Aufgaben dieser Erfindung wird eine neue Debug-Vorrichtung für die Verwendung in einem PC-Systemsteuerchip zur Verfügung gestellt. Die erfindungsgemäße Debug-Vorrichtung wird für die Verwendung in einem Systemsteuerchip auf einer Computer-Hauptplatine, wie einer auf Pentium basierenden Computer-Hauptplatine, zur Verfügung gestellt, um zu jedem Zeitpunkt, zu dem an dem Systemsteuerchip ein Fehler auftritt, einen Debug-Vorgang an dem Systemsteuerchip zu erleichtern. Unter normalen Betriebsbedingungen des Systemsteuerchips verbindet die Debug-Vorrichtung den Anschluss-Feld-Bereich mit der Steuereinheit und unterbricht die Verbindung des Anschluss-Feld-Bereichs mit den Funktionsblöcken. Bei einer Störung des Systemsteuerchips unterbricht die Debug-Vorrichtung als Antwort die Verbindung zwischen dem Anschluss-Feld-Bereich und der Steuereinheit und verbindet den Anschluss-Feld-Bereich nacheinander in einer vorbestimmten Sequenz mit den Funktionsblöcken, was den Funktionsblöcken ermöglicht, sich einer nach dem anderem einem Vor-Ort-Debug-Vorgang zu unterziehen. Die Debug-Vorrichtung erlaubt einen Vor-Ort-Debug-Vorgang an dem Systemsteuerchip in Echtzeit, und ermöglicht zudem, dass sich der Systemsteuerchip einem Leistungstest unterzieht, um die Zuverlässigkeit der Gesamtfunktionalität des Systemsteuerchips zu prüfen.
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Die Erfindung wird durch Lesen der nachfolgenden detaillierten Beschreibung der bevorzugten Ausführungsformen unter Bezug auf die angefügten Zeichnungen besser verständlich, worin:
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1 ein schematisches Blockdiagramm ist, das den grundlegenden Systemaufbau einer gewöhnlichen PC Hauptplatine zeigt,
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2A ein schematisches Blockdiagramm eines PC-Systemsteuerchips ist, der in der ersten bevorzugten Ausführungsform der erfindungsgemäßen Debug-Vorrichtung enthalten ist,
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2B ein schematisches Blockdiagramm eines PC-Systemsteuerchips ist, der in der zweiten bevorzugten Ausführungsform der erfindungsgemäßen Debug-Vorrichtung enthalten ist, und
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2C ein schematisches Blockdiagramm eines PC-Systemsteuerchips ist, der in der dritten bevorzugten Ausführungsform der erfindungsgemäßen Debug-Vorrichtung enthalten ist.
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Erfindungsgemäß sind nachfolgend unter Bezug auf die 2A, 2B, bzw. 2C drei bevorzugte Ausführungsformen offenbart.
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Erste bevorzugte Ausführungsform (Fig. 2A)
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Die erste erfindungsgemäß bevorzugte Ausführungsform ist im nachfolgend unter Bezug zur 2A offenbart, welche in einem PC-Systemsteuerchip verwendet wird, der in 2A als der in dem gestrichelten Kästchen eingeschlossene Bereich, bezeichnet mit dem Bezugszeichen 200, gezeigt ist. Bei der Verwendung ist der PC-Systemsteuerchip 200 mit einer BIOS (Basic Input/Output System) Einheit 300 verbunden.
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Der PC-Systemsteuerchip 200 umfasst eine selten verwendete Steuereinheit 202a, mehrere häufig verwendete Steuereinheiten 202b, eine Signalspeicher-Einheit 212, und einen Decoder 214. Des Weiteren umfasst der PC-Systemsteuerchip 200 einen ersten Anschluss-Feld-Bereich 204a und mehrere zweite Anschluss-Feld-Bereiche 204b. Der erste Anschluss-Feld-Bereich 204a umfasst mehrere Anschluss-Felder (nicht gezeigt) zur elektrischen Verbindung der selten verwendeten Steuereinheit 202a mit einem externer Schaltung (nicht gezeigt), und die zweiten Anschluss-Feld-Bereiche 204b umfassen jeweils mehrere Anschluss-Felder (nicht gezeigt) zur elektrischen Verbindung der entsprechenden häufig verwendeten Steuereinheiten 202b mit einer externen Schaltung (nicht gezeigt).
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Des Weiteren umfasst jede der häufig verwendeten Steuereinheiten 202b mehrere Funktionsblöcke 218 verschiedener Funktionen. Erfindungsgemäß ist eine Schaltanordnung 210 zwischen den Anschluss-Feld-Bereichen 204a, 204b und den beiden Typen von Steuereinheiten 202a und 202b enthalten. Die Schaltanordnung 210 umfasst eine Schalteinheit 206, deren eines Ende mit dem Anschluss-Feld-Bereich 204a und deren anderes Ende mit der selten verwendeten Steuereinheit 202a verbunden ist, und mehrere Testschalter 208, die jeder ein verbundenes Ende mit dem Anschluss-Feld-Bereich 204a gemein haben und deren anderes Ende mit einem der entsprechenden Funktionsblöcke 218 in den beiden häufig verwendeten Steuereinheiten 202b verbunden ist. Im Fall von 2a z. B. ist die Anzahl der Testschalter 208 vier. Die Anzahl der Testschalter in der Schaltanordnung 210 ist jedoch im weitesten Sinne nicht auf die beispielhafte Anzahl von vier beschränkt und ist gleich der Anzahl der Funktionsblöcke in den häufig verwendeten Steuereinheiten 202b, die einem Debuggen unterzogen werden sollen, wenn in dem Systemsteuerchip 200 eine Störung auftritt.
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Der Anschluss-Feld-Bereich
204a in dem PC-Systemsteuerchip
200 umfasst mehrere Anschluss-Felder (nicht gezeigt), die separat mit beispielsweise einem NC (No Connection) Pin zum DRAM, einem Paritätscheck-Pin, einem NC-Pin für CPU, einem RESET-Pin, einem NC-Pin für AGP, einem GPAR-Pin, einem WSC#-Pin, einem SUSCLK-Pin und einem SUSTAT-Pin für PMU (Power Management Unit), einem NC-Pin für PCI, einem PAR-Pin, einem SERR#-Pin, einem REQ-Pin und einem GNT-Pin verbunden sind. Im weitesten Sinne sind die externen Verbindungen des Anschluss-Feld-Bereichs
204a nicht auf diese Pin-Zuordnungen beschränkt. Ein anderes Design kann eine unterschiedliche Verbindungsweise aufweisen. Die Verbindungs-Felder, die durch die verschiedenen Module verwendet werden, sind in der Tabelle 1 für das vorstehende Beispiel aufgelistet.
| Module | Verfügbare Anschluss-Felder (seltene oder erweiterter Verwendung) |
| DRAM | NC, Paritätscheck |
| CPU | NC, RESET |
| AGP | NC, GPAR, WSC# |
| PMU | SUSCLK, SUSTAT |
| PCI | NC, PAR, SERR#, REQ, GNT |
(NC: No-Connection)
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Die Schalteinheit 206 und die Testschalter 208 in der Schaltanordnung 210 werden durch ein gemeinsames Schaltsteuersignal SW_CTL ein- oder ausgeschaltet, das durch die BIOS Einheit 300 als Antwort auf jegliche Störung des Systemsteuerchip 200 ausgegeben wird. Nach Ausgabe wird das Schaltsteuersignal SW_CTL zunächst durch den Decoder 214 decodiert und dann in der Signalspeicher-Einheit 212 gespeichert, um zu bewirken, dass die Schalteinheit 206 und die Testschalter 208 in den gewünschten, nachstehend beschriebene Zustände geschaltet werden.
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Unter normalen Betriebsbedingungen (d. h. wenn in dem Systemsteuerchip 200 keine Störung vorliegt) ist die Schalteinheit 206 in der Schaltanordnung 210 in den EIN-Zustand geschaltet, während die Testschalter 208 alle in den AUS-Zustand geschaltet sind, was bewirkt, dass die selten verwendete Steuereinheit 202a über die Schalteinheit 206 mit dem Anschluss-Feld-Bereich 204a für funktionelle Wechselwirkungen mit einer externen Schaltung (nicht gezeigt) in dem PC-System elektrisch verbunden wird.
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Bei einer Störung des Systemsteuerchip 200 kann die BIOS Einheit 300 einen derartigen Zustand feststellen, und als Antwort ein Schaltsteuersignal SW_CTL ausgeben, das zunächst durch den Decoder 214 decodiert wird, und dann in der Signalspeicher-Einheit 212 gespeichert wird. Das Schaltsteuersignal SW_CTL ist ein Multi-Bit-Signal, das derart eingestellt wird, so dass die Schalteinheit 206 ausgeschaltet wird während die Testschalter 208 nacheinander in einer vorbestimmten Reihenfolge eingeschaltet werden. Währenddessen ist der Anschluss-Feld-Bereich 204a mit einer Testeinheit (nicht gezeigt) verbunden. Dies ermöglicht, dass die Verbindung der selten verwendeten Steuereinheit 202a mit dem Anschluss-Feld-Bereich 204a zeitweise unterbrochen wird, und die entsprechenden Funktionsblöcke 218 in den häufig verwendeten Steuereinheiten 202b nacheinander über die entsprechenden Testschalter 208 mit dem Anschluss-Feld-Bereich 204a verbunden werden, damit die externe Testeinheit (nicht gezeigt) an diesen Funktionsblöcken 218 nacheinander einen Vor-Ort-Debug-Vorgang durchführen kann.
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Die vorstehende erfindungsgemäße Debug-Vorrichtung ermöglicht, dass das Debuggen der entsprechenden Funktionsblöcke 218 in den häufig verwendeten Steuereinheiten 202b den Anschluss-Feld-Bereich 204a, der normalerweise mit der selten verwendeten Steuereinheit 202a verbunden ist, unterbrechungsfrei verwendet, um zu prüfen, welche der Funktionsblöcke 218 die Störung verursacht. Die Erfindung ermöglicht, dass der Debug-Vorgang vor Ort, während des Betriebs des PC Systems, ohne Abschalten des PC-Systems ausgeführt werden kann, so dass jegliche Fehler in Funktionsblöcken in Echtzeit debuggt werden können. Des Weiteren ermöglicht die Erfindung, dass der Systemsteuerchip sich einem Leistungstest unterzieht, um die Zuverlässigkeit der gesamten Funktionalität des Systemsteuerchips zu prüfen.
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Zweite bevorzugte Ausführungsform (Fig. 2B)
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Die zweite erfindungsgemäß bevorzugte Ausführungsform wird nachstehen unter Bezug auf 2B offenbart, und wird ebenfalls in einem PC-Systemsteuerchip als der Teil benutzt, der in dem gestricheltem Kästchen, bezeichnet mit dem Bezugszeichen 200, eingeschlossen ist. Bei Verwendung ist der PC-Systemsteuerchip 200 mit einer BIOS (Basic Input/Output System) Einheit 300 verbunden.
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Wie in 2B gezeigt, umfasst der PC-Systemsteuerchip 200 eine selten verwendete Steuereinheit 202a, mehrere häufig verwendete Steuereinheiten 202b, eine Signalspeicher-Einheit 212 und einen Decoder 214. Des Weiteren umfasst der PC-Systemsteuerchip 200 einen ersten Anschluss-Feld-Bereich 204a und mehrere zweite Anschluss-Feld-Bereiche 204b. Der erste Anschluss-Feld-Bereich 204a umfasst mehrere Anschluss-Felder (nicht gezeigt), um die selten verwendete Steuereinheit 202a mit einer externen Schaltung (nicht gezeigt) elektrisch zu verbinden, und die zweiten Anschluss-Feld-Bereiche 204b umfassen jeweils mehrere Anschluss-Felder (nicht gezeigt), um die entsprechenden häufig verwendeten Steuereinheiten 202b mit einer externen Schaltung (nicht gezeigt) elektrisch zu verbinden. Diese Komponenten sind die gleichen, wie die in dem Systemsteuerchip 200 der vorhergehenden, in 2A gezeigten Ausführungsform.
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Diese Ausführungsform unterscheidet sich von der vorherigen insbesondere darin, dass die Debug-Vorrichtung dieser Ausführungsform eine Schalteinheit 206, einen Testschalter 208 und einen Multiplexer 216 umfasst. Ein Ende der Schalteinheit 206 ist mit der selten verwendeten Steuereinheit 202a verbunden, und das andere Ende ist mit dem Anschluss-Feld-Bereich 204a verbunden. Im Gegensatz zur Mehrfachanordnung in der vorherigen Ausführungsform gibt es nur einen Testschalter 208, der in dieser Ausführungsform angeordnet ist, dessen eines Ende mit dem Ausgangs-Ende des Multiplexers 216 und dessen anderes Ende mit dem Anschluss-Feld-Bereich 204a verbunden ist. Der Multiplexer 216 besitzt mehrere Eingangs-Enden, die jeweils mit den entsprechenden Funktionsblöcken 218 in den häufig verwendeten Steuereinheiten 202b verbunden sind, und unter der Steuerung eines Schaltsteuersignals SW_CTL stehen, um nacheinander in Multiplexer-weise die Eingaben davon als Ausgabe auswählen. Die Anzahl der Eingangs-Enden des Multiplexers 216 ist abhängig von der Anzahl der Funktionsblöcke in dem PC-Systemsteuerchip 200, die einem Debuggen unterzogen werden sollen, wenn eine Störung auftritt. Im Fall von beispielsweise 2B umfasst der Multiplexer 216 vier Eingangs-Enden, die jeweils mit den vier Funktionsblöcken 218 der beiden häufig verwendeten Steuereinheiten 202b verbunden sind.
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Das Schaltersteuersignal SW_CTL ist ein Multi-Bit-Signal, das durch die BIOS-Einheit 300 erzeugt und dazu verwendet wird, um die EIN/AUS-Zustände der Schaltereinheit 206 und des Testschalters 208 und der Multiplexer-Sequenz des Multiplexers 216 zu steuern. Nach seiner Ausgabe wird das Schaltsteuersignal SW_CTL zunächst durch den Decoder 214 decodiert und dann in der Signalspeichereinheit 212 gespeichert, so dass es auf die Schalteinheit 206, den Testschalter 208 und den Multiplexer 216 wirken kann.
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Unter normalen Betriebsbedingungen (d. h. wenn keine Störung des PC-Systemsteuerchips 200 auftritt) ist die Schalteinheit 206 in den EIN-Zustand geschaltet und der Testschalter 208 sind in den AUS-Zustand geschaltet, wodurch ermöglicht wird, dass der Anschluss-Feld-Bereich 204a mit der selten verwendeten Steuereinheit 202a elektrisch verbunden wird, während der Anschluss-Feld-Bereich 204a von dem Multiplexer 216 getrennt wird.
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Bei irgendeiner Störung des PC-Systemsteuerchips 200 kann die BIOS Einheit 300 einen derartigen Zustand feststellen und als Antwort ein Schaltsteuersignal SW_CTL über den Decoder 218 an die Signalspeicher-Einheit 212 ausgegeben, wodurch bewirkt wird, dass die Schalteinheit 206 in den AUS-Zustand geschaltet wird, der Testschalter 208 in den EIN-Zustand geschaltet wird und der Multiplexer 216 nacheinander eine seiner vier Eingaben in einer vorbestimmten Reihenfolge als seine Ausgabe wählt. Währenddessen wird der Anschluss-Feld-Bereich 204a mit einer Testeinheit (nicht gezeigt) verbunden. Dies ermöglicht, dass die selten verwendete Steuereinheit 202a von dem Anschluss-Feld-Bereich 204a zeitweise getrennt wird, und erlaubt, dass die entsprechenden Funktionsblöcke 218 in den häufig verwendeten Steuereinheiten 202b nacheinander über den Multiplexer 216 und den derzeit eingeschalteten Testschalter 208 mit dem Anschluss-Feld-Bereich 204a verbunden werden, so dass die externe Testeinheit (nicht gezeigt) an diesen Funktionsblöcken 218 nacheinander einen Vor-Ort-Debug-Vorgang ausführen kann.
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Dritte bevorzugte Ausführungsform (Fig. 2C)
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Die dritte erfindungsgemäß bevorzugte Ausführungsform wird nachfolgend unter Bezug auf 2C offenbart, die ebenfalls in einem PC-Systemsteuerchip verwendet wird, als der Teil, der in dem gestrichelten Kästchen, bezeichnet mit dem Bezugszeichen 200, eingeschlossen ist. Bei Verwendung ist der PC-Systemsteuerchip 200 mit einer BIOS (Basic Input/Output System) Einheit 300 verbunden.
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Wie in 2C gezeigt, umfasst der PC-Systemsteuerchip 200 eine selten verwendete Steuereinheit 202a, mehrere häufig verwendete Steuereinheiten 202b, eine Signalspeicher-Einheit 212 und einen Decoder 214. Des Weiteren umfasst der PC-Systemsteuerchip 200 einen ersten Anschluss-Feld-Bereich 204a und mehrere zweite Anschluss-Feld-Bereiche 204b. Der erste Anschluss-Feld-Bereich 204a umfasst mehrere Anschluss-Felder (nicht gezeigt), um die selten verwendete Steuereinheit 202a mit einer externen Schaltung (nicht gezeigt) elektrisch zu verbinden, und die zweiten Anschluss-Feld-Bereiche 204b umfassen jeweils mehrere Anschluss-Felder (nicht gezeigt), um die entsprechenden häufig verwendeten Steuereinheiten 202b mit einer externen Schaltung (nicht gezeigt) elektrisch zu verbinden. Diese Komponenten sind die Gleichen, wie die in dem PC-Systemsteuerchip 200 den vorherigen Ausführungsformen, die in den 2A und 2B gezeigt sind.
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Diese Ausführungsform unterscheidet sich von den vorherigen Beiden insbesondere dadurch, dass die Debug-Vorrichtung dieser Ausführungsform nur einen Multiplexer 216 und keine Schalteinheit und keinen Testschalter umfasst. Der Multiplexer 216 besitzt ein Ausgangs-Ende, das mit dem Anschluss-Feld-Bereich 204a verbunden ist, und mehrere Eingangs-Enden, die jeweils mit der selten verwendeten Steuereinheit 202a und den Funktionsblöcken 218 der häufig verwendeten Steuereinheit 202b verbunden sind. Der Multiplexer 216 wird durch ein Schaltsteuersignal SW_CTL gesteuert, um nacheinander in vorbestimmter Weise, die Eingaben dazu als seine Ausgabe zu wählen. Die Anzahl der Eingangs-Enden des Multiplexers 216 ist abhängig von der Anzahl der Funktionsblöcke in dem PC-Systemsteuerchip 200, die einem Debuggen unterzogen werden sollen, wenn eine Störung auftritt. Im Fall von beispielsweise 2C umfasst der Multiplexer 216 fünf Eingangs-Enden, eines für die selten verwendete Steuereinheit 202a und die anderen vier für die vier Funktionsblöcke 218 in den häufig verwendeten Steuereinheiten 202b.
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Das Schaltsteuersignal SW_CTL ist ein Multi-Bit-Signal, das durch die BIOS Einheit 300 erzeugt wird, und dazu verwendet wird, um die Multiplex-Sequenz des Multiplexers 216 zu steuern. Nach seiner Ausgabe wird das Schaltsteuersignal SW_CTL zunächst durch den Decoder 214 decodiert und dann in der Signalspeicher-Einheit 212 gespeichert, so dass es kontinuierlich auf den Multiplexer 216 wirken kann.
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Unter normalen Betriebsbedingungen, (d. h. wenn keine Störung des PC-Systemsteuerchips 200 vorliegt) ist das Schaltsteuersignal SW_CTL derart eingestellt, so dass bewirkt wird, dass der Multiplexer 216 das Eingangs-Ende, das m mit der selten verwendeten Steuereinheit 202a verbunden ist, dauerhaft wählt, um die selten verwendete Steuereinheit 202a mit dem Anschluss-Feld-Bereich 204a elektrisch zu verbinden. In diesem Fall sind alle Funktionsblöcke 218 von dem Anschluss-Feld-Bereich 204a getrennt.
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Bei einer Störung des PC-Systemsteuerchips 200 kann die BIOS Einheit 300 einen derartigen Zustand feststellen und als Antwort ein Schaltsteuersignal SW_CTL ausgeben, das zunächst durch den Decoder 214 decodiert wird und dann in der Signalspeicher-Einheit 212 gespeichert wird, wodurch bewirkt wird, dass der Multiplexer 216 nacheinander, in einer vorbestimmten Reihenfolge, eines der Eingangs-Enden anwählt, die nicht mit der selten verwendeten Steuereinheit 202a verbunden sind. Währenddessen wird der Anschluss-Feld-Bereich 204a mit einer Testeinheit (nicht gezeigt) verbunden. Dies erlaubt, dass die selten verwendete Steuereinheit 202a von dem Anschluss-Feld-Bereich 204a zeitweise getrennt wird und die entsprechenden Funktionsblöcke 218 in den häufig verwendeten Steuereinheiten 202b nacheinander über den Multiplexer 216 mit dem Anschluss-Feld-Bereich 204a verbunden werden, so dass die externe Testeinheit (nicht gezeigt) nacheinander an diesen Funktionsblöcken 218 einen Vor-Ort-Debug-Vorgang ausführen kann.
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Als Schlussfolgerung ist die Debug-Vorrichtung gemäß der Erfindung dadurch gekennzeichnet, dass unter normalen Betriebsbedingungen des Systemsteuerchips die Debug-Vorrichtung den Anschluss-Feld-Bereich mit der Steuereinheit verbindet und den Anschluss-Feld-Bereich von den Funktionsblöcken trennt, und dass bei einer Störung des Systemsteuerchips die Debug-Vorrichtung als Antwort den Anschluss-Feld-Bereich von der Steuereinheit trennt und den Anschluss-Feld-Bereich nacheinander in einer vorbestimmten Reihenfolge mit den Funktionsblöcken verbindet, was erlaubt, dass die Funktionsblöcke sich einer nach dem anderem einem Vor-Ort-Debug-Vorgang unterziehen. Das zur Steuerung des Schaltens verwendete Schaltsteuersignal wird durch das BIOS des PC-Systems ausgegeben und wird durch einen Decoder decodiert und dann in einer Signalspeicher-Einheit gespeichert, so dass das decodierte Schaltsteuersignal auf die durch die Debug-Vorrichtung verwendeten Schaltmittel wirken kann. Die Schaltmittel steuern dann das Schalten zwischen der Verbindung des Anschluss-Feld-Bereichs mit der Steuereinheit und der Verbindung desselben mit den Funktionsblöcken, die einem Debuggen unterzogen werden sollen.
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Die Integration der erfindungsgemäßen Debug-Vorrichtung in den Systemsteuerchip würde keine Veränderungen und Modifikationen des bestehenden Aufbaus und der Funktionen des Systemsteuerchips erfordern, und ist daher leicht zu implementieren. Die durch die Debug-Vorrichtung verwendete Schaltmittel gemäß der Erfindung können auf verschiedene Weise unter Verwendung grundlegender Schaltkreiskomponenten, wie dem BIOS des PC-Systems, einem Decoder, einer Signalspeicher-Einheit, einem Multiplexer und Schaltern realisiert werden.
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Daher ist die erfindungsgemäße Debug-Vorrichtung in vielen Aspekten vorteilhafter als der Stand der Technik. Erstens kann die erfindungsgemäße Debug-Vorrichtung durch das BIOS des PCs gesteuert werden, um einen Vor-Ort-Debug-Vorgang an dem PC-Systemsteuerchip auszuführen, warm immer eine Störung des Systemsteuerchips auftritt. Des Weiteren erlaubt die erfindungsgemäße Debug-Vorrichtung einen Vor-Ort-Debug-Vorgang an dem Systemsteuerchip durch einen Vor-Ort-Test, was es erlaubt, dass der Debug-Vorgang effizienter ist und daher weniger Zeit für die Ausführung erfordert. Außerdem erlaubt die erfindungsgemäße Debug-Vorrichtung, dass sich der Systemsteuerchip einem Leistungstest unterzieht, um alle Funktionsblöcke in dem Systemsteuerchip zu testen.
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Die Erfindung wurde unter Verwendung von beispielhaften bevorzugten Ausführungsformen beschrieben. Es sollte jedoch klar sein, dass der Schutzumfang der Erfindung nicht auf die offenbarten Ausführungsformen beschränkt ist. Im Gegenteil, sie soll verschiedene Modifikationen und vergleichbare Anordnungen umfassen. Der Schutzumfang der Ansprüche sollte daher breitestmöglich ausgelegt werden, um alle derartigen Modifikationen und ähnlichen Anordnungen zu umfassen.
