DE19944489A1 - ESD-Schutzanordnung für Signaleingänge und -ausgänge bei Halbleitervorrichtungen mit Substrattrennung - Google Patents

ESD-Schutzanordnung für Signaleingänge und -ausgänge bei Halbleitervorrichtungen mit Substrattrennung

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Abstract

Die Erfindung betrifft eine ESD-Schutzanordnung, bei der eine zusätzliche ESD-Diode (14) zwischen einem Powerbus (1) mit Potential VSSP und einem Versorgungsbus (8) mit Potential VDDP vorgesehen ist, um einen Schutzpfad für negative Belastungen zwischen einem Substratbus (2) mit Substratpotential VSSB und dem Powerbus (1) mit dem Potential VSSP während eines ESD-Stresses zu schließen.

Description

Die vorliegende Erfindung betrifft eine ESD-Schutzanordnung (ESD = electrostatic discharge) für Signaleingänge und -aus­ gänge (I/O) bei Halbleitervorrichtungen mit Substrattrennung, bei der ein Halbleitersubstrat mit einem Substratbus zum Be­ aufschlagen des Halbleitersubstrats mit einem Substratpoten­ tial VSSB und eine Halbleiterdiffusionszone im Halbleitersub­ strat mit einem Powerbus (Leistungsbus) zum Beaufschlagen der Halbleiterdiffusionszone mit einem Powerpotential VSSP ver­ bunden sind, bei der zwischen dem Substratbus und dem Power­ bus eine parasitäre Diode liegt, bei der über einen Versor­ gungsbus den mit I/O-Pads (bzw. Eingabe/Ausgabe-Kontakt­ kissen) versehenen Halbleitervorrichtungen ein Versorgungspo­ tential VDDP zuführbar ist und bei der zwischen dem Substrat­ bus und dem Versorgungsbus eine in Flußrichtung betriebene Durchbruchdiode liegt. Die Diffusionszone kann beispielsweise als Source von Treibern genutzt sein.
ESD-Schutzanordnungen sind bekanntlich erforderlich, um inte­ grierte Schaltungen vor Überspannungen zu schützen. Solche Überspannungen können beispielsweise durch Reibung infolge einer Ortsverlagerung der integrierten Schaltung oder durch deren Berührung durch einen Operator ("human body model") auftreten. ESD-feste Halbleitervorrichtungen sollen Spannun­ gen bis in die Größenordnungen von einigen kV und Ströme bis in die Größenordnung von einigen A aushalten können. Um diese ESD-Festigkeit zu erzielen, müssen die entsprechenden Busse zur Vermeidung von hohen Spannungsabfällen auf den Busleitun­ gen, insbesondere der Substratbus mit dem Substratpotential VSSB und der Powerbus mit dem Potential VSSP niederohmig ge­ halten werden. Hierzu ist es erforderlich, in Abhängigkeit von der Busbreite und dem Flächenwiderstand des Busses in de­ finierten Abständen zu äußeren Pins (bzw. Anschlüssen) zu bonden. Diese Abstände können in der Größenordnung von 1 mm liegen,
Fig. 3 zeigt eine bestehende Anordnung, bei der ein Substrat­ bus 2 für Substratpotential VSSB und ein Powerbus 1 für das Potential VSSP vorgesehen sind. Das Substratpotential VSSB ist relativ "ruhig", während das Potential VSSP durch die Schaltvorgänge von Treibern im Vergleich zu dem Substratpo­ tential VSSB Schwankungen von mehreren hundert mV unterworfen sein kann und als relativ "unruhig" anzusehen ist. Der Sub­ stratbus 2 ist über eine Durchbruchdiode 4, beispielsweise eine Zener-Diode, mit einem I/O-Pad 3 verbunden, um ESD- Entladungen auf den Substratbus 2 abführen zu können.
Zur Gewährleistung der ESD-Festigkeit sind beide Busse 1, 2 in regelmäßigen Abständen über Pads 5, 6 mit einem äußeren Pin 7 gebondet. In Fig. 3 sind zur Vereinfachung der Darstel­ lung jeweils lediglich ein Pad 5 bzw. 6 und ein Pin 7 ge­ zeigt. Dabei sind jeweils ein Pad 5 und ein Pad 6 über einen Doppelbond mit einem Pin 7 zu verbinden. Auf diese Weise kön­ nen die jeweiligen Busse 1, 2 bzw. die auf diesen Bussen 1, 2 vorgesehenen Schutzstrecken niederohmig gehalten werden, wenn die Pads 5, 6 beispielsweise in einem Abstand von 1 mm mit jeweils einem Pin 7 gebondet werden.
Ein Nachteil dieser bestehenden ESD-Schutzanordnung ist aber darin zu sehen, daß für das unter regelmäßigen Abständen vor­ zunehmende Bonden beispielsweise des Substratbusses 2 eine große Anzahl von entsprechenden Pads zur Verfügung gestellt werden muß, so daß für das Bonden dieser Pads mehr Pins benö­ tigt werden, als überhaupt verfügbar sind.
Es entsteht so eine ESD-Schutzanordnung, bei der die Halblei­ tervorrichtungen gegen das untere Versorgungspotential VSS im Bereich der I/O-Pads 3, bei denen die erwähnten Überspannun­ gen vorzugsweise auftreten, unter einer sogenannten Substrat­ trennung sowohl mit dem Substratbus 2 als auch mittels bei­ spielsweise Source eines Treibertransistors mit dem Powerbus 1 verbunden sind. Dadurch ist es überdies möglich, eine zwi­ schen Halbleitersubstrat und Diffusionszone vorhandene para­ sitäre Diode zu nutzen, so daß nur einer der beiden Busse 1, 2 breiter ausgeführt zu werden braucht.
Alternativ könnte auch daran gedacht werden, die Busse 1, 2 für Potential VSSP bzw. Substratpotential VSSB durch Paare antiparalleler Dioden miteinander zu koppeln. Dieses Vorgehen führt aber bei einem positiven Verziehen des Potentials VSSP, wie dieses beim Schalten von Treibern auftreten kann, zu ei­ ner Störung auf dem Substratbus 2 und damit auch zu Störungen an empfindlichen Schaltungsteilen.
Es ist daher Aufgabe der vorliegenden Erfindung, eine ESD- Schutzanordnung anzugeben, bei der die Anzahl der Pads des Substratbusses und damit auch die Anzahl der Pins zum Bonden dieser Pads verringert werden kann.
Diese Aufgabe wird bei einer ESD-Schutzanordnung der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß zwischen dem Powerbus und dem Versorgungsbus eine zusätzliche, in Flußrichtung betriebene ESD-Diode vorgesehen ist.
Bei der erfindungsgemäßen ESD-Schutzanordnung ist also zu­ sätzlich zu bestehenden Schutzanordnungen noch eine ESD-Diode zwischen dem Powerbus mit dem Potential VSSP und dem Versor­ gungsbus mit dem Versorgungspotential VDDP beispielsweise bei jedem Versorgungspad des Versorgungsbusses eingefügt. Diese ESD-Diode schließt den Schutzpfad für negative Belastungen zwischen dem Substratpotential VSSB und dem Potential VSSP während eines ESD-Stresses und begrenzt die auftretende Span­ nungsdifferenz zwischen den beiden entsprechenden Bussen, al­ so dem Substratbus und dem Powerbus, auf die Klemmenspannung der Durchbruchdiode zuzüglich der Flußspannung der ESD-Diode. Die ESD-Diode zwischen dem Powerbus und dem Versorgungsbus soll nur in Flußrichtung betrieben werden. Dies erfordert, daß die Durchbruchspannung der ESD-Diode deutlich über der Durchbruchspannung der Durchbruchdiode des Versorgungsbusses liegt.
Bei positiven Belastungen, die über den Substratbus ausge­ führt werden, kommt die parasitäre Diode zwischen Substrat bzw. Diffusionszone oder Halbleiterwanne und Source eines NMOS-Treibertransistors in Flußrichtung und begrenzt so die Spannungsdifferenz zwischen den beiden Bussen, also dem Sub­ stratbus und dem Powerbus auf niedrige Werte, sofern diese parasitäre Diode in geeigneter Weise ausgeführt ist, d. h., eine ausreichende Weite und einen für ESD optimierten Elek­ trodenabstand besitzt. Hierzu werden die Pads für den Versor­ gungsbus und den Powerbus sowie die I/O-Pads in einem geeig­ neten Abstandsraster angebracht.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1 ein Schaltbild der erfindungsgemäßen ESD-Schutz­ anordnung,
Fig. 2 eine Schnittdarstellung durch eine Halbleitervor­ richtung mit einem Beispiel für eine ESD-Diode der erfindungsgemäßen ESD-Schutzanordnung und
Fig. 3 eine Draufsicht auf einen Substratbus und einen Powerbus mit zugeordneten Pads bei einer beste­ henden Schutzanordnung.
Die Fig. 3 ist bereits eingangs erläutert worden. In den Fig. 1 und 2 werden für einander entsprechende Bauteile die glei­ chen Bezugszeichen wie in Fig. 3 verwendet.
Fig. 1 zeigt den Powerbus 1 mit dem Potential VSSP, den Sub­ stratbus 2 mit dem Substratpotential VSSB und einen Versor­ gungsbus 8 mit dem Versorgungspotential VDDP. Die Potentiale VSSP und VSSB liegen bei etwa 0 V, während für das Versor­ gungspotential VDDP etwa 5 V zu veranschlagen ist.
Ein I/O-Pad 3 in einem Treiber 10 mit einem NMOS-Transistor 9 ist über Durchbruchdioden 4 und 19, wie beispielsweise Zener- Dioden, mit dem Substratbus 2 einerseits und dem Versorgungs­ bus 8 andererseits verbunden und direkt an Drain D des NMOS- Transistors 9 angeschlossen, dessen Source auf dem Potential VSSP liegt und dessen Wanne mit dem Substratpotential VSSB verbunden ist. Zwischen Source und Wanne bildet sich eine pa­ rasitäre Diode 11 aus.
Jedem Versorgungspad (in Fig. 1 nicht näher dargestellt) des Versorgungspotentials VDDP ist ein ESD-Schutzglied 12 zuge­ ordnet, das zunächst aus einer Durchbruchdiode 13, beispiels­ weise einer Zener-Diode, zwischen dem Substratbus 2 und dem Versorgungsbus 8 besteht. Außerdem hat erfindungsgemäß dieses ESD-Schutzglied 12 noch eine zusätzliche ESD-Diode 14 zwi­ schen dem Versorgungsbus 8 und dem Wannenbus 1.
Diese ESD-Diode 14, bei der es sich um eine übliche pn-Diode handeln kann, schließt den Schutzpfad für negative Belastun­ gen zwischen dem Substratbus 2 und dem Powerbus 1 während ei­ nes ESD-Stresses und begrenzt die auftretende Spannungsdiffe­ renz zwischen den beiden Bussen 1 und 2 auf die Klemmenspan­ nung der Durchbruchdiode 13 zuzüglich der Flußspannung der ESD-Diode 14. Die ESD-Diode 14, die zwischen dem Powerbus 1 und dem Versorgungsbus 8 liegt, wird nur in Flußrichtung be­ trieben. Hierzu ist ihre Durchbruchspannung deutlich über der Durchbruchspannung der Durchbruchdiode 13 am Versorgungsbus 8. Bei positiven Belastungen, die über dem Substratbus 2 auf­ treten, wird die parasitäre Diode 11 zwischen Source des NMOS-Transistors 9, die am Powerbus 1 angeschlossen ist, und dem Substratbus 2 in Durchflußrichtung betrieben und begrenzt so die Spannungsdifferenz zwischen den beiden Bussen 1 und 2 auf niedrige Werte.
Fig. 2 zeigt ein Ausführungsbeispiel zur Realisierung der ESD-Diode 14 aus einem p+-leitenden Gebiet 15, an welchem das Potential VSSP anliegt, und einer n-leitenden Halbleiterwanne 16 mit n+-leitenden Kontaktgebieten 17 für das Versorgungspo­ tential VDDP in einem p-leitenden Halbleitersubstrat 18.
Die erfindungsgemäße ESD-Schutzanordnung ermöglicht so eine vorteilhafte Ausnutzung der Pads 5 (vgl. Fig. 3) des Power­ busses 1 zur Ableitung des ESD-Pulses, ohne daß ein Pad 6 für den Substratbus 2 eingeführt werden muß. Dies verringert die Anzahl der erforderlichen Pads im "Padkranz" und vermeidet die Ausführung von Doppelbonds, die sich je nach Gehäuseart schwierig gestalten kann.
Bezugszeichenliste
1
Wannenbus
2
Substratbus
3
I/O-Pad
4
Durchbruchsdiode
5
Pad für Wannenbus
6
Pad für Substratbus
7
Pin
8
Versorgungsbus
9
NMOS-Treibertransistor
10
Halbleitervorrichtung
11
parasitäre Diode
12
ESD-Schutzglied
13
Durchbruchsdiode
14
ESD-Diode
15
p+
-leitendes Gebiet
16
n-leitende Wanne
17
n+
-leitendes Kontaktgebiet
18
p-leitendes Substrat
VSSB Substratpotential
VSSP Wannenpotential
VDDP Versorgungspotential

Claims (5)

1. ESD-Schutzanordnung für Signaleingänge und -ausgänge (I/O) bei Halbleitervorrichtungen (10) mit Substrattren­ nung, bei der ein Halbleitersubstrat (18) mit einem Sub­ stratbus (2) zum Beaufschlagen des Halbleitersubstrats (18) mit einem Substratpotential (VSSB) und eine Halblei­ terdiffusionszone (16) im Halbleitersubstrat (18) mit ei­ nem Powerbus (1) zum Beaufschlagen der Halbleiterdiffusi­ onszone (16) mit einem Powerpotential (VSSP) verbunden sind, bei der zwischen dem Substratbus (2) und dem Power­ bus (1) eine parasitäre Diode (11) liegt, bei der über einen Versorgungsbus (8) den mit I/O-Pads (3) versehenen Halbleitervorrichtungen (10) ein Versorgungspotential (VDDP) zuführbar ist und bei der zwischen dem Substratbus (2) und dem Versorgungsbus (8) eine in Flußrichtung be­ triebene Durchbruchdiode (13) liegt, dadurch gekennzeichnet, daß zwischen dem Powerbus (1) und dem Versorgungsbus (8) eine zusätzliche, in Flußrichtung betriebene ESD-Diode (14) vorgesehen ist.
2. ESD-Schutzanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Durchbruchspannung der ESD-Diode (14) höher ist als die Durchbruchspannung der Durchbruchdiode (13).
3. ESD-Schutzanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Halbleitervorrichtung (10) einen Treiber umfaßt.
4. ESD-Schutzanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Treiber einen NMOS-Transistor (9) aufweist.
5. ESD-Schutzanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die parasitäre Diode (11) zwischen Source (S) des NMOS- Transistors (9) und dem Substratbus (2) liegt.
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