DE19944304C2

DE19944304C2 - Strukturierung von Kontaktflächen in Mehrlagen-Metallisierungen von Halbleiterbauelementen

Info

Publication number: DE19944304C2
Application number: DE19944304A
Authority: DE
Inventors: Matthias Uwe; Albrecht Kieslich; Peter Thieme; Lars Voland
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 1999-09-15
Filing date: 1999-09-15
Publication date: 2001-09-20
Anticipated expiration: 2019-09-16
Also published as: DE19944304A1; US6559547B1

Description

Die Erfindung betrifft eine Halbleiterstruktur mit einer aus einer Metallisierungsschicht und einer dielelektrischen Schicht gebildeten Schichtstruktur, wobei die Metallisie rungsschicht strukturiert ist und Kontaktflächen aufweist, und wobei die dielektrische Schicht aus einem abscheidbaren Material besteht und die Metallisierungsschicht bedeckt. Eine derartige Halbleiterstruktur ist beispielsweise aus der JP 9-289247 A bekannt.

Derartige Schichtstrukturen sind in vielen modernen Halblei terstrukturen vorhanden, in denen auf der Substratoberfläche angeordnete Bauelemente durch mehrere darüberliegende Metall schichten miteinander verschaltet sind. Die Metallschichten in solchen Mehrlagen-Metallisierungen sind durch dazwischen liegende dielektrische Schichten gegeneinander isoliert. Die Leitbahnstrukturen der einzelnen Metallebenen werden durch sogenannte Vias miteinander verbunden, wozu in den Metallebe nen Kontaktflächen ausgebildet sind. Diese Kontaktflächen sind breiter als die Leitbahnen selbst und sind meist am Rand der Halbleiterstruktur unterhalb von Bond-Pads angeordnet.

Über den strukturierten Metallisierungsebenen sind jeweils ein Dielektrikum als ILD (interlevel dielectric layer) abge schieden. Zum Abscheiden hat sich der Einsatz eines induktiv gekoppelten High-Density-Plasmas (HDP) bewährt, mit dem auch schmale Gräben zwischen Metallisierungsbahnen zuverlässig lückenlos gefüllt werden. Bei der Abscheidung mit Hilfe des HDP-Verfahrens entstehen über den Metallisierungsbahnen Erhe bungen des Dielektrikums. Diese Erhebungen können mit Verfah ren zur Planarisierung wie dem chemisch-mechanischen Polieren nicht vollständig beseitigt werden und bilden damit Fehler quellen für nachfolgende Prozeßschritte. Es entstehen bei spielsweise schwer voraussehbare Koppelkapazitäten zwischen benachbarten Metallisierungsebenen. Das Verhalten der Halbleiterstruktur bei der Durchführung analoger Funktionen wird weniger vorhersehbar. Auch die Performance lithographischer Techniken wird begrenzt. Insbesondere die DUV-Lithographie erfordert in Verbindung mit der Metallätzung durch reaktive Ionen (Reactive Ion Etching; RIE) eine hohe Planarität der dielektrischen Schichten.

Die auftretenden Erhebungen des Dielektrikums sind besonders hoch über großflächigen Bereichen der darunterliegenden Me tallisierungsschicht. Insbesondere Kontaktflächen, wie z. B. Verbindungen der Metallisierungsebenen untereinander dienen, werden durch eine dielektrische Schicht der vollen Abscheide dicke bedeckt. Im Gegensatz zu den schmaleren Leitbahnen, die von einem vergleichsweise niedrigen Wall des Dielektrikums bedeckt sind, können die Kontaktflächen nicht beliebig ver kleinert werden, weil die darüber in das Dielektrikum einzu bringende Vias trotz etwaiger Belichtungsfehler zielsicher mit der Kontaktfläche verbunden werden müssen.

Auf der vergleichsweise großen Kontaktfläche wird daher das Dielektrikum mit der gleichen Abscheidedicke wie zwischen den Leitbahnen abgeschieden. Die dadurch entstehenden Erhebungen führen zu den erwähnten Nachteilen.

Es ist die Aufgabe der vorliegenden Erfindung, eine Halblei terstruktur bereitzustellen, bei der diese Erhebungen weitge hend vermieden werden, ohne daß die Kontaktflächen verklei nert werden müssen und dann zu Fehlerquellen bei der Via- Kontaktierung führen.

Diese Aufgabe wird erfindungsgemäß dadurch gelost, daß die Kontaktflächen aus vielen zusammenhängenden Einzelstrukturen ausgebildet sind, und daß die Einzelstrukturen so schmal sind, daß das abscheidbare Material über den Einzelstrukturen keine Flachen ausbildet, die parallel zur Metallisierungsschicht verlaufen. Jede Erhebung über einen Metallisierungs steg besitzt zwei schräg verlaufende Flanken, die im Falle schmaler Stege über deren Mitte zusammenlaufen oder im Falle breiter Stege eine zum Substrat und der Metallisierungsebene parallele Oberfläche begrenzen. Die Höhe dieser Oberfläche über dem Steg entspricht der Abscheidedicke. Erfindungsgemäß wird ausgenutzt, daß schmale Stege von im Vergleich zur Ab scheidedicke flachen, dachförmig ausgebildeten Erhebungen be deckt sind. Wird die herkömmlich massive Kontaktfläche durch ein Raster oder Netz zusammenhängender Einzelstrukturen, etwa Linien ausgebildet, so werden die Gräben bzw. Öffnungen da zwischen mit dem Dielektrikum gefüllt. Das kontaktlochbilden de Raster aus Leitbahnen wird lediglich durch ein flaches Ra ster aus niedrigen Erhebungen des Dielektrikums bedeckt, die leichter zu planarisieren sind als massive Erhebungen und un ter Umständen aufgrund ihrer geringen Höhe nicht entfernt zu werden brauchen. Da die Einzelstrukturen zusammenhängen, bleibt die Funktion des Rasters als Kontaktfläche unbeein trächtigt.

Die zusätzliche Breite der Einzelstrukturen wird durch den Winkel zwischen den Flanken der Erhebungen und der Substrat- Metallisierungsebene bestimmt. Erfindungsgemäß sind die Ein zelstrukturen so schmal, daß die Flanken der Erhebungen des Dielektrikums aneinanderstoßen und somit niedriger sind als die Dicke, mit der das Dielektrikum über Gräben abgeschieden wird.

Eine bevorzugte Ausführungsform sieht vor, daß die Einzel strukturen schmaler sind als die doppelte Dicke, mit der die dielektrische Schicht zwischen Strukturen der Metallisie rungsschicht abgeschieden ist. Diese Grenzbreite entspricht einem Flankenwinkel von 45°. Eine weitere Ausführungsform sieht vor, daß die Breite der Einzelstrukturen der Struktur breite entspricht, mit der die Halbleiterstruktur hergestellt ist. Dadurch werden die Erhebungen über den Kontaktflächen so niedrig wie möglich gehalten.

Weitere, auf die Rasterstruktur der Kontaktflächen gerichtete Ausführungsformen sehen vor, daß die Einzelstrukturen ein Gitter paralleler Linienstrukturen oder ein Netz sich kreu zender Linienstrukturen bilden.

Die dielektrische Schicht ist vorzugsweise eine durch ein High-Density-Plasma abgeschiedene Schicht. Die Metallisie rungsschicht enthält vorzugsweise Aluminium oder auch Kupfer.

Vorzugsweise sind oberhalb und/oder unterhalb der Schicht struktur weitere Schichtstrukturen aus Metallisierungsschich ten und dielektrische Schichten angeordnet, so daß die Metal lisierungsschichten eine Mehrlagenmetallisierung bilden. Die Kontaktflächen der Metallisierungsschichten sind vorzugsweise unterhalb von Bond-Pads angeordnet. Die Halbleiterstruktur ist vorzugsweise ein Embedded DRAM.

Die einzelnen Ebenen einer Mehrlagenmetallisierung werden über die in die dazwischenliegenden dielektrischen Schichten eingebrachten Vias verbunden. Die Kontaktflächen befinden sich in der Regel am Rand eines Halbleitersubstrats, in der Regel unterhalb von Bond-Pads. Bei dieser Anordnung bietet die Erfindung den zusätzlichen Vorteil, daß unterhalb der Bond-Pads (die durch die oberste Metallisierung gebildet wer den und daher nicht strukturiert zu werden brauchen) durchge hende, bis zum Substrat reichende Oxidstützen ausgebildet werden. Bei herkömmlichen Halbleiterstrukturen besteht unter halb der Bond-Pads durch die wechselnde Folge von massiven Metallkontaktflächen und Oxidschichten die Gefahr eines Zer brechens unter dem Druck des aufzusetzenden Bonddrahtes. Auch beim Aufsetzen von Prüfnadeln auf die einzelnen Kontaktflä chen zu Testzwecken kommt es häufig zu Rißbildungen unter dem Druck der Prüfnadel. Durch die erfindungsgemäß strukturierten und mit dem Dielektrikum gefüllten Kontaktflächen wird der Druck durch die Kontaktflächen hindurch auf das Substrat übertragen; Brüche treten nicht mehr auf. Der Einsatz der vorliegenden Erfindung bietet sich insbesondere bei Embedded DRAMs an, die unter Umständen einige Hundert Bond-Pads mit darunter befindlichen Kontaktflächenstapeln aufweisen.

Die Erfindung wird nachsehend anhand der Fig. 1 bis 4 er läutert. Es zeigen:

Fig. 1 HDP-Abscheideprofile bei variabler Abscheidedicke,

Fig. 2 Abscheideprofile bei variabler Strukturbreite,

Fig. 3 Höhenverläufe verschieden breiter Strukturen vor und nach dem chemisch-mechanischen Polieren und

Fig. 4 Beispiele für Füllstrukturen der Kontaktflächen.

In Fig. 1 sind verschiedenen Abscheidedicken A entsprechende Abscheideprofile anhand einer einzelnen auf einem Substrat S angeordneten Struktur der Breite B dargestellt. Bei einem an genommenen Flankenwinkel von 45° stoßen die rechte und die linke Flanke der abgeschiedenen Erhebung des Dielektrikums gerade bei einer Abscheidedicke der halben Breite der Struk tur zusammen (durchgezogene Linie). Bei geringeren Abscheide dicken im Vergleich zur Strukturbreite B entsteht über der Struktur eine durch eine parallel zur Substratoberfläche ver laufende Fläche begrenzte Erhebung (gestrichelte Linie). Ist die Abscheidedicke größer als die halbe Strukturbreite, ent steht wiederum eine Erhebung mit aneinanderstoßenden Flanken, diese ragt jedoch wegen der dickeren Abscheidung in den Grä ben weniger hoch aus der Kontur des Dielektrikums heraus (strichpunktierte Linie).

Bei der Abscheidung des Dielektrikums auf der Metallisie rungsebene wird die Abscheidedicke stets größer gewählt als die Strukturhöhe der Metallisierungsbahnen. Das sich ergeben de Strukturprofil bei verschieden breiten Metallisierungsbah nen ist in Fig. 2 dargestellt. Auf dem Substrat S sind eine strukturierte Metallisierungsschicht 1 und eine darauf abge schiedene dielektrische Schicht 2 aufgebracht. Die Metalli sierungsschicht weist eine massive Kontaktfläche 1, eine schmale Leitbahn 5 und ein Gitter aus drei schmalen Leitbah nen 4 auf. über der breiten, massiven Kontaktfläche 1 ent steht eine Erhebung, deren Höhe der Abscheidedicke ent spricht, und die ca. 80% der Abscheidedicke über die Oberflä che der Grabenfüllung hinausragt. Die deutlich schmalere Leitbahn 5 ist von einer Erhebung bedeckt, deren Flanken sich ca. ein Drittel der Abscheidedicke über die Grabenfüllung er heben. Die noch schmaleren Leitbahnen 4 verursachen bei der Abscheidung des Dielektrikums kleinste Erhebungen, die, falls überhaupt notwendig, noch leichter zu planarisieren sind.

Die in Fig. 2 schematisch dargestellte Oberflächenkontur des Dielektrikums ist in Fig. 3 für verschiedene tatsächliche Strukturbreiten dargestellt. Aufgetragen sind gemessene Stu fenhöhen nach der HDP-Abscheidung, d. h. vor einer Planari sierung, und nach der Planarisierung durch chemisch- mechanisches Polieren. Es ist zu erkennen, daß vor dem Plana risieren Leitbahnen einer Strukturbreite ab etwa 10 µm fast genauso hohe Erhebungen verursachen wie breite Kontaktflächen von z. B. 0,1 mm. Schmale Linien von ca. 400 Nanometern Brei te erzeugen - auch dicht neben einander angeordnet - eine Er hebung von lediglich 1 µm Höhe im Vergleich zu etwa 5,5 µm bei breiten Strukturen. Durch Planarisieren läßt sich diese Stufe fast vollständig abtragen, wohingegen breitere Struktu ren lediglich bis auf Resterhebungen einer Höhe von bis zu 1,2 µm zu planarisieren sind. Die fast vollständige Planari sierbarkeit des Rasters von Linien von 400 Nanometern Breite ist auch eine Folge des Umstands, daß über diesem Raster nicht nur kleine, sondern auch isolierte Erhebungen auftreten. Diese sind leichter zu planarisieren als eine kompakte, sich über eine große Grundfläche erstreckende Erhebung. Fig. 4 zeigt als Beispiele für eine Rasterung solcher schmaler Leitbahnen ein Gitter paralleler Linienstrukturen 4 und ein Netz sich kreuzender Linienstrukturen, jeweils von einem Rah men 6 umgeben.

Claims

1. Halbleiterstruktur mit einer aus einer Metallisierungs schicht (1) und einer dielektrischen Schicht (2) gebildeten Schichtstruktur, wobei

- die Metallisierungsschicht strukturiert ist und Kontaktflä chen (3) aufweist, und wobei
- die dielektrische Schicht aus einem abscheidbaren Material besteht und die Metallisierungsschicht bedeckt,

dadurch gekennzeichnet, daß

- die Kontaktflächen aus vielen zusammenhängenden Einzel strukturen (4) ausgebildet sind, und daß
- die Einzelstrukturen so schmal sind, daß das abscheidbare Material über den Einzelstrukturen keine Flächen ausbildet, die parallel zur Metallisierungsschicht verlaufen.

2. Halbleiterstruktur nach Anspruch 1, dadurch gekennzeichnet, daß die Einzelstrukturen schmaler sind als die doppelte Dic ke, mit der die dielektrische Schicht zwischen Strukturen der Metallisierungsschicht abgeschieden ist.

3. Halbleiterstruktur nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die Breite der Einzelstrukturen der Strukturbreite ent spricht, mit der die Halbleiterstruktur hergestellt ist.

4. Halbleiterstruktur nach einem der Ansprüche 1 bis 3, daß die Einzelstrukturen der Kontaktflächen ein Gitter paral leler Linienstrukturen bilden.

5. Halbleiterstruktur nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Einzelstrukturen der Kontaktflächen ein Netz sich kreuzender Linienstrukturen bilden.

6. Halbleiterstruktur nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die dielektrische Schicht eine durch ein High-Density- Plasma (HDP) abgeschiedene Schicht ist.

7. Halbleiterstruktur nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Metallisierungsschicht Aluminium und/oder Kupfer ent hält.

8. Halbleiterstruktur nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß oberhalb und/oder unterhalb der Schichtstruktur weitere Schichtstrukturen aus Metallisierungsschichten (1) und die lektrischen Schichten (2) angeordnet sind, wobei die Metalli sierungsschichten eine Mehrlagenmetallisierung bilden.

9. Halbleiterstruktur nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Kontaktflächen unterhalb von Bond-Pads angeordnet sind.

10. Halbleiterstruktur nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Halbleiterstruktur ein Embedded DRAM ist.