DE19926129A1

DE19926129A1 - Verfahren und Vorrichtung zum Testen von Photoempfängerarrays und von zugeordneten Lesekanälen

Info

Publication number: DE19926129A1
Application number: DE19926129A
Authority: DE
Inventors: Brian J Misek
Original assignee: Hewlett Packard Co
Current assignee: Aptina Imaging Corp
Priority date: 1998-09-11
Filing date: 1999-06-08
Publication date: 2000-04-20
Anticipated expiration: 2019-06-09
Also published as: US6188057B1; DE19926129B4

Abstract

Es sind ein Verfahren und eine Vorrichtung zum Testen von Photoempfängerarrays und der zugeordneten Lesekanäle derselben offenbart. Ein Photoempfängerarray kann einen oder eine Mehrzahl von Photoempfängern umfassen. Jeder Photoempfänger kann einen Kondensator zum Speichern einer Ladung, die anzeigt, wieviel Licht in den Photoempfänger eingetreten ist, umfassen. Eine erste Anzahl von Multiplexern weist Eingänge zum Lesen der Ladung aus mindestens einem Kondensator von mindestens einem der Mehrzahl von Photoempfängern und einen Eingang zum Empfangen von ersten Testspannungen auf. Die Ausgänge der ersten Anzahl von Multiplexern sind mit einer Ladungsübertragungsstufe verbunden. Auswahleingänge der ersten Anzahl von Multiplexern dienen dazu, um den Ausgang jedes Multiplexers mit einem oder mehreren der Eingänge desselben zu koppeln. Auf diese Weise können Ladungen von den Integrationskondensatoren der Photoempfänger gelesen werden, oder es können Ladungen, die durch erste Testspannungen bestimmt werden, in den Integrationskondensatoren für ein anschließendes Lesen plaziert werden.

Description

Die Erfindung bezieht sich auf das Testen von Photoempfän gerarrays und von zugeordneten Lesekanälen und insbesondere auf das Testen von Photoempfängerarrays und zugeordneten Lesekanälen, die innerhalb einer einzigen integrierten Schaltung aufgebaut sind.

Eine genaue Bestimmung der Strecke eines Bauelements über eine Oberfläche ist bei einer Vielfalt von Anwendungen wich tig. Zum Beispiel muß es auf dem Gebiet der optischen Ab tastvorrichtungen (Scanner) genaue Informationen über die Bewegung der Abtastvorrichtung entlang des Originals geben, so daß eine getreue Darstellung eines Bildes eines abgetas teten (gescannten) Originals erlangt werden kann. Typischer weise ist das von einer Abtastvorrichtung gelieferte erfass te Bild ein Pixeldatenarray, das in einem Speicher in einem digitalen Format gespeichert ist. Ein verzerrungsfreies Bild erfordert eine getreue Abbildung des Originalbildes auf das Pixeldatenarray.

Informationen, wie z. B. zu der Bewegung der Abtastvorrich tung entlang eines Originals, können durch ein optisches Navigationssystem erhalten werden, das ein Photoempfänger array aufweist. Optische Navigationssysteme, die in erster Linie eine analoge Technologie verwenden, sind in der Tech nik bekannt. Zum Beispiel sind optische Navigationssysteme bekannt, die ein Photoempfängerarray, ein analoges Verbes serungsfilter für räumliche Bilder und einen analogen Korre lator mit einer nicht auf dem Chip befindlichen Vorspannung und Steuerung aufweisen. Obwohl dieselben nutzbar sind, ist die Genauigkeit solcher analoger Systeme nicht optimal, da ein großer Teil des algorithmischen Verarbeitens des Bild signals (z. B. das Filtern, das Korrelieren) in dem analogen Bereich durchgeführt wird. Die die Komplementär-Metalloxid silizium-(CMOS-)Technologie unterstützenden Chips, die diese Verarbeitung durchführen, bewirken leichte Unvollkom menheiten und Variationen der physischen CMOS-Struktur (z. B. eine Nichtlinearität, Fehlanpassungen der Bauelemente, Leistungsversorgungsprobleme), um wesentlich ein vorhersag bares und wiederholbares Verhalten solcher analoger Systeme zu beeinflussen. Als ein Resultat sind analoge optische Navigationssysteme für eine Massenherstellung nicht sehr geeignet.

Digitale optische Navigationssysteme, wie beispielsweise dasselbe, das in der US-Patentanmeldung, Seriennr. 09/040,640, von Badyal u. a., eingereicht am 18. März 1998, mit dem Titel "CMOS Digital Optical Navigation Chip", offen bart ist, wurden daher entwickelt, um die Nachteile von ana logen optischen Navigationssystemen zu überwinden. Badyal offenbart einen digitalen integrierten CMOS-Schaltungschip (CMOS-IC), auf dem ein Bild erfasst, digitalisiert und dann im wesentlichen in dem digitalen Bereich auf dem Chip verar beitet wird. Ein bevorzugtes Ausführungsbeispiel der IC (= Integrated Circuit = integrierte Schaltung), die von Badyal offenbart ist, umfasst eine Bilderzeugungsschaltungs anordnung, die ein Photoempfängerarray zum Erfassen eines Bildes und eine Ladungsübertragungsstufe zum Erzeugen eines darstellenden analogen Signals umfasst, eine Umwandlungs schaltungsanordnung, die einen n-Bit-Schrittnährungsregis ter- (n-Bit-SAR-; SAR = Succesive Approximation Register) Analog-zu-Digital-Wandler zum Umwandeln des analogen Signals in ein zugehöriges digitales Signal umfasst, eine Filter schaltungsanordnung, die ein räumliches Filter für die Kanten- und Kontrastverbesserung des entsprechenden Bildes umfasst, eine Komprimierungsschaltungsanordnung zum Redu zieren der Speichererfordernisse des digitalen Signals, eine Korrelationsschaltungsanordnung zum Verarbeiten des digita len Signals, um eine Resultatoberfläche zu erzeugen, auf der ein Minimum liegt, das die Bildverschiebung eines besten Fits zwischen dem erfassten Bild und vorherigen Bildern darstellt, eine Interpolationsschaltungsanordnung zum Abbilden der Resultatoberfläche auf x- und y-Koordinaten, und eine Schnittstelle mit einem Bauelement, wie z. B. einen Handscanner, das den Chip verwendet, umfasst. Die Filter schaltungsanordnung, die Komprimierschaltungsanordnung, die Korrelationsschaltungsanordnung und die Interpolations schaltungsanordnung sind alle vorteilhaft in einem auf dem Chip befindlichen digitalen Signalprozessor (DSP) ausge führt. Das DSP-Ausführungsbeispiel ermöglicht ein genaues algorithmisches Verarbeiten des digitalisierten Signals mit, abhängig von der Speicherkapazität, fast unendlicher Halte zeit. Die entsprechenden mathematischen Berechnungen sind daher den Unregelmäßigkeiten einer CMOS-Chipstruktur, die analoge Signale verarbeitet, nicht länger ausgesetzt. Folg lich ermöglicht eine präzise und genaue Navigation einen vorhersagbaren, verläßlichen und herstellbaren Entwurf. Die Parameter können ferner in die DSP-"Software" programmiert werden, was den Chip sowohl einstellbar als auch flexibel und für unterschiedliche Anwendungen anpassbar macht.

Ein bevorzugtes Ausführungsbeispiel eines Photoempfängers in dem Photoempfängerarray, das von Badyal u. a. offenbart ist, ist ferner in dem US-Patent Nr. 5,769,384 von Baumgartner u. a., erteilt am 23. Juni 1998 mit dem Titel "Low Differen tial Light Level Photoreceptors" und in der US-Patentan meldung Seriennr. 09/024,092 von Knee u. a., erteilt am 17. Februar 1998, mit dem Titel "Electronic Shutter for a Low Differential Light Level Photo-Receiver Cell", beschrieben. Der Betrieb des Photoempfängers, der von Baumgartner u. a. und Knee u. a. beschrieben ist, ist ferner in dem US-Pa tent Nr. 5,149,980 von Ertel u. a., erteilt am 22. September 1992, mit dem Titel "Substrate Advance Measurement System Using Cross-correlation of Light Sensor Array Signals", beschrieben.

Die oben offenbarten Patente von Baumgartner u. a. und Ertel u. a. sowie die Patentanmeldungen von Badyal u. a. und Knee u. a. sind hiermit durch Bezugnahme auf ihren gesamten Of fenbarungsgehalt aufgenommen.

Die Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren und eine Vorrichtung zum Testen eines Photoemp fängerarrays und der zugeordneten Lesekanäle desselben zu schaffen, die ein verbessertes, weniger aufwendiges Testen von Photoempfängerarrays ermöglichen.

Diese Aufgabe wird durch ein Verfahren zum Testen eines Photoempfängerarrays und den zugeordneten Lesekanälen desselben gemäß Anspruch 1 und eine Vorrichtung gemäß Anspruch 12 oder 14 gelöst.

Ein Problem beim Aufbauen von Photoempfängerarrays und den zugeordneten Lesekanälen derselben auf einer einzigen IC, besteht darin, daß es schwierig ist, die Photoempfänger arrays und ihre Lesekanäle adäquat zu testen.

Ein Verfahren zum Testen dieser Elemente besteht darin, die IDDQ-Ströme (Ruhestromaufzeichnung) des gesamten Chips zu beobachten. Ein globaler Test wie dieser zeigt, ob ein Bau element kurzgeschlossen ist oder ob eine große Anzahl von Photoelementen nicht richtig vorgespannt ist. Der Test zeigt jedoch nicht, ob zufällige Pixel tot sind. Das optische Testen wurde schon immer nach dem Verpacken durchgeführt.

Sowie die Arraygrößen wachsen und die Verpackungskosten (Packaging-Kosten) ansteigen, ist es erstrebenswert, Photo empfängerarrays mit Defekten vor dem Verpacken zu identifi zieren. Der Erfinder hat daher Verfahren und Vorrichtungen erfunden, die das Testen von Photoempfängerarrays und ihren zugeordneten Lesekanälen, entweder bevor oder nachdem die selben in eine integrierte Schaltung verpackt sind, ermög lichen.

Zusammenfassend kann das Testen durch Einspeisen von analo gen Testspannungen in 1) eine Multiplexerstufe, die einer Ladungsübertragungsstufe vorausgeht, und 2) in Multiplexer, die einer Anzahl von Analog-zu-Digital-Wandlern vorausgehen, erreicht werden. Auf diese Art können die Analog-zu-Digi tal-Wandler von der Ladungsübertragungsstufe getrennt wer den, während die Testspannungen in die Analog-zu-Digital- Wandler eingespeist werden. Nachdem ein ordnungsgemäßer Betrieb der Analog-zu-Digital-Wandler verifiziert worden ist, können zusätzliche Testspannungen verwendet werden, um Ladungen zu Integrations-Kondensatoren von Photoempfängern in einem Photoempfängerarray zu schreiben. Diese Ladungen können dann durch dieselben Multiplexer gelesen werden, die verwendet wurden, um die Ladungen zu dem Integrationskonden sator zu schreiben. Das Schreiben der Testladungen zu dem Integrationskondensator kann verwendet werden, um die Elemente eines Photoempfängerarrays und die Lesekanäle desselben voll anzuwenden und zu testen, wenn dasselbe mit der Beleuchtungs- und Verschlußsteuerung kombiniert ist.

Unter Verwendung der Verfahren und Vorrichtungen, die hierin offenbart sind, können Photoempfängerarrays und die Leseka näle derselben vor dem Verpacken (Packaging) einer IC, wie beispielsweise einer optischen Navigations-IC, getestet wer den. Als nächstes können höhere Aufbaukosten dadurch vermie den werden, daß ein Photoempfängerarray und/oder die Lese kanäle desselben als schlecht bestimmt werden.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beigefügten Zeichnungen näher erläutert. Es zeigen:

Fig. 1 eine Draufsicht einer optischen Navigations-IC;

Fig. 2 eine schematische Darstellung eines einzelnen Photoempfängers der IC von Fig. 1;

Fig. 3 eine schematische Darstellung einer Reihen- und Spaltenanordung des Photoempfängers, der in der IC von Fig. 1 dargestellt ist;

Fig. 4 eine schematische Darstellung eines Lesekanals, der dem Photoempfängerarray zugeordnet ist, das in der IC von Fig. 1 enthalten ist, wobei der Lesekanal Abschnitte der Multiplexerstufe, der Ladungsüber tragungsstufe und der Analog-zu-Digital-Wandler stufe aufweist, die in der IC von Fig. 1 darge stellt sind; und

Fig. 5 ein Blockdiagramm des Photoempfängerarrays und von zugeordneten Lesekanälen, die in der IC von Fig. 1 dargestellt sind.

Eine Vorrichtung zum Testen eines Photoempfängerarrays 104 und die zugehörigen Lesekanäle 108/110/114/116 derselben sind in Fig. 1-5 dargestellt, und dieselbe kann im allge meinen ein Photoempfängerarray 104 (Fig. 1, 5), eine Anzahl von Multiplexern 108, eine Ladungsübertragungsstufe 110 und eine Anzahl von Analog-zu-Digital-Wandlern 116 aufweisen. Das Photoempfängerarray 104 kann eine Mehrzahl von Photo empfängern 300-328 (Fig. 3), 106 aufweisen, wobei jeder Photoempfänger 300-328, 106 einen Kondensator 210 (z. B. einen Integrationskondensator; Fig. 2) zum Speichern einer Ladung aufweist, die anzeigt, wieviel Licht in den Photo empfänger 300-328, 106 eingetreten ist. Jeder der Anzahl von Multiplexem 108 kann eine erste Anzahl von Eingängen, einen zweiten Eingang, eine Anzahl von Auswahleingängen und einen Ausgang aufweisen. Die erste Anzahl von Eingängen jedes Multiplexers ist zum Auslesen der Ladung von mindest ens einem Kondensator 210 von mindestens einem der Mehrzahl von Photoempfängern 106 vorgesehen. Der zweite Eingang jedes Multiplexers ist zum Empfangen von Testspannungen vorgese hen. Beim Betrieb ermöglichen die Auswahleingänge der Anzahl von Multiplexern 108, daß der Ausgang jedes Multiplexers mit einem oder mehreren der Eingänge desselben gekoppelt ist. Die Ladungsübertragungsstufe 110 ist mit den Ausgängen der Anzahl von Multiplexem 108 gekoppelt, und wenn dieselbe Ladungen empfängt, die in den Kondensatoren 210 der Mehrzahl von Photoempfängern 300-328, 106 gespeichert sind, wandelt dieselbe Ladungen in analoge Spannungen um. Die Anzahl von Analog-zu-Digital-Wandlern 116 ist mit den Ausgängen der Ladungsübertragungsstufe 110 gekoppelt und sieht ein Umwan deln der analogen Spannungen in digitale Werte vor.

Es sei bemerkt, daß bei einem einfachsten Ausführungs beispiel der obigen Vorrichtung jedes der "Anzahl" von Elementen auf ein derartiges Element begrenzt werden kann. Bei diesem einfachsten Ausführungsbeispiel wird die Vorrich tung eine Vorrichtung zum Testen eines einzelnen Photo empfängers 106 und des zugeordneten Lesekanals 108/110/ 112/116 desselben.

Es sei ferner bemerkt, daß der Betrieb der obigen Vorrich tung ein Verfahren zum Testen eines Photoempfängerarrays 104 und der zugeordneten Lesekanäle 108/110/114/116 desselben darstellt. Im allgemeinen weist ein derartiges Verfahren das Multiplexen einer Anzahl von Testspannungen mit Ausgängen der Photoempfänger 300-328, 106 in dem Photoempfängerarray 104 auf. Unter Verwendung dieses Multiplexens können Ladun gen zu den Integrationskondensatoren 210 der gegebenen die ser Photoempfänger 300-328, 106 geschrieben werden. Dies wird durch Verbinden der Anzahl von Testspannungen mit den Ausgängen der gegebenen Photoempfänger 300-328, 106 durch geführt. Folgend dem Schreiben von Ladungen zu den Integra tionskondensatoren 210 der gegebenen der einen oder mehreren Photoempfänger 300-328, 106 können Ladungen von einigen oder von allen der Integrationskondensatoren 210 der Photo empfänger 300-328, 106 in dem Photoempfängerarray 104 gelesen werden. Die Ladungen können wieder unter Verwendung des zuvor erwähnten Multiplexens und durch Verbinden der Ausgänge der Photoempfänger 300-328, 106 in dem Photo empfängerarray 104 mit einer Ladungsübertragungsstufe 110, die die Ladungen in analoge Spannungen umwandelt, gelesen werden. Schließlich können die analogen Spannungen unter Verwendung eines Analog-zu-Digital-Wandlers 114 in digitale Werte umgewandelt werden und dann mit erwarteten digitalen Werten verglichen werden.

Nachdem die Verfahren und Vorrichtungen zum Testen von einem Photoempfängerarray 104 und von den zugeordneten Lesekanälen 108/110/114/116 desselben allgemein beschrieben wurden, werden die Verfahren und Vorrichtungen nun im weiteren Detail beschrieben.

Die oben dargestellten Verfahren und Vorrichtungen sind vor zugsweise in der integrierten CMOS-Schaltung (CMOS-IC) des optischen Navigationssystems von Fig. 1 ausgeführt. Die IC weist eine Bilderzeugungsschaltungsanordnung 102 auf, die ein Photoempfängerarray 104 zum Erfassen eines Bildes, das auf dasselbe projiziert wird, und zum Erzeugen eines analo gen Signals, das dasselbe darstellt, umfasst. Bei einem bevorzugten Ausführungsbeispiel umfasst jeder Photoempfänger 106 des Photoempfängerarrays 104 einen vertikalen parasitä ren Phototransistor, der bei der CMOS-Technologie Standard ist. Bei einem bevorzugten Ausführungsbeispiel und wie wei ter unten mit Bezug auf das Verarbeiten des DSP beschrieben ist, ist jeder Photoempfänger 106 in dem Array 104 angeord net, um eine programmierbare Verschlußgeschwindigkeit aufzu weisen, und es sind Regionen des Arrays 104 auswählbar, um während des Betriebs der Bilderzeugungsschaltungsanordnung aktiv zu sein. Das Array 104 kann gemäß der beabsichtigten Anwendung der IC 100 entweder einen Phototransistor oder eine Photodiode aufweisen. Die Bilderzeugungsschaltungs anordnung umfasst ferner eine erste Multiplexerstufe 108, eine Ladungsübertragungsstufe 110 zum Umwandeln von Photo empfängerladungen in spannungsbasierte analoge Signale und eine Vorspannschaltungsanordnung 112 zum Vorspannen des analogen Signals vor der Digitalisierung.

Die IC 100 weist ferner eine zweite Multiplexerstufe 114 und einen n-Bit-SAR-Analog-zu-Digital-Wandler 116 zum Umwandeln von analogen Photoempfängersignalen in zugehörige digitale Werte auf. Günstigerweise sind die Auflösung und die Umwand lungsrate des Analog-zu-Digital-Wandlers 116 gemäß speziel len Anwendungen und/oder Ausführungsbeispielen konfigurier bar. Es ist offensichtlich, daß der Analog-zu-Digital-Wand ler 116 verschieden ausgeführt und verwendet werden kann, und daß zwei oder mehr Wandler parallel eingesetzt werden können, um die Rahmenrate zu erhöhen.

Es ist ferner offensichtlich, daß das Digitalisieren des Bildes viele Merkmale des Chips 100 ermöglicht. DSP-Algo rithmen sind auf dem Chip verfügbar, um das Bild präzise mit unendlich ausgedehnter Haltezeit einzustellen. Parameter, die in die Algorithmen programmiert werden können, können eingestellt werden, um einen sehr genauen Bilderzeugungs prozeß vorzusehen, der sowohl vorhersagbar als auch wieder holbar ist und daher sehr gut herstellbar ist.

Die IC 100 weist ferner die Filterschaltungsanordnung 118 auf, die ein räumliches Filter für die Kanten- und Kontrast verbesserung des entsprechenden Bildes umfasst. Das räumli che Filter ermöglicht diese Verbesserung durch Dämpfen oder Verstärken der hohen optischen Frequenzen, um entsprechend die Kanten des Bildes weicher oder schärfer zu machen.

Vorteilhafterweise komprimiert die Filterschaltungsanordnung 118 ferner das digitale Signal, obwohl eine Komprimierung ferner durch eine getrennte Komprimierungsschaltungsanord nung 120, die in der IC 100 positioniert ist, durchgeführt werden kann.

Die IC 100 weist ferner eine Korrelationsschaltungsanordnung 122 auf, die das digitale Signal mit dem entsprechenden Signal, das für vorherige Bilder (Rahmen) erzeugt wurde, vergleicht. Das Resultat des Vergleichs ist eine Resultat oberfläche, auf der ein Minimum liegt, das eine Bildver schiebung eines besten Fits zwischen dem aktuellen Bild und dem vorherigen darstellt. Durch das Verfolgen der Minima auf einer Resultatoberfläche können x-y-Navigationsinformationen zu einem außerhalb des Chip befindlichen Prozessor geliefert werden. Die IC 100 umfasst ferner eine Interpolationsschal tungsanordnung 124 zum Abbilden der Resultatoberfläche in räumlich definierende Koordinaten. Bei einem bevorzugten Ausführungsbeispiel sind diese Koordinaten orthogonal (z. B. x- und y-Koordinaten), obwohl andere Konventionen verwendet werden können, wie z. B. ein Vektorbezugssystem (z. B. Winkel und Abstand).

Schließlich weist die IC 100 eine Schnittstellenschaltungs anordnung 126 zum Formatieren des digitalen Signals auf, um für eine Signalkommunikation mit einem Bauelement kompatibel zu sein, bei dem die IC verwendet werden soll, wie bei spielsweise ein Miniatur- oder Handscanner.

Es wird offensichtlich sein, daß die Filterschaltunganord nung 118, die Komprimierungsschaltungsanordnung 120, die Korrelationsschaltungsanordnung 122 und die Interpolations schaltungsanordnung 124 alle vorteilhafterweise in einem auf dem Chip befindlichen DSP ausgeführt sind. Das DSP-Ausfüh rungsbeispiel ermöglicht ein präzises algorithmisches Verar beiten des digitalisierten Signals mit einer, abhängig von der Speicherkapazität, fast unendlichen Haltezeit. Folglich sind die entsprechenden mathematischen Berechnungen keinen Unregelmäßigkeiten einer CMOS-Chipstruktur ausgesetzt, die analoge Signale verarbeitet. Folglich ermöglicht eine prä zise und genaue Navigation einen vorhersagbaren, verläßli chen und herstellbaren Entwurf.

Parameter können ferner in die "Software" des DSP program miert werden, was die IC 100 sowohl einstellbar als auch für unterschiedliche Anwendungen flexibel und anpassbar macht. Zum Beispiel kann der DSP Regionen des Photoempfängerarrays 104 auswählen, die zu verarbeiten sind. Die "Verschlußge schwindigkeit" des Photoempfängers 106 ist ebenfalls pro grammierbar. Ferner können unterschiedliche Filterkoeffi zienten in die Filterschaltungsanordnung 118 für unter schiedliche Anwendungen programmiert werden. Unterschiedli che Korrelationsverfahren sind auswählbar (z. B. a-b gegen (a-b)² etc.). Räumliche Filteralgorithmen, die für eine analoge Schaltungsanordnungen zu komplex sind, sind in dem digitalen Bereich erhältlich. Es ist offensichtlich, daß die vorhergehenden programmierbaren Merkmale lediglich beispiel haft sind.

Die Verfahren und Vorrichtungen, die hierin offenbart sind, sind entworfen, um ein Photoempfängerarray 104 und die Lese kanäle 108/110/114/116 zu testen und sind besonders geeig net, um Photoempfängerarrays 104 und die zugeordneten Lese kanäle 108/110/114/116 desselben zu testen, die denjenigen ähnlich sind, die in der zuvor beschriebenen IC 100 des optischen Navigationssystems ausgeführt sind. In der IC 100 weisen die "zugeordneten Lesekanäle", die getestet werden sollen, eine Multiplexerstufe 108, eine Ladungsübertragungs stufe 110, einen Multiplexer 114 und einen Analog-zu-Digi tal-Wandler 116 auf.

Um ein besseres Verständnis der Elemente eines Photoempfän gerarrays 104 zu erhalten, das unter Verwendung der hierin offenbarten Verfahren und Vorrichtungen getestet werden kann, wird nun ein Ausführungsbeispiel des Photoempfänger arrays 104 der IC 100 beschrieben.

Ein Photoempfängerarray 104, das eine Anzahl von Photoemp fängern 106 aufweist, die in M Spalten und in N Reihen ange ordnet sind, ist in Fig. 1 dargestellt. Während die Verfah ren und die Vorrichtungen, die hierin beschrieben sind, bei eindimensionalen Photoempfängerarrays und sogar bei einzel nen Photoempfängern anwendbar sind, werden die hierin be schriebenen bevorzugten Ausführungsbeispiele der Verfahren und der Vorrichtungen in Verbindung mit dem MxN-Photoempfän gerarray 104 von Fig. 1 beschrieben.

Fig. 2 zeigt schematisch ein bevorzugtes Ausführungsbeispiel eines einzelnen Photoempfängers 106 des Photoempfängerarrays 104 von Fig. 1. Einfallendes Licht 200 wird in einen Strom umgewandelt, der während einer Abtastperiode integriert wird. Der gespeicherte Wert wird periodisch ausgelesen, so daß derselbe für einen nächsten Schritt in einer Prozeßfolge verfügbar ist. Am Anfang eines Integrationszyklusses wird der von der Photodiode 202 erzeugte Photostrom durch einen PNP-Transistor 204 verstärkt. Die Photodiode 202 und der Transistor 204 definieren zusammen mit einer Parasitär kapazität 206 ein Photoelement 208. Der verstärkte Photo strom lädt den Integrationskondensator 210 von seinem anfänglichen Bezugspegel nach unten.

Die Photodiode 202 des Photoelements 208 erzeugt als Antwort auf den Empfang von Lichtphotonen 200 einen Strom. Die Photodiode 202 ist tatsächlich die Basis des PNP-Transitors 204. Die Sperrspannungsdiodenkapazität 206 ist eine Para sitärkapazität, die abhängig von der Diodengröße groß sein kann. Bei einem bevorzugten Ausführungsbeispiel des Photo elements 208 von Fig. 2 wurde die optische Leistung auf der Photodiode 202 als etwa 1,1 nW bestimmt. Dies bewirkt in der Diodenstromquelle einen Strom von ungefähr 0,6 nA. Wegen diesem niedrigen Strompegel ist es nötig, daß die Verstär kung sicherstellt, daß das optische Variationssignal, das lediglich ungefähr 10% des konstanten Photostroms ist, aus reichende Spannungsunterschiede erzeugt, die vom Rauschen unterscheidbar sind.

Der PNP-Transistor 204 des Photoelements 208 verstärkt den Photostrom. Die Verstärkung, die durch den Transistor 204 geliefert wird, ermöglicht die Verwendung eines Integra tionskondensators 210, der die Reproduzierbarkeit von Photo element zu Photoelement erleichtert. Ohne die Verstärkung erfordert der niedrige Strom der Photodiode 202 einen sehr kleinen Kondensator, z. B. 10 fF, als einen Integrator, um einen Hub von 1 Volt zu erhalten. Aufgrund der Parasitär effekte ist dies auf einer Element-zu-Element-Basis schwer zu wiederholen. Eine zweckmäßige Möglichkeit zum Vorsehen einer Stromverstärkung ist das Ändern des Entwurfs des Photoelements 208 von einer Diode 202 zu einem Substrat- PNP-Bauelement 204. Ein Betawert von 18 erhöht den Ausgangs emitterstrom auf 11,4 nA. Daher kann ein Integrationskonden sator 210 mit 0,20 pF verwendet werden. Dies erleichtert die Reproduzierbarkeit und erfordert keine übermäßige Fläche.

Eine Servoschaltung 212 wird durch MOS-Transistoren 214 und 216 gebildet. Die MOS-Transistoren 214 und 216 bilden einen Arbeitspunktverstärker mit einer Gateschaltungsstufe für den Ausgang des Phototransistors 204. Die Transistoren 214 und 216 können manchmal als "Servoschaltung" bezeichnet sein. Wenn das richtige Signal von der Vorspannungsleitung PBB empfangen wird, führt der MOS-Transistor 218 den Vorstrom über die analoge Leistungsversorgungsleitung AVDD zu. Um eine gute Übertragung des Stroms, der in dem Photoelement 208 erzeugt wird, zu dem Integrationskondensator 210 zu erreichen, muß die Sperrspannung der Photodiode 202 (d. h. die Transistorbasisspannung) auf einem im wesentlichen konstanten Pegel gehalten werden. Wenn es ermöglicht wird, daß sich die Spannung an dem Basisknoten 220 verschiebt, wird der Photostrom zumindest teilweise zum Laden und Entladen der Diodenkapazität 206 und nicht zum Liefern von Strom verbraucht, der durch den Substrat-PNP-Transistor 204 verstärkt werden soll.

Die Transistorbasisspannung an dem Knoten 220 wird im wesentlichen durch die drei MOS-Transistoren 214, 216 und 218 auf einem konstanten Pegel gehalten. Obwohl es nicht schwierig ist, den gewünschten Betrieb bei dem Ausführungs beispiel von Fig. 2 zu erreichen, ist der im wesentliche feste Spannungspegel etwa gleich dem NMOS-Schwellenpegel über AVDD an dem Kollektorknoten 222. Die MOS-Transistoren 214, 216, 218 wirken als Gegenkopplungsschleife, wobei der Transistor 216 als Sourcefolger zu dem Emitterknoten 224 des PNP-Transistors 204 wirkt. Daher wird die Basisspannung durch die Emitterspannung des Transistors 204 gesteuert. Dies ist möglich, da die Basisspannung, d. h. das Photo diodenausgangssignal, einen sehr hohen Gleichimpedanzpegel aufweist. Das Vorspannverfahren der Emittersteuerung arbeitet während des Tests effektiv. Aus der Sicht des Aus gangs ist der Transistor 216 eine normale Gateschaltungs stufe, die einen zusätzlichen Vorteil besitzt, indem dieselbe eine zusätzliche Trennung des Emitterknotens 224 und des Basisknotens 220 des Transistors von dem Span nungshub eines Knotens 226 vorsieht.

Der elektronische Verschluß 228 ist aus dem NMOS-Transistor 230 und dem PMOS-Transistor 232 gebildet. Wenn sich ein Signal von dem Eingangsknoten VERSCHLUß in einem niedrigen logischen Zustand befindet, befindet sich der Transistor 232 in einem leitfähigen Modus, und der Transistor 230 befindet sich in einem nicht-leitfähigen Modus. In diesem Zustand entlädt die Servoschaltung 212 weiterhin den Integrations kondensator 210. In diesem Modus ist die elektronische Ver schlußschaltung 228 in einem "offenen" Modus. Wenn von dem VERSCHLUß-Knoten ein logisches Signal in einem hohen Zustand empfangen wird, dann ist der Transistor 230 in einem leit fähigen Modus, und der Transistor 232 ist in einem nicht leitfähigen Modus. In diesem Zustand wird der photoerzeugte Emitterstrom von dem Photoelement 208 von dem Integrations kondensator 210 zu der Leistungsversorgungsleitung AVDD umgeleitet. In diesem Modus ist die elektronische Verschluß schaltung 228 in einem "geschlossenen" Modus, und der Inte grationskondensator 210 integriert keine photoerzeugten Ladungen. Daher ist die elektronische Verschlußschaltung 228, um eine Integrationsperiode zu beenden, in einem ge schlossenen Modus konfiguriert. Während des geschlossenen Modus hält der Integrationskondensator 210 seine Ladung, bis derselbe gelesen wird.

Zu einem bestimmten Zeitpunkt nach einer Integrationsperiode wird durch ein logisches Signal von der Leitung NRD0 ein Leseschalter 234 "ein"-geschaltet, um den im Integrations kondensator 210 gespeicherten Wert zu einer Ladungsübertra gungsstufe 110 über den Knoten OUT auszugeben. Der Lese schalter kann ein PMOS-Transistor sein, der durch eine Lesesteuerleitung NRD0 gesteuert wird. Auf diese Weise hält der Integrationskondensator 210, während sich die Verschluß schaltung 228 in einem geschlossenen Modus befindet, seine Ladung, solange bis derselbe durch den Lesetransistor 234 gelesen wird. Der Betrieb der Ladungsübertragungsstufe 110 zieht den Knoten 226 nach oben zu einer Bezugsspannung (d. h. zu der Vorintegrationsladung desselben), so daß eine neue Integrationsperiode begonnen werden kann. Zu einem be stimmten Zeitpunkt während des Leseprozesses wird bewirkt, daß die Lesesteuerungsleitung NRD0 in einen logischen nie drigen Zustand zurückkehrt, und der Transistor 234 kehrt in einen nicht-leitfähigen Zustand zurück.

Fig. 3 stellt eine Anzahl von Photoempfängern 300-328, 106 dar, die verbunden sind, um ein Photoempfängerarray 104 zu bilden. Die Photoempfänger 300-328, 106 sind in Reihen und Spalten angeordnet. Ladungen können von den Integrations kondensatoren von einer Reihe von Photoempfängern gelesen werden, indem eine spezielle Reihenauswahlleitung (NRD0-3) aktiviert wird, um die Reihenauswahlschalter für eine Reihe zu schließen. Zum Beispiel können die Reihenauswahlschalter 330-336 geschlossen werden, indem die Reihenauswahlleitung NRD3 aktiviert wird, die Reihenauswahlschalter 338-344 können geschlossen werden, indem die Reihenauswahlleitung NRD2 aktiviert wird, die Reihenauswahlschalter 346-352 können geschlossen werden, indem die Reihenauswahlleitung NRD1 aktiviert wird, und Reihenauswahlschalter 354-358 und 234 können geschlossen werden, indem die Reihenauswahllei tung NRD0 aktiviert wird. Wie es durch die Serie von drei Punkten vorgeschlagen ist, die sich zu dem linken, rechten und oberen Ende von Fig. 3 erstrecken, kann ein Photoemp fängerarray 104 mehr als 16 Photoempfänger 300-328, 106 aufweisen, wie in Fig. 3 dargestellt ist. Wie vorher dar gelegt, weist ein bevorzugtes Ausführungsbeispiel der IC von Fig. 1 ein 47 × 47-Array von Photoempfängern auf. Es ist fer ner möglich, daß ein Photoempfängerarray 104 weniger als die 16 Photoempfänger 300-328, 106 aufweist, die in Fig. 3 gezeigt sind.

Wenn eine Reihenauswahlleitung aktiviert wird (z. B. NRD0), werden die Ladungen, die in dem Integrationskondensatoren der Photoempfänger (z. B. 324-328, 106) dieser Reihe ge speichert sind, in Spaltenleseleitungen COL0-COL3 aus gegeben. An diesem Punkt ermöglichen der Multiplexer 108 und die Leitungsübertragungsstufe 110 das Auslesen und die Umwandelung der Ladungen in analoge Spannungen.

Ein in Fig. 1 dargestelltes bevorzugtes Ausführungsbeispiel der Multiplexerstufe 108 und der Ladungsübertragungsstufe 110 ist in Fig. 4 detaillierter dargestellt.

Der Ladungsübertragungsstufe 110 geht eine erste Multiple xerstufe 108 voraus. Die Eingänge der Multiplexerstufe 108 weisen Ladungen, die in einer oder mehreren Spaltenleselei tungen (z. B. COL0-COL3) von Fig. 3 getragen werden, und eine Testspannung auf, die über einen Hilfseingang (z. B. AUXA) eingespeist wird. Die Ausgänge der Multiplexerstufe 108 sind mit der Ladungsübertragungsstufe 110 verbunden. In Fig. 4 ist der der Ladungsübertragungsstufe 110 vorausgehende einzelne Multiplexer als eine Anzahl von Schaltern (z. B. 400-408) dargestellt. Auswahleingänge, die zu dem Multiplexer vorgesehen sind, steuern das Öffnen und Schließen dieser Schalter 400-408, so daß der Ausgang des Multiplexers mit einem oder mehreren der Eingänge desselben verbunden sein kann. Obwohl in Fig. 4 lediglich ein Multiplexer der Ladungsübertragungsstufe 108 vorausgeht, können bei einer tatsächlichen Implementierung eines Photoempfängerarrays 104 und der Lesekanäle desselben ein oder mehrere Multiplexer 108 erforderlich sein, wie es durch die Größe des bei einer Anwendung verwendeten Photo empfängerarrays 104, durch Speicherbegrenzungen, durch die Geschwindigkeitserfordernisse etc. bestimmt sein kann.

Bei einem bevorzugten Ausführungsbeispiel kann der Ausgang eines Multiplexers mit den Eingängen desselben wie folgt verbunden sein. Erstens kann der Ausgang des Multiplexers einzeln mit jeder der Spaltenleseleitungen verbunden sein, die mit den Eingängen desselben verbunden sind, so daß die Ladungen, die in diesen Spaltenleseleitungen getragen werden, einzeln durch die Ladungsübertragungsstufe 110 in analoge Spannungen umgewandelt werden können. Sowie die Ladungen gelesen werden, kann eine Bezugsspannung an die Integrationskondensatoren jedes Photoempfängers, der mit einer Anzahl von Spaltenleseleitungen über Reihenauswahl schalter verbunden ist, angelegt werden. Die Bezugsspannung kann dann von den Integrationskondensatoren während eines Testmodus gelesen werden. Alternativ können die Photoelemen te, die den Integrationskondensatoren zugeordnet sind, die die Bezugsspannung empfangen, Licht ausgesetzt werden (mög licherweise über die Verschlußsteuerung, wie in Fig. 2), so daß Lichtlesungen und/oder Bilddaten durch die Integrations kondensatoren gespeichert werden. Danach können die Licht lesungen und/oder Bilddaten von den Integrationskondensa toren gelesen werden, und Bezugsspannungen können wieder zu den Integrationskondensatoren geschrieben werden, so daß der Zyklus wiederholt werden kann.

Zweitens kann der Ausgang des Multiplexers mit einer oder mehreren der Spaltenleseleitungen, die mit den Eingängen desselben verbunden sind, und mit dem Hilfseingang verbunden sein, der mit den Eingängen desselben verbunden ist, so daß eine Ladung, die durch die Testspannung bestimmt ist, die durch den Hilfseingang empfangen wird, in den Integrations kondensatoren der Photoempfänger, die über Reihenauswahl schalter mit den Spaltenleseleitungen verbunden sind, pla ziert werden kann. Anschließend können die Ladungen in den Integrationskondensatoren (wenn entweder die zugeordneten Photoelemente derselben Licht ausgesetzt sind oder nicht ausgesetzt sind) gelesen werden.

Drittens kann der Ausgang des Multiplexers mit dem Hilfs eingang desselben verbunden sein, so daß eine Testladung unabhängig von dem Photoempfängerarray 104 an die Ladungs übertragungsstufe 110 angelegt sein kann.

Die Ausgangsignale der Ladungsübertragungsstufe (z. B. OUTA) werden von einer zweiten Multiplexerstufe 114 empfangen. Diese zusätzliche Multiplexerstufe 114 ist als Schalter 410, 412 dargestellt. Die Auswahlleitungen, die das Schließen der Schalter, beispielsweise des Schalters 410, steuern, dienen dazu, die Ausgänge der Ladungsübertragungsstufe 110 mit einem Analog-zu-Digital-Wandler (ADC; ADC = Analog-to-Digital Converter) 116 zu verbinden, während Auswahlleitungen, die das Schließen des Schalters 412 steuern, dazu dienen, einen Hilfseingang (der wieder eine Testspannung trägt) mit dem ADC 116 zu verbinden.

Unter Verwendung der Hilfseingänge, die in Fig. 4 (d. h. AUXA, AUXB) offenbart sind, können ein Photoempfängerarray 104 und die zugeordneten Lesekanäle 108/110/114/116 dessel ben mit ihrem vollsten Potential angewendet werden. Es sei bemerkt, daß jeder der Eingänge AUXA und AUXB vorzugsweise zum Empfangen eines Bereichs von analogen Testspannungen angepasst ist, der ausreichend ist, um die Komponenten eines Photoempfängerarrays 104 und die Lesekanäle 108/110/114/116 desselben vollkommen zu testen. Zum Beispiel sollte AUXA fähig sein, Spannungen zu liefern, die Vollausschläge der Integrationskondensatoren darstellen, zu denen dieselben schreiben. Ebenso sollte AUXB fähig sein, Spannungen zu liefern, die den vollen Bereich der analogen Spannungen darstellen, die während der tatsächlichen Verwendung der IC 100 der optischen Navigation an einem Eingang des ADC 116 erscheinen können.

Das Testen kann mit einer Prüfung des ADC 116 beginnen. Der ordnungsgemäße Betrieb des ADC 116 kann durch das Öffnen des Schalters 410 und durch Liefern von Testspannungen zu dem ADC 116 über den Schalter 412 und den Eingang AUXB bestätigt werden.

Sobald der ordnungsgemäße Betrieb des ADC 116 bestätigt ist, können Ladungen zu den Integrationskondensatoren von ver schiedenen und/oder von allen Photoempfängern 300-328, 106 in dem Photoempfängerarray 104 geschrieben werden. Zu den Integrationskondensatoren können Ladungsmuster geschrieben werden, beispielsweise gesamt hohe Zustände, gesamt niedrige Zustände, ein Schachbrettmuster, ein verschobenes Schach brettmuster und Streifen. Diese Ladungen können dann durch geeignete Lesekanäle ausgelesen werden, um zu verifizieren, ob Elemente des Photoempfängerarrays 104, der Multiplexer stufe 108, der Ladungsübertragungsstufe 110 und der Multi plexerstufe 114 in einem hohen, niedrigen Zustand festsitzen oder kurz geschlossen sind. Zum Beispiel kann ein Photoemp fänger 106 mit jedem seiner nächsten Nachbarn bezüglich von Kurzschlüssen verifiziert werden. Ferner kann eine Spalte 306, 314, 322, 106 oder eine Reihe 324-328, 106 von Pho toempfängern mit ihrem nächsten Nachbarn bezüglich Kurz schlüssen verifiziert werden. Ferner können Photoempfänger 106 und/oder die Reihen und Spalten derselben bezüglich Kurzschlüssen zu globalen Netzen (z. B. der Leistungsver sorgung, der Masse, einer Leseleitung, etc.) verifiziert werden. Zusätzliche Verifikationen von einem Photoempfänger array 104 und den Lesekanälen 108/110/114/116 desselben können durch Kombinieren von 1) dem Schreiben von Test- und/oder von Bezugsspannungen zu den Integrationskonden satoren und 2) dem Aussetzen der zugeordneten Photoelemente 208 derselben gegenüber Licht und 3) dem Betrieb von anwend baren Verschlüssen (d. h. die Transistoren 230 und 232 von Fig. 2) durchgeführt werden. Die Beleuchtung von Photo elementen 208 ist für den Test von Servoschaltungen (d. h. der Transistoren 214 und 216 von Fig. 2) kritisch.

Während des gesamten Testvorgangs können digitale Werte, die an den Ausgängen des ADC erscheinen, mit Standardwerten (oder erwarteten digitalen Werten) verglichen werden und als korrekt oder fehlerhaft beurteilt werden.

Claims

1. Verfahren zum Testen eines Photoempfängerarrays (104) und der zugeordneten Lesekanäle desselben, das folgen de Schritte aufweist:

a) erstes Multiplexen, das das Multiplexen einer Anzahl von ersten Testspannungen mit Ausgängen von Photoempfängern (106) in dem Photoempfängerarray aufweist;
b) Schreiben von Ladungen zu Integrationskondensato ren (210) von gegebenen der Photoempfänger durch Verbinden der Anzahl von ersten Testspannungen mit Ausgängen der gegebenen der Photoempfänger über das erste Multiplexen;
c) folgend dem Schreiben von Ladungen zu den Integra tionskondensatoren der gegebenen der einen oder mehreren Photoempfänger, Lesen von Ladungen aus den Integrationskondensatoren der Photoempfänger in dem Photoempfängerarray durch Verbinden der Ausgänge der Photoempfänger in dem Photoempfänger array mit einer Ladungsübertragungsstufe (110) über das erste Multiplexen, und dann Umwandeln der Ladungen in analoge Spannungen in der Ladungs übertragungsstufe;
d) Umwandeln der analogen Spannungen in digitale Werte unter Verwendung eines Analog-zu-Digital- Wandlers (116); und
e) Vergleichen der digitalen Werte mit erwarteten digitalen Werten.

2. Verfahren gemäß Anspruch 1, das ferner folgende Schritte aufweist:

a) zweites Multiplexen, das das Multiplexen einer Anzahl von zweiten Testspannungen mit Ausgängen der Ladungsübertragungsstufe (110) aufweist;
b) Zuführen der Anzahl von zweiten Testspannungen zu dem Analog-zu-Digital-Wandler (116) durch Verbin den der Anzahl von zweiten Testspannungen mit Eingängen des Analog-zu-Digital-Wandlers über das zweite Multiplexen;
c) Umwandeln der Anzahl von zweiten Testspannungen in digitale Werte in dem Analog-zu-Digital-Wandler; und
d) Vergleichen der digitalen Werte mit erwarteten digitalen Werten.

3. Verfahren gemäß Anspruch 1 oder 2, das ferner folgende Schritte aufweist:

a) Deaktivieren der Ladungsübertragungsstufe und Ver hindern des Lesens von Ladungen aus den Integra tionskondensatoren der Photoempfänger während des Schreibens der Ladungen zu den Integrationskonden satoren von gegebenen der Photoempfänger;
b) Beleuchten der gegebenen Photoempfänger (106) folgend dem Schreiben von Ladungen zu den Integra tionskondensatoren (210) der gegebenen der Photo empfänger und vor dem Lesen der Ladungen aus den Integrationskondensatoren des einen oder der mehreren Photoempfänger;
c) Öffnen von Verschlüssen (228), die den gegebenen der Photoempfänger (106) zugeordnet sind, folgend dem Beleuchten der gegebenen der Photoempfänger und vor dem Lesen von Ladungen aus den Integra tionskondensatoren (210) der gegebenen der Photo empfänger; und
d) Schließen der Verschlüsse (228), die den gegebenen der Photoempfänger (106) zugeordnet sind, folgend dem Öffnen der Verschlüsse und vor dem Lesen der Ladungen aus den Integrationskondensatoren (210) der gegebenen der Photoempfänger.

4. Verfahren gemäß einem der Ansprüche 1 bis 3, bei dem das Schreiben von Ladungen zu den Integrationskonden satoren (210) von gegebenen der Photoempfänger das Schreiben von Ladungen aufweist, die eine Ladegrenze mit hohem Pegel für jeden der Integrationskondensa toren darstellen.

5. Verfahren gemäß einem der Ansprüche 1 bis 3, bei dem das Schreiben von Ladungen zu den Integrationskonden satoren (210) von gegebenen der Photoempfänger das Schreiben von Ladungen aufweist, die eine Ladegrenze mit niedrigem Pegel für jeden der Integrationskonden satoren darstellen.

6. Verfahren gemäß einem der Ansprüche 1 bis 3, bei dem das Schreiben von Ladungen zu den Integrationskonden satoren (210) von gegebenen der Photoempfänger das Schreiben von Ladungen zum Erzeugen eines Schachbrett musters auf den gegebenen der Photoempfänger aufweist.

7. Verfahren gemäß einem der Ansprüche 1 bis 3, bei dem das Schreiben von Ladungen zu den Integrationskonden satoren (210) von gegebenen der Photoempfänger das Schreiben von Ladungen zum Erzeugen eines Streifen musters auf den gegebenen der Photoempfänger aufweist.

8. Verfahren gemäß Anspruch 1, das ferner das Beleuchten von gegebenen der Photoempfänger (106) folgend dem Schreiben von Ladungen zu den Integrationskonden satoren (210) der gegebenen der Photoempfänger und vor dem Lesen von Ladungen aus den Integrationskondensa toren (210) der gegebenen der Photoempfänger aufweist.

9. Verfahren gemäß Anspruch 8, das ferner das Öffnen von Verschlüssen (228), die den gegebenen der Photoempfän ger (106) zugeordnet sind, folgend dem Beleuchten der gegebenen der Photoempfänger und vor dem Lesen von Ladungen aus den Integrationskondensatoren (210) der gegebenen der Photoempfänger aufweist.

10. Verfahren gemäß Anspruch 9, das ferner das Schließen der Verschlüsse (228), die den gegebenen der Photoemp fänger (106) zugeordnet sind, folgend dem Öffnen der Verschlüsse und vor dem Lesen von Ladungen aus den Integrationskondensatoren (210) der gegebenen der Photoempfänger aufweist.

11. Verfahren gemäß Anspruch 1, das ferner das Deakti vieren der Ladungsübertragungsstufe und das Verhindern des Lesens von Ladungen aus den Integrationskondensa toren (210) der Photoempfänger während des Schreibens von Ladungen zu den Integrationskondensatoren (210) von gegebenen der Photoempfänger (106) aufweist.

12. Vorrichtung, mit folgenden Merkmalen:

a) einem Photoempfänger (106), der einen Kondensator (210) zum Speichern einer Ladung aufweist, die anzeigt, wieviel Licht (200) in den Photoempfänger eingetreten ist;
b) einem ersten Multiplexer (108), der einen Eingang zum Lesen einer Ladung aus dem Kondensator, einen Eingang zum Empfangen einer ersten Testspannung, eine Anzahl von Auswahleingängen und einen Ausgang aufweist, wobei die Auswahleingänge das Koppeln des Ausgangs des ersten Multiplexers mit einem oder mehreren der Eingänge desselben ermöglichen;
c) einer Ladungsübertragungsstufe (110), die mit dem Ausgang des ersten Multiplexers gekoppelt ist, zum Umwandeln der Ladung, die in dem Kondensator ge speichert ist, in eine analoge Spannung; und
d) einem Analog-zu-Digital-Wandler (116), der mit einem Ausgang der Ladungsübertragungsstufe gekop pelt ist, zum Umwandeln der analogen Spannung in einen digitalen Wert.

13. Vorrichtung gemäß Anspruch 12, die ferner einen zwei ten Multiplexer (114) aufweist, der einen Eingang zum Empfangen eines Ausgangssignals von der Ladungsüber tragungsstufe (110), einen Eingang zum Empfangen einer zweiten Testspannung, eine Anzahl von Auswahleingängen und einen Ausgang aufweist, der mit dem Analog-zu- Digital-Wandler (116) gekoppelt ist, wobei die Aus wahleingänge das Koppeln des Ausgangs des zweiten Multiplexers mit einem der Eingänge desselben ermög lichen.

14. Vorrichtung, mit folgenden Merkmalen:

a) einem Photoempfängerarray (104), wobei das Photo empängerarray eine Mehrzahl von Photoempfängern (300-328, 106) aufweist, und wobei jeder Photo empfänger einen Kondensator (210) zum Speichern einer Ladung aufweist, die anzeigt, wieviel Licht (200) in den Photoempfänger eingetreten ist;
b) einer ersten Anzahl von Multiplexern (108), wobei jeder der ersten Anzahl von Multiplexem folgende Merkmale aufweist:
- a) eine erste Anzahl von Eingängen zum Lesen der Ladung aus mindestens einem Kondensator von mindestens einem der Mehrzahl von Photo empfängern;
- b) einen zweiten Eingang zum Empfangen von ersten Testspannungen;
- c) eine Anzahl von Auswahleingängen; und
- d) einen Ausgang, bei dem die Auswahleingänge ein Koppeln des Ausgangs des Multiplexers mit einem oder mehreren der Eingänge desselben ermöglichen;
c) einer Ladungsübertragungsstufe (110), die mit den Ausgängen der ersten Anzahl von Multiplexern ge koppelt ist, zum Umwandeln der Ladungen, die in den Kondensatoren der Mehrzahl von Photoempfängern gespeichert sind, in analoge Spannungen; und
d) einer Anzahl von Analog-zu-Digital-Wandlern (116), die mit den Ausgängen der Ladungsübertragungsstufe gekoppelt sind, zum Umwandeln der analogen Span nungen in digitale Werte.

15. Vorrichtung gemäß Anspruch 14, die ferner folgende Merkmale aufweist:

a) eine Anzahl von Reihenauswahlschaltern (330-358, 234), wobei:
b) die Mehrzahl von Photoempfängern (300-328, 106) des Photoempfängerarrays (104) in Reihen und Spalten von Photoempfängern angeordnet ist; und
c) jeder der ersten Anzahlen von Eingängen der ersten Anzahl von Multiplexem (108) mit einer Spalte von Photoempfängern des Photoempfängerarrays über einen oder mehrere der Anzahl von Reihenauswahl schaltern schaltbar verbunden ist.

16. Vorrichtung gemäß Anspruch 14, die ferner eine zweite Anzahl von Multiplexem (114) aufweist, wobei jeder der zweiten Anzahl von Multiplexem folgende Merkmale aufweist:

a) eine erste Anzahl von Eingängen zum Empfangen einer Anzahl von Ausgangssignalen von der Ladungs übertragungsstufe (110);
b) einen zweiten Eingang zum Empfangen von zweiten Testspannungen;
c) eine Anzahl von Auswahleingängen; und
d) einen Ausgang, der mit einem der Anzahl von Ana log-zu-Digital-Wandlern (116) gekoppelt ist, wobei die Auswahleingänge das Koppeln des Ausgangs des Multiplexers mit einem der Eingänge desselben er möglichen.