DE19857525A1

DE19857525A1 - Leistungsverstärker

Info

Publication number: DE19857525A1
Application number: DE19857525A
Authority: DE
Inventors: Helmut Lenz; Christian Schwingenschloegl
Original assignee: Siemens AG
Current assignee: Siemens Healthcare GmbH
Priority date: 1998-12-14
Filing date: 1998-12-14
Publication date: 2000-06-29
Anticipated expiration: 2018-12-15
Also published as: US6671330B1; JP2000236223A; DE19857525C2

Abstract

Ein Leistungsverstärker, der unter Beibehaltung seines exakten Endstufen-Schalttaktes einfacher aufgebaut ist und eine geringere Baugröße aufweist, umfaßt wenigstens eine Schaltendstufe, deren Leistungsbrückenschaltung eine vorgebbare Zahl von Schaltelementen (SE1 bis SE4) aufweist und die an einer potentialfreien Zwischenkreisspannung anliegt, sowie wenigstens einen Pulsweitenmodulator, der aus Eingangssignalen pulsweitenmodulierte Steuersignale (S1 bis S4) für alle Schaltelemente (SE1 bis SE4) der Leistungsbrückenschaltung generiert, um wenigstens eine Endstufenspannung (U¶E¶) gemäß einem Endstufen-Schalttakt zu erzeugen, wobei der Pulsweitenmodulator als digitaler Pulsweitenmodulator (DPWM) ausgebildet ist, dem digitale Eingangssignale (IN, CLK, PHASE, SAFE, SE1SE4OFF, SE2SE3OFF, MOD_ON, SOFTSTOP) zuführbar sind und dessen pulsweitenmodulierte Steuersignale (S1 bis S4) den Steuersignalen eines analogen Pulsweitenmodulators nachgebildet sind, so daß die erzeugten Endstufenspannungen einen zumindest nahezu analogen Verlauf aufweisen.

Description

Die Erfindung betrifft einen Leistungsverstärker mit wenig stens einer Schaltendstufe, deren Leistungsbrückenschaltung eine vorgebbare Zahl von Schaltelementen aufweist und die an einer potentialfreien Zwischenkreisspannung anliegt, sowie wenigstens einen Pulsweitenmodulator, der aus Eingangssigna len pulsweitenmodulierte Steuersignale für alle Schaltelemen te der Leistungsbrückenschaltung generiert, um wenigstens ei ne Endstufenspannung gemäß einem Endstufen-Schalttakt zu er zeugen.

Bei derartigen Leistungsverstärkern müssen hohe Leistungen äußerst exakt geregelt werden. Dies ist vor allem bei Gra dientenverstärkern in Kernspin-Tomographiegeräten der Fall. Die Erfindung ist jedoch beispielsweise auch bei induktiven Erwärmungseinrichtungen in Röntgengeräten oder zur Antriebs steuerung von Elektromotoren einsetzbar.

Bei dem genannten Anwendungsfall eines Gradientenverstärkers wird eine Wechselspannung in der Größenordnung von ± 300 V bei einem Stromfluß in der Größenordnung von 300 A mittels einer Leistungsbrückenschaltung erzeugt. Der Leistungsver stärker muß eine so hohe Genauigkeit aufweisen, daß der Stromfluß für jede der drei Gradientenspulen im mA-Bereich einstellbar ist. Die Einschaltphasen der einzelnen Schaltele mente in der Leistungsbrückenschaltung, die im wesentlichen durch die Endstufen-Schalttakte bestimmt werden, müssen daher hinsichtlich ihrer jeweiligen Zeitdauer im wesentlichen kon tinuierlich variiert werden können. Aus diesem Grund sind Pulsweitenmodulatoren von Gradientenverstärkern bisher rein analog ausgeführt worden, wodurch sich die Schaltzeitpunkte der Schaltelemente, bei denen es sich z. B. um Leistungstran sistoren handeln kann, beliebig fein steuern lassen.

Insbesondere Leistungsverstärker mit mehreren Schaltendstufen erfordern aufgrund der entsprechenden Anzahl an analogen Pulsweitenmodulatoren einen hohen Bauteileaufwand sowie eine entsprechend aufwendige Beschaltung, da in diesem Fall mehre re phasenverschobene dreieckförmige Spannungen benötigt wer den. Die erforderliche hohe Anzahl an Bauteilen führt bei den bekannten Leistungsverstärkern zu einem entsprechend großen Bauvolumen sowie zu entsprechend hohen Herstellungskosten.

Aufgabe der vorliegenden Erfindung ist es deshalb, einen Lei stungsverstärker zu schaffen, der unter Beibehaltung seines exakten Endstufen-Schalttaktes einfacher aufgebaut ist und eine geringere Baugröße aufweist.

Diese Aufgabe wird erfindungsgemäß durch einen Leistungsver stärker gemäß Anspruch 1 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind jeweils Gegenstand von weiteren Ansprü chen.

Der Leistungsverstärker gemäß Anspruch 1 umfaßt wenigstens eine Schaltendstufe, deren Leistungsbrückenschaltung eine vorgebbare Zahl von Schaltelementen aufweist und die an einer potentialfreien Zwischenkreisspannung anliegt, sowie wenig stens einen Pulsweitenmodulator, der aus Eingangssignalen pulsweitenmodulierte Steuersignale für alle Schaltelemente der Leistungsbrückenschaltung generiert, um wenigstens eine Endstufenspannung gemäß einem Endstufen-Schalttakt zu erzeu gen. Erfindungsgemäß ist der Pulsweitenmodulator als digita ler Pulsweitenmodulator ausgebildet, dem digitale Eingangs signale zuführbar sind und dessen pulsweitenmodulierte Steu ersignale den Steuersignalen eines analogen Pulsweitenmodula tors nachgebildet sind, so daß die erzeugten Endstufenspan nungen einen zumindest nahezu analogen Verlauf aufweisen.

Bei dem erfindungsgemäßen Leistungsverstärker ist damit das Schaltverhalten des digitalen Pulsweitenmodulators dem Schaltverhalten eines analogen Pulsweitenmodulators nachge bildet. Die erzeugten Endstufenspannungen weisen damit einen zumindest nahezu analogen Verlauf, d. h. einen analogen Ver lauf oder einen nahezu analogen Verlauf auf. Der erfindungs gemäße Leistungsverstärker liefert damit exakte Endstufen- Schalttakte, so daß der in der induktiven Last, die an den Ausgängen des Leistungsverstärkers anliegt, erzeugte Strom fluß eine hohe Genauigkeit aufweist. Der erfindungsgemäße Leistungsverstärker ist somit in idealer Weise für Gradien tenspulen von Kernspin-Tomographiegeräten einsetzbar.

Der bei dem erfindungsgemäßen Leistungsverstärker eingesetzte digitale Pulsweitenmodulator weist gegenüber einem analogen Pulsweitenmodulator eine wesentlich geringere Baugröße auf. Damit benötigt der Leistungsverstärker gemäß Anspruch 1 weni ger Einbauraum.

Gemäß einer bevorzugten Ausführungsform der Erfindung sind ausgangsseitig wenigstens zwei Schaltendstufen derart in Rei he geschaltet, daß sich für den Leistungsverstärker eine Aus gangsspannung ergibt, die der Summe der Endstufenspannungen entspricht. In diesem Fall kann es dann gemäß einer weiteren Variante vorgesehen sein, alle Schaltendstufen mit gegenein ander versetzten Schaltsignalen anzusteuern. Durch diese Maß nahme vervielfachen sich sowohl die maximale Ausgangsspannung als auch die effektive Schaltfrequenz um einen Faktor, der im allgemeinen der Anzahl der Schaltendstufen entspricht.

Durch die Verwendung von mehreren Schaltendstufen verbessert sich das Preis-Leistungsverhältnis nochmals, da zusätzlich zu den kostengünstigen digitalen Pulsweitenmodulatoren die ein zelnen Schaltendstufen, aus denen der Leistungsverstärker zu sammengeschaltet ist, keine besonders hohen Anforderungen er füllen müssen und deshalb überproportional preisgünstiger als eine einzige Hochleistungs-Schaltendstufe sind. Damit können auch die Vorteile preiswerter, aber relativ langsam schalten der Leistungstransistoren (z. B. IGBTs, Insolated Gate Bipo lar Transistors) ausgenutzt werden. Durch die niedrige Schaltfrequenz der einzelnen Schaltendstufen entstehen dar über hinaus deutlich geringere Verluste.

In bevorzugten Ausführungsformen ist eine ungerade Anzahl von Schaltendstufen vorgesehen. Der Phasenwinkel der Endstufen- Schalttaktsignale beträgt vorzugsweise 360°/k, wobei k die Anzahl der Schaltendstufen ist.

Vorzugsweise erfolgt eine gleichmäßige Aufteilung der Gesamt belastung auf die einzelnen Schaltendstufen. Die Schaltend stufen können insbesondere zu gleichen Teilen und/oder in symmetrischer Weise zur Ausgangsspannung des Leistungsver stärkers beitragen. Beispielsweise können die Schaltendstufen so angesteuert werden, daß sie Spannungsimpulse gleicher Breite liefern.

Bei einer Ausgangsspannung von 2000 V erhält man bei bei spielsweise fünf gleichartigen Schaltendstufen jeweils einen Spannungshub von 400 V, und damit eine geringere Welligkeit am Ausgang des Leistungsverstärkers trotz einer maximalen Ausgangsspannung von 2000 V.

Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Leistungsverstärkers werden bei jeder Schaltendstufe in jedem Zyklus des Endstufen-Schalttaktes zwei Spannungsimpulse er zeugt, die von je einem Freilaufbetrieb getrennt sind. Die beiden Spannungsimpulse können je einem Diagonalbetrieb der Leistungsbrückenschaltung entsprechen und die beiden Frei laufbetriebe je einem Zustand der Leistungsbrückenschaltung, in dem ein Laststrom ungehindert durch die Leistungsbrücken schaltung fließen kann.

Bevorzugte Ausführungsbeispiele der Erfindung werden nun un ter Hinweis auf die schematischen Zeichnungen nachfolgend be schrieben. Es zeigen:

Fig. 1 ein Schaltbild einer Schaltendstufe,

Fig. 2a-2e die verschiedenen Schaltzustände der Schaltend stufe gemäß Fig. 1 beim Stromaufbau und beim Stromhalten,

Fig. 3a-3e die verschiedenen Schaltzustände der Schaltend stufe gemäß Fig. 1 beim Stromabbau,

Fig. 4 ein schematisches Schaltbild eines Leistungs verstärkers mit fünf Schaltendstufen,

Fig. 5 eine Prinzipdarstellung eines digitalen Puls weitenmodulators, der für einen erfindungsgemä ßen Leistungsverstärker geeignet ist,

Fig. 6 ein Modulatorgrundelement eines erfindungsgemä ßen Pulsweitenmodulators,

Fig. 7 das Schaltverhalten des Modulatorgrundelementes gemäß Fig. 6,

Fig. 8 ein weiteres Modulatorgrundelement, das gegen über dem Modulatorgrundelement gemäß Fig. 6 ab gewandelt ist,

Fig. 9 das Schaltverhalten des Modulatorgrundelementes gemäß Fig. 8,

Fig. 10 eine Schaltung zur Erzeugung einer Sicherheits zeit bei der Ansteuerung einer Schaltendstufe,

Fig. 11 das Schaltverhalten der Sicherheitszeit- Schaltung gemäß Fig. 10,

Fig. 12-14 logische Schaltelemente des erfindungsgemäßen Pulsweitenmodulators,

Fig. 15 ein Schaltbild einer Ausführungsform des erfin dungsgemäßen Pulsweitenmodulators,

Fig. 16 der digitale Pulsweitenmodulator gemäß Fig. 15 für einen Leistungsverstärker gemäß Fig. 4,

Fig. 17 der Zählerstand des Modulatorgrundelementes,

Fig. 18 der Verlauf eines nichtdiskretisierten Signals IN,

Fig. 19 eine Glättungsschaltung für die nicht diskretisierten Signale IN.

Die in Fig. 1 dargestellte Schaltendstufe E umfaßt eine Lei stungsbrückenschaltung, die an einer potentialfreien (schwim menden) Versorgungsspannung Upst anliegt. Die Leistungsbrük kenschaltung weist vier als H-Brücke angeordnete Schaltele mente SE1 bis SE4 auf, die auf je ein pulsweitenmoduliertes Steuersignal eines digitalen Pulsweitenmodulators DPWM (Fig. 5) ansprechen. Die Schaltelemente SE1 bis SE4 sind beispielswei se als MOS-FET-Transistoren oder als bipolare Transistoren mit Freilaufdioden ausgeführt. Je zwei der Schaltelemente SE1 und SE3 bzw. SE2 und SE4 sind mit dem positiven bzw. dem ne gativen Anschluß einer Versorgungsspannung Upst verbunden. Die verbleibenden Anschlüsse von je zwei in einem Brücken zweig angeordneten Schaltelementen (SE1 und SE2 bzw. SE3 und SE4) sind paarweise miteinander und mit je einer Verbindungs leitung 1 und 2 verbunden. Die Verbindungsleitung 1 führt an den Ausgang QA der Schaltendstufe E, wohingegen die Verbin dungsleitung 2 an den Ausgang QB der Schaltendstufe E führt. Antiparallel zu den Schaltelementen SE1 bis SE4 ist jeweils eine Freilaufdiode V1 bis V4 angeordnet. Zur Pufferung der potentialfreien Versorgungsspannung Upst dient der Kondensa tor C, wodurch an der Leistungsbrückenschaltung eine Zwi schenkreisspannung anliegt.

Die Ausgänge QA und QB der Schaltendstufe E sind mit einer im wesentlichen induktiven Last L, beispielsweise einer Gradien tenspule verbunden (s. Fig. 2a bis 2d und Fig. 3a bis 3d).

Für den Stromaufbau und das Stromhalten nehmen die Schaltele mente SE1 bis SE4 der Schaltendstufe E gemäß Fig. 1 die in den Fig. 2a bis 2d gezeigten Schaltzustände ein. Der Stromfluß, der immer vom Ausgang QA über die induktive Last L zum Aus gang QB der Schaltendstufe E fließt, ist in den Fig. 2a bis 2d gestrichelt dargestellt.

In Fig. 2a sind die Schaltelemente SE1 und SE4 geschlossen, der Strom fließt von der positiven Versorgungsspannungsseite über das Schaltelement SE1 in die induktive Last L und über das Schaltelement SE4 zum negativen Anschluß der Versorgungs spannung Upst. Aus dem Zwischenkreis (Kondensator C) wird Energie entnommen. Der Ausgang QA der Schaltendstufe E ist positiv gegenüber dem Ausgang QB der Schaltendstufe E. Die Schaltendstufe E befindet sich damit im "ersten Diagonalbe trieb".

Bei dem Schaltzustand gemäß Fig. 2b ist das Schaltelement SE4 geschlossen, wohingegen das Schaltelement SE2 ein- oder aus geschaltet sein kann. Der Strom fließt in der Schaltendstufe E vom Ausgang QB über das Schaltelement SE4 und die Freilauf diode V2 zum Ausgang QA der Schaltendstufe E. Falls es sich bei dem Schaltelement SE2 um einen MOS-FET handelt und dieses eingeschaltet ist, kann das Schaltelement SE2 einen Teil des Diodenstromes der Freilaufdiode V2 übernehmen. Der Ausgang QB der Schaltendstufe E ist dann minimal positiv gegenüber dem Ausgang QA. Der in Fig. 2b gezeigte Schaltzustand der Schalt endstufe E wird als "unterer Freilaufbetrieb" bezeichnet.

Die in Fig. 2c gezeigte Stellung der Schaltelemente SE1 bis SE4 entspricht der Stellung der Schaltelemente SE1 bis SE4 in Fig. 2a und wird deshalb wiederum als "erster Diagonalbetrieb" bezeichnet.

Bei der in Fig. 2d dargestellten Stellung der Schaltelemente SE1 bis SE4 ist das Schaltelement SE1 eingeschaltet, das Schaltelement SE3 kann, muß aber nicht, eingeschaltet sein und die Schaltelemente SE2 und SE4 sind geöffnet. Der Strom fließt in der Schaltendstufe E vom Ausgang QB über die Frei laufdiode V3 und das Schaltelement SE1 zum Ausgang QA der Schaltendstufe E. Falls es sich bei dem Schaltelement SE3 um ein MOS-FET handelt, kann das Schaltelement SE2 einen Teil des Diodenstromes der Freilaufdiode V3 übernehmen. Der in Fig. 2d gezeigte Schaltzustand wird als "oberer Freilaufbetrieb" bezeichnet.

In Fig. 2e sind die pulsweitenmodulierten Steuersignale S1 bis S4, mit denen der digitale Pulsweitenmodulator DPWM die Schaltelemente SE1 bis SE4 ansteuert, für die in den Fig. 2a bis 2d dargestellten Betriebszustände der Schaltendstufe E gezeigt. Die Endstufenspannung U_E (Spannung zwischen den Aus gängen QA und QB der Schaltendstufe E) ist in Fig. 2e unten dargestellt. Der kurze zeitliche Versatz in den Ansteuerungen der Schaltelemente SE1 bis SE4 stellt eine Sicherheitszeit t_S dar, da die Schaltelemente SE1 und SE2 bzw. SE3 und SE4 nie mals gleichzeitig eingeschaltet sein dürfen. Mit den Buchsta ben a bis d wird auf die in den Fig. 2a bis 2d dargestellten Betriebsfälle verwiesen.

In den Fig. 3a bis 3d sind die Schaltzustände der in Fig. 1 dargestellten Schaltendstufe E beim Stromabbau in der induk tiven Last L (Gradientenspule) durch Gegenspannung gezeigt. Dabei wird Energie aus der Gradientenspule L in den Zwischen kreis (Kondensator C) zurückgeführt. Der Stromfluß ist wie derum gestrichelt dargestellt.

Den in Fig. 3a dargestellten Stromfluß erhält man, wenn die Schaltelemente SE1 und SE4 geöffnet sind. Die Schaltelemente SE2 und SE3 können, müssen aber nicht, geschlossen sein. Der Strom fließt von der negativen Versorgungsspannungsseite über die Freilaufdiode V2 in die induktive Last L und vom Ausgang QB der Schaltendstufe E über die Freilaufdiode V3 zum positi ven Anschluß der Versorgungsspannung Upst. Damit wird Energie in den Zwischenkreis (Kondensator C) zurückgespeist. Der Aus gang QB der Schaltendstufe E ist positiv gegenüber dem Aus gang QA der Schaltendstufe E.

In Fig. 3b ist das Schaltelement SE4 geschlossen und damit eingeschaltet, das Schaltelement SE2 kann, muß aber nicht, eingeschaltet sein. Die Schaltelemente SE1 und SE3 sind ge öffnet. Damit fließt der Strom vom Ausgang QB der Schaltend stufe E über das Schaltelement SE4 und die Freilaufdiode V2 zum Ausgang QA der Schaltendstufe E (unterer Freilaufbe trieb).

Der in Fig. 3c dargestellte Schaltzustand der Schaltendstufe E entspricht dem in Fig. 3a gezeigten Schaltzustand.

Der in Fig. 3d gezeigte Stromfluß wird dadurch erreicht, daß das Schaltelement SE1 geschlossen ist und die Schaltelemente SE2 und SE4 geöffnet sind. Das Schaltelement SE3 kann, muß aber nicht, geschlossen sein. Der Strom fließt damit vom Aus gang QB der Schaltendstufe E über die Freilaufdiode V3 und das Schaltelement SE1 zum Ausgang QA der Schaltendstufe E zu rück (oberer Freilaufbetrieb).

Die in den Fig. 3a bis 3d gezeigten Schaltzustände der Schalt elemente SE1 bis SE4 werden durch die in Fig. 3e gezeigten pulsweitenmodulierten Steuersignale S1 bis S4 erreicht, wobei sich die in Fig. 3e unten dargestellte Endstufenspannung U_E (Spannung zwischen den Ausgängen QA und QB der Schaltendstufe E) ergibt. Die Einschaltdauern der Schaltelemente SE1 und SE4 sind hier geringer als bei den in Fig. 2e dargestellten Ein schaltdauern. Damit wären in diesem Beispiel die Eingangs signale des digitalen Pulsweitenmodulators DPWM, aus denen die pulsweitenmodulierten Steuersignale S1 bis S4 für alle Schaltelemente SE1 bis SE4 der Leistungsbrückenschaltung ge neriert werden, kleiner.

Nicht dargestellt sind die Schaltzustände bei umgekehrter Stromrichtung, sie entsprechen sinngemäß Fig. 2 und Fig. 3, wo bei das Schaltelement SE1 mit dem Schaltelement SE3 und das Schaltelement SE2 mit dem Schaltelement SE4 getauscht sei.

Die in den Fig. 2a bis 2e sowie 3a bis 3e dargestellte Modula tion ist gegenüber einer nicht dargestellten, bekannteren einfacheren Modulation wesentlich vorteilhafter. Bei dieser bekannten einfacheren Modulation sind die Schaltelemente SE1 und SE4 sowie danach die Schaltelemente SE2 und SE3 in Folge eingeschaltet. Durch das Fehlen des oberen Freilaufbetriebes und des unteren Freilaufbetriebes liegt ständig die volle Endstufenspannung U_E (Ausgangsspannung der Schaltendstufe E) an der induktiven Last L an, was zu einer sehr hohen Strom welligkeit führt.

In Fig. 4 ist eine Reihenschaltung (Kaskadierung) von (in die sem Ausführungsbeispiel) fünf Schaltendstufen E1 bis E5 dar gestellt. Jede Schaltendstufe E1 bis E5 wird von jeweils ei ner potentialfreien Versorgungsspannung Upst1 bis Upst5 ver sorgt. Die fünf Schaltendstufen E1 bis E5 sind identisch auf gebaut und entsprechen der in Fig. 1 beschriebenen Schaltend stufe E. Die pulsweitenmodulierten Steuersignale S1 bis S4 für die Schaltendstufen E1 bis E5 (Ausgangssignale des digi talen Pulsweitenmodulators DPWM) entsprechen den pulsweiten modulierten Steuersignalen S1 bis S4 aus den Fig. 2e und 3e. Die pulsweitenmodulierten Steuersignale S1 bis S4 für jede Schaltendstufe E1 bis E5 sind bei einer Schaltperiode von 360° zueinander um jeweils 360°/5 = 72° verschoben (Phasen versatz). Die Ausgangsspannung U_A des Leistungsverstärkers ist damit die Summe der Endstufenspannungen U_E1 bis U_E5.

Die in Fig. 5 in einer Prinzipdarstellung gezeigte Ausfüh rungsform des erfindungsgemäßen digitalen Pulsweitenmodula tors DPWM erzeugt aus einem Eingangssignal IN für fünf Schaltendstufen E1 bis E5 jeweils die für die Schaltelemente SE1 bis SE4 benötigten pulsweitenmodulierten Steuersignale S1 bis S4. Die Angabe E3S2 bedeutet z. B., daß an diesem Ausgang des digitalen Pulsweitenmodulators DPWM das pulsweitenmodu lierte Steuersignal S2 für das Schaltelement SE2 in der Schaltendstufe E3 ausgegeben wird. Analog bedeutet z. B. die Angabe E1S4, daß über diesen Ausgang das Schaltelement SE4 der Schaltendstufe E1 mit seinem pulsweitenmodulierten Steu ersignal S4 angesteuert wird.

Zur Ermittlung des Eingangssignals IN erzeugt des digitale Pulsweitenmodulator DPWM den AD-Wandlertakt CLK-W.

Für das Eingangssignal IN gilt, daß für einen unteren Grenz wert in seinem Wertebereich die Pulsweite (auch als Pulsbrei te bezeichnet) null % einer Schaltperiodendauer beträgt, wo hingegen bei einem oberen Grenzwert seines Wertebereiches die Pulsweite 100% beträgt. Das Eingangssignal IN kann hierbei ein digitales Wort, beispielsweise von einem digitalen Reg ler, oder ein analoges Regel- oder Steuersignal sein, das über einen Analog-Digital-Wandler in einen digitalen Wert um gewandelt wird.

Das Eingangssignal IN ist mehrere Bit breit und bestimmt die pulsweitenmodulierten Steuersignale S1 bis S4 des digitalen Pulsweitenmodulators DPWM.

Bei dem in Fig. 5 dargestellten digitalen Pulsweitenmodulator DPWM ist als Option berücksichtigt, daß die Schaltelemente SE1 bis SE4, die jeweils nicht zur Stromführung bei gegebener Stromrichtung notwendig sind, nicht eingeschaltet werden, al so geöffnet bleiben. Bei den in den Fig. 2a bis 2d sowie 3a bis 3d definierten Stromrichtungen sind dies immer die Schaltelemente SE2 und SE3. Dies wird durch die beiden ein gangsseitig dem digitalen Pulsweitenmodulator zuführbaren Ab schaltsignale SE1SE4OFF und SE2SE3OFF berücksichtigt. Wird also das Abschaltsignal SE1SE4OFF dem digitalen Pulsweitenmo dulator DPWM zugeführt, dann werden die Schaltelemente SE1 und SE4 in ihrer geöffneten Stellung gesperrt, wohingegen beim Anlegen des Abschaltsignals SE2SE3OFF die beiden Schaltelemente SE2 und SE3 im geöffneten Zustand verharren. Bei den Abschaltsignalen SE1SE4OFF und SE2SE3OFF handelt es sich im dargestellten Ausführungsbeispiel um HIGH-Signale.

Der bei der in Fig. 4 gezeigten Reihenschaltung der fünf Schaltendstufen E1 bis E5 gewünschte Phasenversatz wird bei dem digitalen Pulsweitenmodulator DPWM gemäß Fig. 5 durch das Phasensignal PHASE berücksichtigt.

Das Signal SAFE bestimmt die Dauer der Sicherheitszeit t_S. Das Signal MOD_ON gibt die Ausgänge des digitalen Pulsweiten modulators DPWM frei. Das Abschaltsignal SOFTSTOP bewirkt ein Abschalten der Endstufenspannungen U_E1 bis U_E5 durch Ansteuern eines Freilaufkreises und damit eine Sanftabschaltung der Ausgangsspannung U_A des Leistungsverstärkers. Dadurch wird eine Nervenstimulation beim Patienten durch eine zu starke Magnetfeldänderung zuverlässig verhindert.

Vernachlässigt man die in den Fig. 2e und 3e dargestellte Si cherheitszeit t_S, so ist die Ansteuerung des Schaltelementes SE2 invers zur Ansteuerung des Schaltelementes SE1 und die Ansteuerung des Schaltelementes SE4 ist invers zur Ansteue rung des Schaltelementes SE3. In gleichem Maß wie bei stei gendem Eingangssignal die Einschaltdauer des Schaltelementes SE1 zunimmt, nimmt die Einschaltdauer des Schaltelementes SE3 ab. Das Verhalten des Schaltelementes SE3 entspricht somit dem Schaltverhalten des Schaltelementes SE1 mit umgekehrtem Eingangssignal. Für ein einfaches Modulatorgrundelement ge nügt es somit, die Pulsbreitenmodulation des Schaltelementes SE1 zu erzeugen.

In Fig. 6 ist ein einfaches Modulatorgrundelement 3 mit drei Bit Breite dargestellt. Es wird von einem Taktgenerator 4 mit einem Taktsignal CLK versorgt und besteht aus einem 3-Bit- Zähler 5, der selbständig auf- und abzählt, also von "000" nach "111" und von "111" wieder nach "000". Das Eingangs signal IN weist ebenfalls eine Breite von drei Bit auf. Das Eingangssignal IN, das die Werte 10, 11, 12 annehmen kann, und der Zählerstand Z, der die Werte 20, 21, 22 annehmen kann, werden einem Komparator 6 zugeführt und von diesem mit einander verglichen. Der Komparator 6 weist zwei Ausgänge I<Z und I<Z auf. Ist das Eingangssignal IN größer als der Zähler stand Z, so wird der Ausgang I<Z auf "HIGH" gesetzt, ist das Eingangssignal IN kleiner als der Zählerstand Z, so wird I<Z auf "HIGH" gesetzt. Die beiden Komparatorsignale I<Z und I<Z werden einem Flip-Flop 7 zugeführt, dessen Ausgang QFF bei positiver Flanke des Taktsignals CLK durch das Komparatorsi gnal I<Z auf "HIGH" und durch das Komparatorsignal I<Z auf "LOW" gesetzt wird. Ein LOW-Pegel an den beiden Eingängen des Flip-Flops 7 ist der Speicherzustand. Der Zähler 5 hat als zunächst nicht verwendete Funktionen einen Ausgang NULL, der dann auf HIGH gesetzt wird, wenn der Zählerstand Z "000" ist, der Zähler 5 aufwärts zählt und das Taktsignal CLK gerade HIGH ist. Der Zähler 5 hat weiterhin einen Preload-Eingang PR und einen 3-Bit-Dateneingang für das Phasensignal (digitales Wort "PHASE") mit den Preload-Daten PR2 (Most Significant Bit MSB) und PR1 sowie PR0. Liegt der Preload-Eingang auf HIGH, so werden als neuer Zählerstand Z die Preload-Daten genommen und der Zähler 5 wird in Richtung "aufwärts" ("count up") ge stellt.

Mit dem in Fig. 6 dargestellten Modulatorgrundelement 3 erhält man das in Fig. 7 am Beispiel IN = 101 dargestellte Verhalten. Die an den Ausgängen I<Z und I<Z des Komparators 6 anliegen den Signale sind für eine Taktperiode gleichzeitig LOW, der Zustand wäre also I = Z. Das dem Komparator 6 folgende Flip- Flop 7 schließt diese Lücke dadurch, daß sein Ausgang durch die Komparatorsignale I<Z und I<Z hin- und hergesetzt wird. Ferner bewirkt das Flip-Flop 7 durch die Flankentriggerung mittels des Taktsignals CLK, daß sich kurzfristige Störspikes zwischen den Takten nicht auswirken. Zu diesen Störspikes kommt es dadurch, daß sich von einem Zählerstand zum nächsten nicht alle Ausgänge des Zählers 5 absolut gleichzeitig ändern und sich dadurch für einen kurzen Moment eventuell andere Be dingungen für den Komparator 6 ergeben.

Mit dem in Fig. 6 dargestellten Modulatorgrundelement kann be reits die eingangs erwähnte, jedoch nicht dargestellte einfa che Pulsweitenmodulation erzeugt werden. Der Ausgang vom Flip-Flop 7 entspricht der Ansteuerung des Schaltelementes SE1 (Ausgangssignal S1_MOD); invertiert dazu ist die Ansteue rung des Schaltelementes SE2 (invertiertes Ausgangssignal S2_MOD). Wenn der Ausgang QFF des Flip-Flops 7 auf HIGH- Potential liegt, dann ist in der Schaltendstufe E nicht nur das Schaltelement SE1 sondern auch das Schaltelement SE4 ge schlossen (eingeschaltet). Wenn der Ausgang QFF LOW gesetzt ist, dann sind sowohl das Schaltelement SE2 als auch das Schaltelement SE3 der Schaltendstufe E eingeschaltet (ge schlossen).

Wie in der Beschreibung zu Fig. 2e erläutert, verhalten sich, in Abhängigkeit des Eingangssignals IN, die von den Schalt elementen SE2 und SE3 erzeugten Pulsweiten umgekehrt propor tional wie die von den Schaltelementen SE1 und SE4 erzeugten Pulsweiten. Sind bei maximalem Eingangssignal IN die Schalt elemente SE1 und SE4 ständig geschlossen, so sollen die Schaltelemente SE2 und SE3 ständig geöffnet sein. Ist das Eingangssignal IN in der Mitte seines Wertebereiches, so sol len die Schaltelemente SE1 und SE4 nicht gleichzeitig ge schlossen sein, jedoch die Schaltelemente SE1 und SE3. Ebenso sollen die Schaltelemente SE2 und SE4 gleichzeitig geschlos sen sein. Die Ansteuerung des Schaltelementes SE4 entspricht also der Ansteuerung des Schaltelementes SE1, sie ist jedoch um einen halben Endstufen-Schalttakt versetzt. Gleiches gilt für die Schaltelemente SE2 und SE3.

Dieses Schaltverhalten kann durch Ändern des einfachen Modu latorgrundelementes 3 gemäß Fig. 6 erreicht werden, indem ent weder der Zählerstand Z oder, das Eingangssignal IN invertiert werden. Da der Zähler 5 mit höchster Taktrate arbeitet, ist es vorteilhafter, wie in Fig. 8 dargestellt, das Eingangs signal IN zum Wort N_IN (invertiertes Eingangssignal) zu in vertieren.

Das in Fig. 8 dargestellte Modulatorgrundelement 9 weist - ebenso wie das Modulatorgrundelement 3 gemäß Fig. 6 - einen Taktgenerator 4 und einen Zähler 5 auf. Der Zähler 5 ist mit einem ersten Komparator 61 und dieser mit einem ersten Flip- Flop 71 schaltungstechnisch verknüpft. Der Aufbau und die Wirkungsweise des Taktgenerators 4, des Zählers 5 sowie des Komparators 61 und des Flip-Flops 71 entsprechen dem Aufbau und der Wirkungsweise des Modulatorgrundelementes 3 in Fig. 6. Gegenüber dem Modulatorgrundelement 3 wurde das Modulator grundelement 9 um einen zweiten Komparator 62 und ein zweites Flip-Flop 72 erweitert. Das invertierte Eingangssignal N_IN wird dem zweiten Komparator 62 zugeführt, dessen Ausgänge das zweite Flip-Flop 72 hin- und herschalten. Der Ausgang vom er sten Flip-Flop 71 entspricht der Ansteuerung des Schaltele mentes SE1 (Ausgangssignal S1_MOD); invertiert dazu ist die Ansteuerung des Schaltelementes SE2 (invertiertes Ausgangs signal S2_MOD). Der Ausgang vom zweiten Flip-Flop 72 ent spricht der Ansteuerung des Schaltelementes SE3 (Ausgangs signal S3 MOD). Hierzu invertiert ist die Ansteuerung des Schaltelementes SE4 (invertiertes Ausgangssignal S4_MOD). Der Zusatz "_MOD" verdeutlicht, daß es sich um die Ausgangssigna le des Modulatorgrundelementes 9 handelt. Sicherheitszeiten t_S fehlen noch.

In Fig. 9 ist das Pulsdiagramm des Modulatorgrundelementes 9 gemäß Fig. 8 dargestellt. In den Zählerstand Z ist als Kompa ratorschwelle neben dem Eingangssignal IN (Wert "101") nun auch das invertierte Eingangssignal N_IN eingetragen (Wert "010"). Die Signale des zweiten Komparators 62 entsprechen dem Vergleich des Zählerstandes Z mit dem invertierten Ein gangssignal N_IN. Bei den Signalen S1_MOD bis S4_MOD handelt es sich um die Ausgangssignale des Modulatorgrundelementes 9, die an den Ausgängen des ersten Flip-Flops 71 bzw. des zwei ten Flip-Flops 72 anliegen.

Zum Schutz jeder Schaltendstufe E1 bis E5 ist im allgemeinen bei der Ansteuerung die Einhaltung einer Sicherheitszeit t_S notwendig. Dazu wird die Ansteuerung zum Einschalten jedes Schaltelementes SE1 bis SE4 bei allen Schaltendstufen E1 bis E5 verzögert, die Ansteuerung zum Ausschalten dagegen nicht.

In Fig. 10 ist eine (beispielsweise wieder nur drei Bit Brei te) Schaltung 10 zur Erzeugung der Sicherheitszeit t_S darge stellt. Die Sicherheitszeit-Schaltung 10 wird - ebenso wie das Modulatorgrundelement 3 bzw. 9 - von einem Taktsignal CLK aus dem Taktgenerator 4 versorgt. Die Sicherheitszeit t_S wird durch Einstellung des Wortes "SAFE", das aus den drei Bit "PR2" (MSB), "PR1" und "PR0" besteht, vorgegeben. In der Si cherheitszeit-Schaltung 10 ist ein Zähler 12 angeordnet, der einen Preset-Eingang PR aufweist, der bei HIGH-Pegel die Da ten von PR2 bis PR0 als Zählerstand 22 bis 20 übernimmt. Fer ner hat der Zähler 12 einen Reset-Eingang N RESET, der bei LOW-Pegel (daher die Bezeichnung "N_") den Zähler 12 auf den Stand "000" setzt, unabhängig davon, welche Pegel an den an deren Eingängen des Zählers 12 anliegen. Der Zähler 12 arbei tet mit einem Takt CLK, der von einem Taktgenerator 4 zur Verfügung gestellt wird. Die Werte "22", "21" und "20" am Ausgang des Zählers 12 werden einem Komparator 13 zugeführt und mit den Werten "SA2" (MSB), "SA1" und "SA0" des Wortes "SAFE", die ebenfalls dem Komparator 13 zugeführt wurden, verglichen. Solange der Zählerstand Z kleiner als SAFE (Z < S) ist, erscheint am Ausgang des Komparators 13 ein HIGH- Pegel. Erreicht der Zählerstand Z den eingestellten Wert SAFE (Z = S), so wird der Ausgang des Komparators 13 LOW gesetzt. Der Ausgang des Komparators 13 wird durch ein ihm nachge schaltetes vom Taktsignal CLK flankengetriggertes D-Flip-Flop entstört und der LOW-Pegel des Ausgangs vom Komparator 13 er scheint am Ausgang des D-Flip-Flops 14 bei der nächsten posi tiven Taktflanke. Der D-Flip-Flop-Ausgang wird durch einen Inverter 15 invertiert, so daß nunmehr ein HIGH-Pegel zur Verfügung steht, der den Zähler 12 einerseits im Zustand "PRESET" festhält und andererseits als "SAFEOUT" am Ausgang der Sicherheitszeit-Schaltung 10 zur Verfügung steht.

In Fig. 11 ist das Schaltverhalten der in Fig. 10 dargestellten Sicherheitszeit-Schaltung 10 gezeigt. Das Signal SAFEIN ist LOW und hält damit den Zähler 12 im Zustand N_RESET auf Zäh lerstand Z = 000. Damit ist Z < SA (s. Komparator 13 in Fig. 10) und somit das Signal SAFEOUT durch den Inverter 15 auf LOW-Pegel gesetzt. Das Signal SAFE in wechselt auf HIGH, so mit kann der Zähler 12 ab der nächsten Taktflanke zählen. Er reicht der Zählerstand Z den Wert von SAFE, so wird Z < SA LOW und der Ausgang SAFEOUT der Sicherheitszeit-Schaltung 10 beim nächsten Taktsignal HIGH. Der Zähler 12, der an dieser Flanke bereits um einen zusätzlichen Zählschritt ZS weiterge zählt hat verharrt beim Wert von SAFE, bis er durch einen LOW-Pegel an SAFE in erneut auf den Wert "000" zurückgesetzt wird. Der zusätzlichen Zählschritt ZS erscheint, wenn PRESET direkt wirkt. Wirkt PRESET nur an der Flanke des Taktsignals CLK, so bleibt der erhöhte Zählerstand für eine Periode des Taktsignals CLK stehen und wird dann auf SAFE vermindert. Das SAFEOUT entspricht dem Signal SAFEIN, der Wechsel von LOW auf HIGH ist jedoch um "SAFE"-Takte verzögert. Die Verwendung ei nes Zählers zur Einstellung einer Sicherheitszeit t_S ist aus der DE 197 09 768 C1 bekannt. Hinsichtlich der Einstellung einer Sicherheitszeit wird die Offenbarung der genannten Pa tentschrift ausdrücklich in die vorliegende Anmeldung einbe zogen.

Bei dem in den Fig. 10 und 11 dargestellten Ausführungsbei spiel werden das Modulatorgrundelement 9 und die Sicherheits zeit-Schaltung 10 mit demselben Takt versorgt, so daß es hin sichtlich der Signalauflösung keine Probleme gibt.

Für den Betrieb des in Fig. 5 dargestellten digitalen Pulswei tenmodulators DPWM sind weitere Steuersignale notwendig, die die Modulatorausgänge entweder komplett sperren, oder (zum stromrichtungsabhängigen Schalten der Schaltelemente SE1 bis SE4) nur jeweils zwei Modulatorausgänge sperren, oder (zum Abschalten des Stromes ohne Gegenspannung) einen Freilauf kreis (oberer oder unterer Freilaufbetrieb) schalten, in dem entweder die Schaltelemente SE1 und SE3 oder die Schaltele mente SE2 und SE4 eingeschaltet (geschlossen) sind.

An den Ausgängen des Modulatorgrundelementes 9 ist deshalb nach der Sicherheitszeit-Schaltung 10 eine Modulatorsperre 16 angeordnet. Die Eingangssignale der Modulatorsperre 16 sind gemäß Fig. 12 SAFEOUT_S1 bis SAFEOUT_S4. Die Ausgangssignale der Modulatorsperre 16 sind die pulsweitenmodulierten Steuer signale S1 bis S4 (Ausgangssignale des digitalen Pulsweiten modulators DPWM zur Ansteuerung der Schaltelemente SE1 bis SE4 der Schaltendstufe E). Gesteuert wird die Modulatorsper re 16 durch das Signal MOD_ON, wobei durch einen LOW-Pegel alle Ausgänge der Modulatorsperre 16 gesperrt werden. Weiter hin wird die Modulatorsperre 16 durch die Signale SE2_SE3_ON sowie SE1_SE4_ON gesteuert. In diesem Fall sperrt ein LOW- Pegel gleichzeitig die betreffenden Ausgänge für die pulswei tenmodulierten Steuersignale S2 und S3 oder S1 und S4.

Durch Ermittlung der Stromrichtung kann festgestellt werden, welche Schaltelemente SE1 bis SE4 der Schaltendstufe E (s. Fig. 1) keinen Strom führen. Im Beispiel von Fig. 2a bis 2d sind dies die Schaltelemente SE2 und SE3, so daß diese Schal telemente durch einen LOW-Pegel am Eingang SE2_SE3_ON der Mo dulatorsperre 16 gesperrt werden könnten, ohne daß die Funk tion des digitalen Pulsweitenmodulators DPWM beeinträchtigt wird.

Zum Spannungsabschalten wird in einen Freilaufkreis geschal tet. Da vor dem Spannungsabschalten der digitale Pulsweiten modulator DPWM in Betrieb war und zum Schalten in den oberen oder unteren Freilaufkreis (Freilaufbetrieb) eventuell ein Schaltelement gesperrt, ein anderes Schaltelement hingegen eingeschaltet werden muß, muß beim Schaltvorgang die Sicher heitszeit t_S beachtet werden. Zwischen dem Modulatorgrundele ment 9 und der Sicherheitszeit-Schaltung 10 ist daher eine obere Freilaufschaltung 17 (Fig. 13) bzw. eine untere Frei laufschaltung 18 (Fig. 14) angeordnet.

Die Eingangssignale der Freilaufschaltungen 17 und 18 sind mit S1_MOD bis S4_MOD und die Ausgangssignale mit SAFEIN_S1 bis SAFEIN_S4 bezeichnet. Mit SOFTSTOP ist das Steuersignal gekennzeichnet. Ist das Abschaltsignal SOFTSTOP auf LOW- Pegel, so entsprechen die Signale SAFEIN_Sx den Signalen Sx_MOD (x = 1, 2, 3, 4). Ist das Abschaltsignal SOFTSTOP jedoch auf HIGH-Pegel, dann werden bei der Freilaufschaltung 17 (Version oberer Freilaufkreis, Fig. 13) die Ausgangssignale SAFEIN_S1 und SAFEIN_S3 eingeschaltet und die Ausgangssignale SAFEIN_S2 und SAFEIN_S4 ausgeschaltet. Umgekehrt verhält es sich bei der Freilaufschaltung 18 (Version unterer Freilauf kreis, Fig. 14), die als gleichwertige Alternative verwendet werden kann.

Fig. 15 zeigt einen digitalen Pulsweitenmodulator für eine Schaltendstufe E. Der digitale Pulsweitenmodulator DPWM be steht aus einem Modulatorgrundelement 9, dem Taktgenerator 4, einer Freilaufschaltung 17 (alternativ dazu eine Freilauf schaltung 18), vier Sicherheitszeit-Schaltungen 10.1 bis 10.4 und einer Modulatorsperre 16. In einer bevorzugten Ausgestal tung des erfindungsgemäßen digitalen Pulsweitenmodulators DPWM weisen die Eingangssignale IN und die invertierten Ein gangssignale N_IN sowie der Zählerstand Z eine Wortbreite von mindestens 10 Bit auf. Das Signalwort für die Sicherheitszeit t_S beträgt etwa sieben Bit.

Um eine Reihenschaltung von k Endstufen (s. Fig. 4) mit einem gleichen Phasenversatz anzusteuern, muß die in Fig. 15 darge stellte Schaltung eines digitalen Pulsweitenmodulators k-mal aufgebaut werden. In Fig. 16 ist dies am Beispiel von einer Reihenschaltung von fünf Endstufen E1 bis E5 erläutert.

Der Zähler des ersten Modulatorgrundelementes 9.1 läuft frei. Der PRESET-Eingang PR des Modulatorgrundelementes 9.1 ist auf LOW-Pegel, die PRESET-Eingänge PR der folgenden Modulator grundelemente 9.2 bis 9.5 sind wie in Fig. 16 dargestellt je weils mit dem Ausgang NULL des vorherigen Modulatorgrundele mentes verbunden. Die Eingangssignale PHASE und SAFE sowie das Taktsignal CLK sind für alle Modulatorgrundelemente 9.1 bis 9.5 gleich. Ebenso kann (muß aber nicht) das Eingangs signal IN und das invertierte Eingangssignal N_IN für alle Modulatorgrundelemente 9.1 bis 9.5 gleich sein.

Durch das Eingangssignal PHASE wird der Phasenversatz der Zähler (bei dem Modulatorgrundelement 9 in Fig. 8 mit 5 be zeichnet) eingestellt. Wenn der Zähler des ersten Modulator grundelementes 9.1 das Signal NULL erzeugt, wird der Zähler des zweiten Modulatorgrundelementes 9.2 auf den Zählerstand PHASE und "aufwärts zählen" eingestellt. Erzeugt der Zähler des zweiten Modulatorgrundelementes 9.2 das Signal NULL, so setzt er den Zähler des dritten Modulatorgrundelementes 9.3 auf den Zählerstand PHASE und "aufwärts zählen". Dies wird so lange fortgesetzt, bis die Zähler aller Modulatorgrundelemen te 9.1 bis 9.5 in Phasenlage ausgerichtet sind. Dies ist nach einem Durchlauf der Fall. Ein Nachstellen ist nur im Fehler fall erforderlich, da die Zähler aller Modulatorgrundelemente 9.2 bis 9.5 gleich beschaffen sind und mit demselben Takt laufen. Beträgt die Bitbreite der Zähler n, so ist das Signal (Wort) PHASE = 2⁽ⁿ⁺¹⁾/k.

Falls es sich bei der induktiven Last L um eine Gradienten spule handelt, der Leistungsverstärker also als Gradienten verstärker ausgeführt ist, werden die Kanäle X, Y und Z benö tigt. Die in Fig. 16 dargestellte Schaltung ist somit dreimal notwendig, wobei die Modulatorgrundelemente der zwei weiteren Schaltungen ohne eigene Zähler auskommen können, da vorteil hafterweise die Zähler einer Kaskade von Modulatorgrundele menten weiterverwendet werden können. Ebenso ist das Taktsi gnal CLK und das Wort SAFE gleich.

Die Eingangssignale IN und die invertierten Eingangssignale N_IN (s. Modulatorgrundelement 9 in Fig. 8) sind ein Maß für die Pulsweite (auch als Pulsbreite bezeichnet). Im Falle ei ner digitalen Vorgabe ist ein "Einsynchronisieren" der Daten notwendig, damit ein Datenwechsel nicht zufällig während ei ner Taktflanke stattfindet. Das Einsynchronisieren kann durch Übernahme der Daten in einen Eingangsspeicher geschehen. Der Eingangsspeicher wird beschrieben, wenn die Eingangsdaten stabil sind und eine passende Taktflanke vorhanden ist.

Eine analoge Pulsweitenvorgabe wird von AD-Wandlern in die digitalen Worte IN bzw. N_IN gewandelt und als Eingangssigna le bzw. invertierte Eingangssignale verwendet. Damit die Ein gangsdaten stabil sind, ist es von Vorteil, wenn der Wandel takt der AD-Wandler aus dem Takt des digitalen Pulsweitenmo dulators DPWM über einen Frequenzteiler abgeleitet wird und die Daten des AD-Wandlers mit einer Clock-Flanke in den Ein gangsspeicher geschrieben werden.

Prinzipiell genügt ein AD-Wandler, der aus einem analogen Si gnal das digitale Eingangssignal IN für den Pulsweitenmodula tor DPWM erzeugt. Das invertierte digitale Eingangssignal N_IN für den Pulsweitenmodulator DPWM wird durch Invertieren aus dem digitalen Eingangssignal IN (s. Fig. 8) gewonnen. Al ternativ können jedoch auch zwei AD-Wandler vorgesehen sein, nämlich einer für das digitale Eingangssignal IN, der zweite für das invertierte digitale Eingangssignal N_IN. Vorausset zung hierfür ist jedoch, daß ein zweites analoges Signal, das gegenüber dem ersten analogen Signal invertiert ist, zur Ver fügung steht, aus dem dann das digitale invertierte Signal N_IN gewonnen werden kann. In Fig. 17 ist in den Zählerstand Z des Modulatorgrundelementes 3 bzw. 9 (s. Fig. 6 bzw. Fig. 8) ein nicht-diskretisiertes (also analoges) Eingangssignal IN_ana eingetragen. Dieses nicht-diskretisierte Eingangs signal IN_ana hat die angedeuteten Schnittpunkte SP1 bis SP3 mit dem Zählerstand Z. Bei diesen Schnittpunkten SP1 bis SP3 finden Änderungen des Schaltzustandes der Schaltendstufe E statt.

In Fig. 18 ist zusätzlich das digitale Eingangssignal IN dar gestellt, das aus der zeitlichen Diskretisierung des nicht diskretisierten Eingangssignals IN_ana durch die begrenzte Abtastfrequenz des AD-Wandlers entsteht. Man erkennt, daß sich hier viele Schnittpunkte (in Fig. 18 sind nur die Schnittpunkte SP1 bis SP4 eingezeichnet) in Folge ergeben können, die alle den Schaltzustand der Schaltendstufe E ver ändern. Die Schaltendstufe E wird damit mit einer zu hohen Taktfrequenz geschaltet.

Um diesen Nachteil zu beseitigen, kann als Option die in Fig. 19 dargestellte Glättungsschaltung 19 verwendet werden. Die Glättungsschaltung 19 umfaßt einen Eingangsspeicher 20, einen Komparator 21 sowie einen Zähler 22 und einen nicht darge stellten Frequenzteiler, der aus CLK den Wandlertakt CLK-W und den zum Wandlertakt synchronen "LOAD"-Puls zur Verfügung stellt. Der Komparator 21 weist zwei Eingänge A und B sowie drei Ausgänge A<B, A = B und A<B auf. Der Zähler 22 weist sechs Eingänge CLK, LOAD, LOAD DATA, UP, STOP und DOWN sowie einen Ausgang auf. Im folgenden wird die Funktionsweise der Glät tungsschaltung 19 anhand des digitalen Eingangssignals IN be schrieben. Für das invertierte digitale Eingangssignal N_IN gelten diese Ausführungen analog.

Dem Eingangsspeicher 20 wird das Eingangssignal IN sowie der Ladeimpuls LOAD zugeführt. Ist der Ladeimpuls LOAD auf "HIGH", so speichert der Eingangsspeicher 20 die Daten IN an der (positiven) Flanke von CLK. Die gespeicherten Daten wer den im folgenden mit IN_LATCHED bezeichnet. Würden diese Da ten dem Komparator 6 des Modulatorgrundelementes 3 zugeführt, so könnte es zu den in Fig. 18 dargestellten Sprüngen kommen. Die Daten IN_LATCHED werden deshalb über einen ersten Daten eingang A dem Komparator 21 der Glättungsschaltung 19 zuge führt. Die Signale IN_LATCHED werden weiterhin auf den Ein gang LOAD_DATA des Zählers 22 gegeben. Dem zweiten Datenein gang B des Komparators 21 wird der Zählerstand des Zählers 22 zugeführt. Der Zähler 22 und der Eingangsspeicher 20 haben dieselbe Wortlänge (Bitbreite). Der Zähler 22 wird im darge stellten Ausführungsbeispiel vom Taktsignal CLK des Modula torgrundelementes 3 (s. z. B. Fig. 6) versorgt. Alternativ da zu kann der Zähler 22 auch von einem synchronen niedrigeren Takt eines eigenen Taktgenerators versorgt werden.

Ist der Zählerstand IN_SMOOTH des Zählers 22 kleiner als das Wort IN_LATCHED, so wird der Zähler 22 zum Hochzählen gesteu ert (über den Ausgang A<B des Komparators 21 wird ein Signal auf den Eingang UP des Zählers 22 gegeben). Ist der Zähler stand größer als IN_LATCHED, so wird der Zähler 22 zum Ab wärtszählen gesteuert (über den Ausgang A<B des Komparators 21 wird ein Signal auf den Eingang DOWN des Zählers 22 gege ben). Sind die Daten an den Dateneingängen A und B gleich, dann wird der Zähler 22 angehalten (über den Ausgang A = B des Komparators 21 wird ein Signal auf den Eingang STOP des Zäh lers 22 gegeben). Die Ausgangssignale IN_SMOOTH des Zählers 22 werden dem Komparator 6 des Modulatorgrundelementes 3 (s. z. B. Fig. 6) anstelle der bisherigen Eingangssignale IN zuge führt. Somit sind Datensprünge im Eingangssignal IN vermie den. Wenn sich jedoch das Eingangssignal IN schneller ändert als der Zähler 22 aufgrund des CLK-Signals zählen kann, so kann diese schnelle Änderung durch eine zusätzliche Maßnahme verarbeitet werden. Dazu werden durch den LOAD-Impuls die bisherigen Daten IN_LATCHED an der CLK-Flanke auf den Ausgang IN_SMOOTH übertragen. Gleichzeitig werden die Daten IN in den Eingangsspeicher 20 übernommen. Sie bilden die neuen Daten IN_LATCHED.

Somit tritt zwar wieder ein Sprung in den Eingangsdaten auf, dafür ist eine schnelle Reaktion des digitalen Pulsweitenmo dulators DPWM sichergestellt.

Die Schaltfrequenz des digitalen Pulsweitenmodulators DPWM ist durch das Taktsignal CLK des Taktgenerators 4 im Modula torgrundelement 3 bzw. 9 sowie durch die Bitbreite der Zähler 5 bzw. 12 im Modulatorgrundelement 3 bzw. 9 vorgegeben. Ein Synchronisieren der Schaltfrequenz auf eine bestimmte Fre quenz ist durch Verändern des CLK-Signals möglich. Der Takt generator 4 muß dann als steuerbarer Oszillator ausgebildet sein.

Bei einer gegebenen Bitbreite n der Zähler des Modulator grundelementes 9 sind 2⁽ⁿ⁺¹⁾ Takte für eine "COUNT UP"-"COUNT DOWN"-Periode nötig. Die erforderliche Taktfrequenz beträgt also das 2⁽ⁿ⁺¹⁾ fache der Schaltfrequenz einer einzelnen Schaltendstufe. Mit der Bitbreite der Zähler liegt auch die Bitbreite des Eingangssignals IN fest. Bei einer Bitbreite n sind 2ⁿ verschiedene Zustände des Eingangssignals IN möglich und damit ebenso viele Zustände der Pulsbreitenmodulation. Die Auflösung der Ausgangsspannung U_A beträgt somit Upst/2ⁿ, wobei mit Upst die Versorgungsspannung bezeichnet ist.

Die vorstehend erläuterten Varianten und Ausgestaltungen des erfindungsgemäßen Leistungsverstärkers können in weiteren Ausführungsalternativen anders kombiniert werden, um dadurch weitere Varianten zu erhalten. Gegenwärtig erachten die Er finder einen Leistungsverstärker mit einer ungeraden Anzahl von Schaltendstufen und einem Versatz von 360° geteilt durch die Anzahl der Schaltendstufen in Verbindung mit einem digi talen Pulsweitenmodulator als den besten Weg zum Ausführen der Erfindung. Der Gradientenverstärker (Kaskadenverstärker) für die Gradientenspulen eines Kernspintomographen wird gemäß der Erfindung von einem digitalen Pulsweitenmodulator ange steuert.

Die anhand der Fig. 1 bis 19 erläuterten Ausführungsbeispiele des erfindungsgemäßen Leistungsverstärkers zeigen, wie ein digitaler Pulsweitenmodulator prinzipiell aufgebaut werden kann. Hierzu sind jedoch noch viele weitere Varianten mög lich. Legt man den digitalen Pulsweitenmodulator für höchste Taktfrequenzen aus, so kann es vorteilhaft sein, wenn das Si gnal "NULL" nicht mit dem Signal CLK verknüpft ist, sondern nur durch eine Verknüpfung des Zählerstandes "000" mit dem Signal "count up" entsteht, wobei das Signal über ein durch das CLK-Signal getriggertes Flip-Flop geglättet werden soll te. Vom Signal PHASE müssen in diesem Fall zwei Takte abgezo gen werden.

Grundsätzlich ist ein Abgriff jedes beliebigen Zählerstandes zur Phaseneinstellung möglich, also auch wenn der Zähler auf "111 . . . 11" steht. Das Wort PHASE muß nur entsprechend ange paßt werden. Der UP-DOWN-Zähler mit n Bit Breite kann ein n+1 Bit breiter UP-Zähler sein (kippt von "111 . . . 11" nach "000 . . . 00"), dessen MSB (Most Significant Bit) mit allen an deren Bits über je eine Exclusiv-ODER-Schaltung verknüpft ist. Somit kann ein n-Bit UP-DOWN-Verhalten leicht realisiert werden. Die Phaseneinstellung kann statt über einen PRESET mit einem Wort PHASE alternativ dazu auch über einen RESET erfolgen, der ausgelöst wird, wenn die Zähler einen die Pha senlage bestimmenden Wert erreichen. Selbstverständlich kön nen auch alle Pegel invertiert werden. In diesem Fall ist ein Schaltelement der Schaltendstufe dann ein, wenn der Ausgang des digitalen Pulsweitenmodulators DPWM auf HIGH liegt.

Ebenso ist es prinzipiell denkbar, die Wirkungen von PRESET und RESET bei der Sicherheitszeit t_S zu vertauschen.

Die in den Fig. 1 bis 18 dargestellten Ausführungsformen des erfindungsgemäßen Leistungsverstärkers beruhen auf dem Grund prinzip, daß zur Pulsweitenmodulation ein Zählersignal nötig ist, das seinen Wert auf und ab verändert und daß dieses Zäh lersignal mit einem Eingangssignal oder mit zwei Eingangs signalen verglichen wird. Zur Kaskadierung werden die Zähler stände phasenverschoben. Ein Eingriff in die Pulsweitenmodu lation zur Spannungsabschaltung (Freilaufschaltung) muß vor der Generierung der Sicherheitszeiten t_S erfolgen. Die Si cherheitszeiten t_S werden vorzugsweise mit einer Zählerschal tung erzeugt, deren Taktsignal CLK der Modulatortakt ist.

Die Abschaltung einzelner oder aller Ausgänge des digitalen Pulsweitenmodulators DPWM erfolgt vorzugsweise direkt an den Ausgängen. Ein Synchronisieren der Schaltfrequenz ist durch Ändern des Taktsignals CLK möglich.

Claims

1. Leistungsverstärker, insbesondere Gradientenverstärker ei nes Kernspintomographen, mit

- wenigstens einer Schaltendstufe (E), deren Leistungsbrüc kenschaltung eine vorgebbare Zahl von Schaltelementen (SE1 bis SE4) aufweist und die an einer potentialfreien Zwi schenkreisspannung anliegt, sowie
- wenigstens einem Pulsweitenmodulator, der aus Eingangs signalen pulsweitenmodulierte Steuersignale für alle Schaltelemente (SE1 bis SE4) der Leistungsbrückenschaltung generiert, um wenigstens eine Endstufenspannung (U_E) gemäß einem Endstufen-Schalttakt zu erzeugen,

dadurch gekennzeichnet, daß

- der Pulsweitenmodulator als digitaler Pulsweitenmodulator (DPWM) ausgebildet ist, dem digitale Eingangssignale (IN, CLK, PHASE, SAFE, SE1SE4Off, SE2SE3Off, MOD_ON, SOFTSTOP) zuführbar sind und dessen pulsweitenmodulierte Steuersigna le (S1 bis S4) den Steuersignalen eines analogen Pulswei tenmodulators nachgebildet sind, so daß die erzeugten End stufenspannungen (U_E) einen zumindest nahezu analogen Ver lauf aufweisen.

2. Leistungsverstärker nach Anspruch 1, dadurch gekennzeichnet, daß wenigstens zwei Schaltendstufen (E1 bis Ek) ausgangssei tig derart in Reihe geschaltet sind, daß sich für den Lei stungsverstärker eine Ausgangsspannung (U_A) ergibt, die der Summe der Endstufenspannungen (U_E1 bis U_Ek) entspricht.

3. Leistungsverstärker nach Anspruch 2, dadurch gekennzeichnet, daß die Anzahl (k) der Schaltendstufen (E1 bis Ek) ungerade ist.

4. Leistungsverstärker nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Schaltendstufen (E1 bis Ek) zu gleichen Teilen und/oder in symmetrischer Weise zur Ausgangsspannung (U_A) beitragen.

5. Leistungsverstärker nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß bei jeder Schaltendstufe (E1 bis Ek) in jedem Zyklus des Endstufen-Schalttaktes ein erster Diagonalbetrieb, ein unte rer Freilaufbetrieb, ein zweiter Diagonalbetrieb und ein obe rer Freilaufbetrieb erfolgen.

6. Leistungsverstärker nach Anspruch 1, dadurch gekennzeichnet, daß der digitale Pulsweitenmodulator (DPWM) für jede Schalt endstufe (E) ein Modulatorgrundelement (9) und eine dem Modu latorgrundelement (9) nachgeschaltete Freilaufschaltung (17) sowie für die vier Schaltelemente (SE1 bis SE4) der Schal tendstufe (E) jeweils eine Sicherheitszeit-Schaltung (10.1 bis 10.4) und eine den Sicherheitszeit-Schaltungen (10.1 bis 10.4) nachgeschaltete Modulatorsperre (16) umfaßt, wobei das vom Modulatorgrundelement (9) und von den Sicherheitszeit- Schaltungen (10.1 bis 10.4) benötigte Taktsignal (CLK) von einem Taktgenerator (4) bereitgestellt wird.

7. Leistungsverstärker nach Anspruch 2 und 6, dadurch gekennzeichnet, daß bei mehreren ausgangsseitig in Reihe geschalteten Schal tendstufen (E1 bis E5) das für alle Modulatorgrundelemente (9.1 bis 9.5) benötigte Taktsignal (CLK) von einem gemeinsa men Taktgenerator (4) zur Verfügung gestellt wird.

8. Leistungsverstärker nach Anspruch 6, dadurch gekennzeichnet, daß das Modulatorgrundelement (3, 9) einen Zähler (5), wenig stens einen Komparator (6, 61, 62) sowie ein dem Komparator (6, 61, 62) nachgeschaltetes Flip-Flop (7, 71, 72) umfaßt.

9. Leistungsverstärker nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die Sicherheitszeit-Schaltung (10) einen Zähler (12) um faßt, der die Einschaltzeitpunkte für die pulsweitenmodulier ten Steuersignale (S1 bis S4) jeweils um eine vorgebbare An zahl von Zählschritten verzögert.

10. Leistungsverstärker nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß eine Glättungsschaltung (19) für die Eingangsdaten des digitalen Pulsweitenmodulators (DPWM) jeweils einen Kompara tor (21) und einen UP/DOWN-Zähler (22) umfaßt.

11. Leistungsverstärker nach Anspruch 10, dadurch gekennzeichnet, daß der UP/DOWN-Zähler (22) einen LCAD-Eingang aufweist und dadurch Daten direkt an seinen Ausgang übertragen kann.