DE19840866A1 - Verfahren zur Dotierung der externen Basisanschlußgebiete von Si-basierten Einfach-Polysilizium-npn-Bipolartransistoren - Google Patents
Verfahren zur Dotierung der externen Basisanschlußgebiete von Si-basierten Einfach-Polysilizium-npn-BipolartransistorenInfo
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Abstract
Die Erfindung bezieht sich auf ein Verfahren zur Dotierung der externen Basisanschlußgebiete von Si-basierten Einfach-Polysilizium-npn-Bipolartransistoren. Aufgabe der Erfindung ist es, ein Verfahren zur Dotierung der externen Basisanschlußgebiete von Si-basierten Einfach-Polysilizium-npn-Bipolartransistoren vorzuschlagen, das über die Anforderungen hinaus, die auch mittels Ionenimplantation erfüllt werden können, nämlich hohe Oberflächenkonzentration der Dotieratome mit geringem thermischen Budget, geringe Eindringtiefen und Defektfreiheit, eine weitestgehende Vermeidung der TED im inneren Transistorgebiet gewährleistet. Erfindungsgemäß wird diese Aufgabe gelöst, indem als Eindiffusionsprozeß ein BBr¶3¶-Vorbelegungsprozeß Anwendung findet. Die Dotierung der Basisanschlußgebiete von npn-Bipolartransistoren in Einfach-Polysilizium-Technologie wird somit nicht mehr durch Ionenimplantation, sondern mittels eines Diffusionsschrittes durchgeführt.
Description
Die Erfindung bezieht sich auf ein Verfahren zur Dotierung der externen
Basisanschlußgebiete von Si-basierten Einfach-Polysilizium-npn-Bipolartransistoren.
In modernen Si-basierten Technologien zur Herstellung vertikaler npn-Bipolartransistoren,
speziell für den Einsatz in Hochfrequenz-Schaltungen, kommen im wesentlichen zwei
Varianten für die Kontaktierung von Emitter und Basis zur Anwendung. In sogenannten
Doppel-Polysilizium-Technologien werden hochdotierte Polysilizium-Schichten
unterschiedlichen Leitungstyps sowohl zur Emitterkontaktierung als auch für den seitlichen
Basisanschluß benutzt. In sogenannten Einfach-Polysilizium-Technologien wird nur der
Emitter mit Polysilizium kontaktiert, während die seitlichen Basisanschlußgebiete durch
Ionenimplantation realisiert werden. Der Vorteil der zweiten Variante ist eine wesentlich
geringere Prozeßkomplexität. Eine Zwitterstellung hinsichtlich dieser Einordnung nehmen
Technologien ein, in denen die innere Basis durch Epitaxie hergestellt wird und durch
Gestaltung des Epitaxieprozesses dafür gesorgt wird, daß auf Isolationsgebieten simultan zur
einkristallinen inneren Basisschicht eine polykristalline Schicht wächst, die als seitlicher
Basisanschluß genutzt werden kann. Ein solcher Epitaxieprozeß wird auch als differentielle
Epitaxie bezeichnet. Da die Herstellung der Polysilizium-Schicht für den Basisanschluß
keinen zusätzlichen Abscheideprozeß erfordert, werden Technologien mit differentieller
Epitaxie gewöhnlich ebenfalls zu den Einfach-Polysilizium-Technologien gerechnet. Diese
Zuordnung wird noch dadurch bekräftigt, daß, wie bei Einfach-Polysilizium-Technologien
ohne epitaxiale innere Basis, die Dotierung des externen Basisgebietes durch
Ionenimplantation erfolgt und dabei auch ein Teil der einkristallin gewachsenen Schicht
diesen Implantationsschritt erhält.
Aus funktionalen Gründen muß der Implantationsschritt (einschließlich Ausheilbedingungen)
für die externen Basisanschlußgebiete von vertikalen npn-Transistoren in Einfach-
Polysilizium-Technologie mit oder ohne epitaxiale innere Basis folgendes leisten:
Realisierung einer hohen Oberflächenkonzentration der Dotierungsatome (zur Gewährleistung niedriger Übergangswiderstände zum Kontaktsilizid), bei geringer Eindringtiefe (zur Gewährleistung niedriger parasitärer Basis-Kollektor-Kapazitäten) und Defektfreiheit (zur Gewährleistung niedriger Basis-Kollektor-Restströme). Außerdem soll der Implantationsschritt für die externen Basisanschlußgebiete das Vertikalprofil der Dotierungsatome im inneren Transistorgebiet möglichst nicht beeinflussen. Bei den in modernen Technologien üblichen geringen lateralen Abmessungen der Transistoren kann aber in der Regel diese Beeinflussung nicht ausgeschlossen werden. Sie äußert sich in einer beschleunigten Diffusion der Dotierungsatome im inneren Transistorgebiet, Transient Enhanced Diffusion (TED) genannt. Dieser Effekt ist besonders nachteilig für Transistoren mit epitaxialer SiGe-Basis, sogenannten Si/SiGe-Heterojunction Bipolartransistoren (HBT), da für diesen Transistortyp eine Ausdiffusion der epitaxial eingebauten Dotierungsatome aus der SiGe-Schicht infolge TED zur starken Verschlechterung wesentlicher statischer und dynamischer Transistorparameter führt.
Realisierung einer hohen Oberflächenkonzentration der Dotierungsatome (zur Gewährleistung niedriger Übergangswiderstände zum Kontaktsilizid), bei geringer Eindringtiefe (zur Gewährleistung niedriger parasitärer Basis-Kollektor-Kapazitäten) und Defektfreiheit (zur Gewährleistung niedriger Basis-Kollektor-Restströme). Außerdem soll der Implantationsschritt für die externen Basisanschlußgebiete das Vertikalprofil der Dotierungsatome im inneren Transistorgebiet möglichst nicht beeinflussen. Bei den in modernen Technologien üblichen geringen lateralen Abmessungen der Transistoren kann aber in der Regel diese Beeinflussung nicht ausgeschlossen werden. Sie äußert sich in einer beschleunigten Diffusion der Dotierungsatome im inneren Transistorgebiet, Transient Enhanced Diffusion (TED) genannt. Dieser Effekt ist besonders nachteilig für Transistoren mit epitaxialer SiGe-Basis, sogenannten Si/SiGe-Heterojunction Bipolartransistoren (HBT), da für diesen Transistortyp eine Ausdiffusion der epitaxial eingebauten Dotierungsatome aus der SiGe-Schicht infolge TED zur starken Verschlechterung wesentlicher statischer und dynamischer Transistorparameter führt.
Angetrieben durch ähnliche Anforderungen bei der Realisierung der Source- und Drain-
Gebiete von p-Kanal-Transistoren in modernen CMOS-Technologien, wurden Entwicklungen
der Implantationstechnik vorangetrieben, die auch für die Dotierung des externen
Basisanschlußgebietes von vertikalen npn-Bipolartransistoren in Einfach-Polysilizium-
Technologie vorteilhaft nutzbar sind. Allerdings vermindern auch sie noch nicht ausreichend
die TED speziell für den Fall von HBT mit extrem hoher epitaxialer Dotierung der inneren
Basis.
Aufgabe der Erfindung ist es, ein Verfahren zur Dotierung der externen Basisanschlußgebiete
von Si-basierten Einfach-Polysilizium-npn-Bipolartransistoren vorzuschlagen, das über die
Anforderungen hinaus, die auch mittels Ionenimplantation erfüllt werden können, nämlich
hohe Oberflächenkonzentration der Dotieratome mit geringem thermischen Budget, geringe
Eindringtiefen und Defektfreiheit, eine weitestgehende Vermeidung der TED im inneren
Transistorgebiet gewährleistet.
Erfindungsgemäß wird diese Aufgabe gelöst, indem als Eindiffusionprozeß ein BBr3-
Vorbelegungsprozeß Anwendung findet. Die Dotierung der Basisanschlußgebiete von npn-
Bipolartransistoren in Einfach-Polysilizium-Technologie wird somit nicht mehr durch
Ionenimplantation, sondern mittels eines Diffusionsschrittes durchgeführt. Dazu wird von
einem an sich bekannten Diffusionsverfahren zur Herstellung hochdotierter p-leitender
Gebiete, der sogenannten BBr3-Vorbelegung, ausgegangen. Dieses Verfahren wurde bisher
mit speziellen Prozeßbedingungen, z. B. hohem thermischem Budget, Kopplung der
Vorbelegung mit einem Eindiffusionsschritt, vor allem zur Realisierung großer Eindringtiefen
eingesetzt. Es wird hier aber erfindungsgemäß in einem niedrigen Temperaturbereich
zwischen 700°C und 900°C und vorzugsweise mit Quellzeiten zwischen nur 5 min und 120
min angewendet. Außerdem wird durch Einführung von speziellen Schutzschichten für den
Polysilizium-Emitter die typische Prozeßfolge von Einfach-Polysilizium-Technologien so
modifiziert, daß das Diffusionsverfahren ohne Beeinflussung der Emitterqualität nutzbar ist.
Das während des BBr3-Vorbelegungsprozesses entstandene sogenannte Vorbelegungsoxid
wird in einer Ausführungsform anschließend, insbesondere naßchemisch mit gepufferter
Flußsäure entfernt.
In einer anderen Ausführungsform der Erfindung wird das Vorbelegungsoxid nicht
unmittelbar nach dem Vorbelegungsprozeß entfernt, wobei mittels schneller thermischer
Ausheilung (rapid thermal annealing, RTA) das Dotierungsniveau erhöht wird. Die Wahl der
Parameter, insbesondere des Temperatur-Zeit-Verlaufs des RTA-Prozesses, richtet sich nach
dem gewünschten Dotierungsprofil bzw. dem Anwendungszweck. Vorzugsweise wird das
RTA bei einer Temperatur zwischen 900°C und 1100°C und Prozeßzeiten zwischen 10 s und
120 s durchgeführt.
Vorzugsweise wird der BBr3-Vorbelegungsprozeß selbstjustiert zum inneren Transistorgebiet
ausgeführt. Dabei wird während des BBr3-Vorbelegungsprozesses das innere Transistorgebiet
durch eine Siliziumnitridschicht oder eine Siliziumoxynitridschicht abgedeckt, deren laterale
Abmaße mit den bekannten Methoden, die in der Mikroelektronik benutzt werden, definiert
wurden. In Abwandlung dessen kann auch während des BBr3-Vorbelegungsprozesses das
innere Transistorgebiet durch einen Schichtstapel, bestehend aus Siliziumoxid und
Siliziumnitrid, Siliziumoxid und Polysilizium, Siliziumoxid und Siliziumoxynitrid oder
weiteren Kombinationen dieser vier Materialien, abgedeckt werden, dessen laterale Abmaße
mit den bekannten Methoden, die in der Mikroelektronik benutzt werden, definiert wurden.
Weiterhin kann der BBr3-Vorbelegungsprozeß vorzugsweise selbstjustiert zu einem
Polysilizium-Emitter ausgeführt werden. Dabei sind die lateralen Abmessungen eines
Polysilizium-Emitters mit bekannten Methoden, die in der Mikroelektronik zur
Schichtstrukturierung benutzt werden, vor Durchführung des BBr3-Vorbelegungsprozesses
definiert worden. Zur Strukturierung der Polysilizium-Emitter-Schicht wird eine Hartmaske
aus Siliziumnitrid oder Siliziumoxynitrid oder Kombinationen dieser Materialien mit
unterliegendem Siliziumoxid verwendet. Diese Hartmaske wird nicht vor Ausführung des
BBr3-Vorbelegungsprozesses entfernt. Die Seitenwand des Polysilizium-Emitters und der
Hartmaske ist während des BBr3-Vorbelegungsprozesses durch Spacer abgedeckt. Diese
Spacer bestehen aus Siliziumnitrid, Siliziumoxynitrid oder Polysilizium oder Kombinationen
dieser Materialien untereinander oder mit unterliegendem Siliziumoxid.
Das erfindungsgemäße Verfahren mit BBr3-Vorbelegungsprozeß findet insbesondere für
Transistoren Anwendung, deren Basis mittels differentieller Epitaxie hergestellt wird. Die
Basis-Schicht kann dabei Germanium oder Germanium mit Beimengungen von Kohlenstoff
enthalten.
Die Merkmale der Erfindung gehen außer aus den Ansprüchen auch aus der Beschreibung und
den Zeichnungen hervor, wobei die einzelnen Merkmale jeweils für sich allein oder zu
mehreren in Form von Unterkombinationen schutzfähige Ausführungen darstellen, für die hier
Schutz beansprucht wird. Ausführungsbeispiele der Erfindung sind in den Zeichnungen
dargestellt und werden im folgenden näher erläutert.
Die Zeichnungen zeigen
Fig. 1a-1c Ausschnitt aus dem Prozeßablauf zur Herstellung von HBT's in Einfach-
Polysilizium-Technologie, der den Verfahrensablauf zur Erzeugung der
Basisanschlußdotierung mittels BBr3-Vorbelegung zeigt.
In diesem Ausführungsbeispiel wird die Dotierung der Basisanschlußgebiete eines
npn-Si/SiGe-Heterobipolartransistors in Einfach-Polysilizium-Technologie nachfolgend
erläutert. Ausgangspunkt des erfindungsgemäßen Verfahrens ist der Zustand nach der
ganzflächigen Epitaxie eines Schichtstapels, bestehend aus einer Si1-xGex-Schicht 1 und einer
Si-Schicht 2, wie in Fig. 1a dargestellt. Dabei ist es unwesentlich, ob vor der Epitaxie einige
Flächen mit Isolationsgebiet 3 belegt waren und diese Flächen bei der Epitaxie mit
polykristallinem Material 1' + 2' bedeckt werden oder ob die Epitaxieschicht vollständig einen
einkristallinen Untergrund besitzt.
Nach Abscheidung einer Oxidschicht 4, dargestellt in Fig. 1b, wird nach einer
Lackstrukturierung das Emitterfenster in die Oxidschicht 4 naßchemisch geätzt. Anschließend
wird eine amorphe Siliziumschicht 5 abgeschieden und implantiert.
Auf die amorphe Siliziumschicht 5 werden eine oder mehrere Schutzschichten 6 aufgebracht,
die mindestens die Funktion der Abdeckung der amorphen Siliziumschicht 5 (des späteren
Poly-Emitters) bei der BBr3-Vorbelegung übernehmen. Außerdem kann die Schutzschicht 6
so ausgelegt sein, daß sie der noch folgenden Verspacerung der strukturierten amorphen
Siliziumschicht 5 dienlich ist.
Nach einem Lackmaskenprozeß wird die Schutzschicht 6 und die amorphe Siliziumschicht 5
in den lackfreien Gebieten mit Ätzstopp auf der Oxidschicht 4 trocken geätzt (Fig. 1b).
Wie in Fig. 1c dargestellt, wird anschließend eine dünne Oxidschicht 7 und das Spacer-
Material 8 abgeschieden. Als Spacer-Material findet beispielsweise amorphes Silizium oder
Nitrid Anwendung. Es folgt ein Spacer-Prozeß mittels Trockenätzen mit Ätzstopp auf der
Oxidschicht 7. Die Oxidschicht 7 und die Oxidschicht 4 werden naßchemisch entfernt.
Anschließend wird der BBr3-Vorbelegungsprozeß zur Dotierung der Basisanschlußgebiete
durchgeführt (Fig. 1c). Der BBr3-Vorbelegungsprozeß erfolgt bei einer Prozeßtemperatur von
800°C und mit einer Quellzeit von 25 min. Danach wird das Vorbelegungsoxid naßchemisch
entfernt.
Die Transistoren können dann mit den üblichen Methoden der Mikroelektronik (hier:
Strukturierung der Basisgebiete, Isolatorabdeckung, Kontaktfenstererzeugung, Metallisierung)
komplettiert werden.
In diesem Beispiel wird ebenfalls die Herstellung eines npn-Si/SiGe-Heterobipolartransistors
in Einfach-Polysilizium-Technologie beschrieben. Gegenüber dem ersten
Ausführungsbeispiel findet der BBr3-Vorbelegungsprozeß bei einer Temperatur von 750°C
und einer Quellzeit von 50 min statt. Das Vorbelegungsoxid wird mit einer Schutzschicht
(Low Temperature Oxide, LTO) abgedeckt und anschließend ein RTA bei einer Temperatur
von 1000°C für eine Dauer von 30 s unter Stickstoff durchgeführt. Die Schutzschicht und das
Vorbelegungsoxid werden dann naßchemisch entfernt. Der weitere Prozeßverlauf erfolgt wie
im ersten Ausführungsbeispiel.
In der vorliegenden Erfindung wurde anhand konkreter Ausführungsbeispiele ein Verfahren
zur Dotierung der externen Basisanschlußgebiete von Si-basierten Einfach-Polysilizium-npn-
Bipolartransistoren erläutert. Es sei aber vermerkt, daß die vorliegende Erfindung nicht auf
die Einzelheiten der Beschreibung in den Ausführungsbeispielen eingeschränkt ist, da im
Rahmen der Patentansprüche Änderungen und Abwandlungen beansprucht werden.
Claims (14)
1. Verfahren zur Dotierung der externen Basisanschlußgebiete von Si-basierten Einfach-
Polysilizium-npn-Bipolartransistoren, dadurch gekennzeichnet, daß ein
BBr3-Vorbelegungsprozeß Anwendung findet.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der
BBr3-Vorbelegungsprozeß bei einer Temperatur zwischen 700°C und 900°C
durchgeführt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß für den
BBr3-Vorbelegungsprozeß Quellzeiten zwischen 5 min und 120 min angewendet
werden.
4. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß das während des Vorbelegungsprozesses entstandene
Vorbelegungsoxid unmittelbar nach dem Prozeß, insbesondere naßchemisch mit
gepufferter Flußsäure entfernt wird.
5. Verfahren nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet,
daß das während des Vorbelegungsprozesses entstandene Vorbelegungsoxid unmittelbar
nach dem Prozeß nicht entfernt und mittels schneller thermischer Ausheilung (RTA) das
Dotierniveau erhöht wird.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das RTA bei einer
Temperatur zwischen 900°C und 1100°C und Prozeßzeiten zwischen 10 s und 120 s
durchgeführt wird.
7. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß der BBr3-Vorbelegungsprozeß selbstjustiert zum inneren
Transistorgebiet ausgeführt wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß während des
BBr3Vorbelegungsprozesses das innere Transistorgebiet durch eine
Siliziumnitridschicht oder eine Siliziumoxynitridschicht abgedeckt ist, deren laterale
Abmaße mit den bekannten Methoden, die in der Mikroelektronik benutzt werden,
definiert wurden.
9. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß während des
BBr3-Vorbelegungsprozesses das innere Transistorgebiet durch einen Schichtstapel,
bestehend aus Siliziumoxid und Siliziumnitrid, Siliziumoxid und Polysilizium,
Siliziumoxid und Siliziumoxynitrid oder weiteren Kombinationen dieser vier
Materialien, abgedeckt wird, dessen laterale Abmaße mit den bekannten Methoden, die
in der Mikroelektronik benutzt werden, definiert wurden.
10. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß der BBr3-Vorbelegungsprozeß selbstjustiert zu einem
Polysilizium-Emitter ausgeführt wird.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die lateralen
Abmessungen eines Polysilizium-Emitters mit bekannten Methoden, die in der
Mikroelektronik zur Schichtstrukturierung benutzt werden, vor Durchführung des BBr3-
Vorbelegungsprozesses definiert wurden, daß zur Strukturierung der Polysilizium-
Emitter-Schicht eine Hartmaske aus Siliziumnitrid oder Siliziumoxynitrid oder
Kombinationen dieser Materialien mit unterliegendem Siliziumoxid verwendet wird und
daß die verwendete Hartmaske nicht vor Ausführung des BBr3-Vorbelegungsprozesses
entfernt wird.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß die Seitenwand des
Polysilizium-Emitters und der Hartmaske während des BBr3-Vorbelegungsprozesses
durch Spacer abgedeckt ist, die aus Siliziumnitrid, Siliziumoxynitrid oder Polysilizium
oder Kombinationen dieser Materialien untereinander oder mit unterliegendem
Siliziumoxid bestehen und die mit bekannten Methoden, die in der Mikroelektronik zur
Spacerherstellung verwendet werden, hergestellt wurden.
13. Verfahren nach einem oder mehreren der vorhergehenden Ansprüche, dadurch
gekennzeichnet, daß der BBr3-Vorbelegungsprozeß für Transistoren genutzt wird, deren
Basis mittels differentieller Epitaxie hergestellt wird.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß die Basis-Schicht
Germanium oder Germanium mit Beimengungen von Kohlenstoff enthält.
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