DE19653565A1

DE19653565A1 - Rekursiv aufgeteilter Addierer mit Übertrag-Auswahl

Info

Publication number: DE19653565A1
Application number: DE19653565A
Authority: DE
Inventors: Bernd Paysan
Original assignee: Individual
Current assignee: Individual
Priority date: 1996-12-20
Filing date: 1996-12-20
Publication date: 1997-05-15
Also published as: US6125381A

Description

Anhand dreier Zeichnungen werden der Stand der Technik, die Erfindung und eine vorteilhafte Transistorschaltung zur Realisierung der Erfindung dargestellt. Es zeigen:

Fig. 1 den Stand der Technik, die Kombination der rekursiv aufgeteilten Komponenten beim "Carry lookahead"-Addierer,

Fig. 2 die Kombination der rekursiv aufgeteilten Komponenten beim rekursiv aufgeteilten Addierer mit Übertrag-Auswahl und

Fig. 3 die Transistorschaltung eines Ein-Bit 2 : 2 Multiplexers in CMOS-Tech nologie.

Binärsummen werden prinzipiell berechnet, indem die Summe zweier Ein gangsbits gleicher Wertigkeit und des zugehörigen eingehenden Übertrags be rechnet wird. Ergebnis ist ein Bit der Summe derselben Wertigkeit und der Übertrag, der bei der Berechnung des nächsthöherwertigen Bits der Summe ein gehender Übertrag ist. Eine sequenzielle Berechnung der Überträge ("Ripple- Carry"-Addierer) ist beim Stand der Technik allerdings nur für wenige Bit breite Operanden angemessen.

Stand der Technik bei Addierern ist die Verwendung einer rekursiven "Divide and Conquer"-Strategie, um die Übertragberechnung zu beschleunigen. Der am weitesten verbreitete schnelle binäre Additionsalgorithmus ist der "Carry looka head"-Addierer. Grundlegendes Prinzip ist eine "Divide and Conquer"-Strategie, um die Fortpflanzung des Übertrags zu berechnen.

Die Operanden werden dazu in Teile zerlegt, z. B. in je eine höher- und nie derwertige Hälfte. Der Addierer wird entsprechend in eine höherwertige und eine niederwertige Komponente zerlegt, die die Berechnung der Summe für die höher bzw. niederwertige Hälfte der Operanden übernehmen. Diese Aufteilung wird auch für die Operandenteile fortgeführt, bis die Operanden nur noch ein Bit breit sind. Diese Summe aus zwei Bits berechnet ein Halbaddierer, als Ergebnis wird ein Bit Summe und ein Bit Übertrag produziert.

In Fig. 1 wird die Berechnung der Fortpflanzung des Übertrags anschau lich gemacht: Ein Übertrag pflanzt sich durch einen Halbaddierer fort, wenn die Summe der beiden Bits 1 ist. Ein Übertrag pflanzt sich durch zwei benachbarte Komponenten fort, wenn er sich durch beide Komponenten fortpflanzt, also cp für beide Elemente 1 ist. Die Analyse der Übertrags-Fortpflanzung ist also ein Baum von AND-Gattern.

Die tatsächliche Übertrags-Fortpflanzung wird dann rückwärts berechnet. Je de Komponente erzeugt einen Übertrag co, wenn der eingehende Übertrag 1 ist und das Element einen Übertrag fortpflanzt, oder die höherwertige Komponente einen Übertrag erzeugt. Die Bits so der Summe werden aus der Exklusiv-Oder- Verknüpfung der Summe der Halbaddierer mit dem zugehörigen eingehenden Übertrag ci berechnet.

Der kritische Pfad pro Aufteilung (durch zwei) beträgt also drei elementare Gatter (AND/OR oder NAND/NOR mit zwei Eingängen), welche oft zu einem großen Gatter kombiniert werden. Eine weitere Verbesserung der Gatterlaufzeit läßt sich erreichen, indem eine höhere Anzahl Komponenten in einem Schritt kombiniert werden (z. B. vier statt zwei), und entsprechend größere Gatter (mit mehr als zwei Eingängen) verwendet werden. Größere Gatter haben allerdings deutlich längere Laufzeiten, so daß ein Kompromiß in der Gattergröße gefunden werden muß.

Addierer mit Übertrag-Auswahl berechnen sowohl die Summe mit als auch ohne eingehenden Übertrag (also a + b und a + b + 1 für Eingangswerte a und b) für einige Teile der Operanden. Der eingehende Übertrag von jeder Komponen te wird benutzt, um die richtige Summe der nächsthöherwertigen Komponente unter Verwendung eines Multiplexers auszuwählen. Die Teilsummen werden üb licherweise mit "Ripple-Carry"-Addierern berechnet. Die Übertragsfortplanzung kann in bekannter Weise durch carry lookahead verbessert werden, was zu einem kritischen Pfad von z. B. vier großen Gattern für einen 64-Bit-Addierer führt.

Die Addition ist einer der kritischen Pfade in modernen CPUs. Addierer wer den z. B. in arithmetisch-logischen Einheiten verwendet, für die Adreßberechnung und für Fließkommaberechnung. Sowohl Flächen- als auch Zeitbedarf von Addie rern sind deshalb kritisch und müssen minimiert werden. Aufgabe der Erfindung ist es daher, einen Addierer zu konstruieren, der weniger Transistoren verwendet, als bekannte Addierer mit sehr kurzen Laufzeiten, und der dabei gleich schnell oder schneller ist.

Erfindungsgemäß wird die Aufgabe unter Anwendung einer "Divide and Con quer"-Strategie auf Addierer mit Übertrag-Auswahl gelöst. Der Addierer wird also in bekannter Weise in Komponenten zerlegt. Jede Komponente berechnet dabei erfindungsgemäß die Summen s₀ und s₁ und Überträge c₀ und c₁ mit als auch ohne Übertrag, also ist s₁ = s₀ + 1. Wie aus Fig. 2 hervorgeht, werden zwei Komponenten kombiniert, indem der Übertrag der beiden niederwertigen Sum men und verwendet wird, um Summe und Übertrag der höherwertigen Summen und auszuwählen. und werden zur Summe s₀ kombiniert (ohne eingehenden Übertrag), und werden zur Summe s₁ kombiniert (mit eingehendem Übertrag).

Jede 2ⁿ Bit breite Komponente (welche 2ⁿ Bit breite Zahlen addiert und, in clusive Übertrag, zwei 2ⁿ + 1 Bit breite Ergebnisse produziert) nutzt also zwei 2^n-1 + 1 Bit breite Multiplexer mit zwei Eingängen und einem Ausgang (2 : 1- Multiplexer). Wenn die Bitbreite des Addierers keine Zweierpotenz ist, ist es vorteilhaft, die nächstkleinere ganzzahlige Zweierpotenz 2^m als Breite der höher wertigen Komponente zu verwenden, um die Pfadlänge zu minimieren.

Die erste Ein-Bit-Summe wird mit einem XOR/AND Gatter (Summe und Übertrag) für die Summe ohne eingehenden Übertrag und einem XNOR/OR- Gatter für die Summe mit eingehenden Übertrag berechnet.

Vorteilhafte Ausführung mit CMOS-Schaltkreisen

Wesentlichen Anteil am Aufbau des Addierers haben die Multiplexer. Insbeson dere werden pro Komponente zwei 2 : 1-Multiplexer verwendet, die die gleichen Eingangswerte haben. Es ist daher vorteilhaft, beide Multiplexer zu einem 2 : 2- Multiplexer zusammenzufassen. Dies geschieht vorteilhaft unter Verwendung des in Fig. 3 dargestellten invertierenden Ein-Bit 2 : 2-Multiplexers. Dieses Gatter berechnet

mit etwa der Gatterlaufzeit eines NAND-Gatters mit zwei Eingängen, wobei c₀ und c₁ die Kontrollsignale, i₀ und i₁ die Eingangswerte und f₀ und f₁ die Ausgänge sind. n Ein-Bit-Multiplexer werden in bekannter Weise zu einem n Bit breiten Multiplexer kombiniert.

Da jedes Bit der Summe eine andere Zahl von Multiplexern durchläuft (höch stens log₂ n), muß das Ergebnis durch einen zusätzlichen Inverter für diejenigen Bits korrigiert werden, die eine ungerade Anzahl an Multiplexern durchlaufen. Dies geschieht vorteilhaft durch Vertauschen des XOR-Gatters mit dem XNOR- Gatter am Eingang des ersten Multiplexers. Der invertierte Übertrag wirkt sich lediglich auf die Verdrahtung der Multiplexer aus. Die Eingänge i₀ und i₁ müs sen vertauscht werden, wenn die Auswahl durch einen invertierten Übertrag ge schieht.

Beim Fortschreiten der Berechnung muß ein Übertrag immer größere Multi plexer, also immer mehr Gatter treiben. Das erhöht die Gatterlaufzeit und damit die Zeit für das Durchlaufen des kritischen Pfads. Dies kann verringert werden, indem entweder das Gatter, das dem treibenden Übertrag erzeugt, verdoppelt wird (ein Gatter zur Auswahl der nächsten Überträge, ein Gatter zur Auswahl der Summenbits), oder indem zusätzliche Puffer oder Inverter zum Treiben der Auswahl der Summenbits verwendet werden, also vom Übertrag nur ein Multi plexer und ein der oder wenige Puffer/Inverter getrieben werden müssen.

Der durch die Erfindung erreichbare Vorteil kann wie folgt abgeschätzt wer den:
Um die Summen in einem 64-Bit-Addierer ohne eingehenden Übertrag aus zuwählen, werden 192 2 : 2-Multiplexer benötigt, für die Auswahl der Überträge mindestens 63. Die Transistoranzahl für das Multiplexer-Netzwerk ist also min destens 2040, ohne Berücksichtigung zusätzlicher Puffer oder Inverter. Der kriti sche Pfad besteht aus einem sehr schnellen XOR-Gatter und sechs sehr schnellen Multiplexer-Gattern. Das XOR und XNOR-Gatter kann durch zwei Inverter (je zwei Transistoren) und einen 2 : 2-Multiplexer modelliert werden, welcher zwischen Eingang a und Eingang mit Hilfe der Kontrollsignale b und auswählt.

Unter Verwendung von NAND/NOR-Gattern zur Berechnung der Überträge (vier Transistoren pro Gatter), werden mindestens 3320 Transistoren für einen 64-Bit-Addierer ohne eingehenden Übertrag und mindestens 3832 Transistoren für einen 64-Bit-Addierer mit eingehendem Übertrag (unter Verwendung bekannter acht-Transisor invertierenden Multiplexer) benötigt.

Um die Treiberleistung der Multiplexer auf den kritischen Pfad (der Auswahl der Überträge) zu konzentrieren, also nur zwei Gatter (entweder zwei Multiplexer oder ein Multiplexer und ein Inverter/Puffer) pro Multiplexer getrieben werden, werden mindestens 31 Inverter oder Puffer (62 Transistoren) benötigt. Die Ver zögerung des Setups der Multiplexer, die die Summen auswählen, fällt weniger ins Gewicht, da auch die erzeugenden XOR-Gatter eine längere Laufzeit haben als die Übertrag-erzeugenden NAND/NOR-Gatter, und sich diese Verzögerung nicht aufsummiert.

Claims

1. Ein rekursiv aufgeteilter Addierer mit Übertrags-Auswahl, dadurch ge kennzeichnet, daß eine n Bit breite Summe und ein Bit Übertrag (n < 1) sowohl ohne als auch mit eingehendem Übertrag mit einem in Bit (höher wertige Komponente) und einem n-m Bit (niederwertige Komponente) breiten rekursiv aufgeteiltem Addierer mit Übertrag-Auswahl (m < n) da durch berechnet wird, daß beide Komponenten sowohl die Summe mit als auch ohne eingehenden Übertrag berechnen, und m + 1 Bit breite Multi plexer die Summen und Überträge der höherwertigen Komponente unter Verwendung der Überträge der niederwertigen Komponente auswählen.

2. Addierer nach Anspruch 1, dadurch gekennzeichnet, daß eine 1-Bit- Summe unter Verwendung von XNOR und XOR-Gattern mit und ohne eingehenden Übertrag berechnet wird, und die zugehörigen (ggf. invertier ten) Überträge mit AND und OR-Gattern bzw. NAND und NOR-Gattern berechnet werden.

3. Addierer nach Anspruch 1 und 2, dadurch gekennzeichnet, daß in (die Bitbreite der höherwertigen Komponente) die größte ganzzahlige Potenz von 2 kleiner n (die Breite des Addiers) ist, um die Ausbreitungszeit des Übertrags zu reduzieren.

4. Addierer nach Anspruch 1 bis 3, dadurch gekennzeichnet, daß invertie rende Multiplexer verwendet werden, und die Summen der 1-Bit-Elemente nach Anspruch 2 durch Vertauschen von XOR und XNOR-Gattern derge stalt invertiert werden und die Eingangssignale der Multiplexer dergestalt ausgetauscht werden, daß sich dasselbe Resultat ergibt, das sich auch bei Verwendung nicht-invertierender Multiplexer ergibt.