DE19544515C2 - Phasenverschiebungs-Korrekturgerät für einen Synchronisierungsdetektor in einem Satellitenfunk-Empfangssystem - Google Patents

Description

Die vorliegende Erfindung betrifft ein Korrekturgerät bei einem Synchronisierungssignaldetektor, das sich für ein Satellitenfunksendesystemformat und ein Satellitenfunkempfangssystemformat eignet, wie es in Korea und europäischen Gebieten eingesetzt wird, und zwar zum Durchführen einer Korrektur, damit Originaldaten ausgegeben werden, wenn 47-Synchronisierungsdaten um 180° unter Ausgabe als B8-Synchronisierungsdaten phasenverschoben werden, und insbesondere auf ein Phasenverschiebungs-Korrekturgerät in einem Synchronisierungsdetektor eines Satellitenfunk-Empfangs­ systems zum Erfassen und Korrigieren einer Phasenverschiebung um 180° während einer Synchronisierungsdetektion eines QPSK-Signals (QPSK = Quadratur-Phasenumtastungsmodulation).

Die US 4 435 826 beschreibt einen Synchronisierer, um Synchronisiermuster an den führenden Enden von Daten mit einer variablen Periode zu erkennen. Mit der Vorrichtung kann die Wahrscheinlichkeit von Fehlsynchronisationen verringert werden. Es sind dazu ein Datenvergleicher und ein Synchronisationsdetektor vorgesehen.

Die US 4 541 104 beschreibt eine Vorrichtung zum Vermindern der Häufigkeit von Fehlsynchronisationen aufgrund von zufälligen Fehlern. Es sind dazu ein Synchronisierungsdetektor und ein Synchronisierungsgenerator zum Vergleichen von Eingangsdaten und Synchronisierungsdaten vorgesehen.

Die Problematik der Erfindung wird anhand der Fig. 1 bis 3 erläutert.

Zum Demodulieren eines QPSK-Signals in einem Satellitenfunk-Empfangs­ system werden, wie in Fig. 1 gezeigt ist, I- und Q-Signale in einem Dekoder 10 dekodiert. Ein Synchronisierungssignal wird von einem Synchronisierungsdetektor 20 erfaßt. Demnach wird ein Fehler bei den I- und Q-Signalen, die über eine Trennschaltung (deinterleave circuit) 30 synchronisiert werden, im Hinblick auf ein übertragenes Datenpaket überprüft. Anschließend werden die I- und Q-Signale, die einer umfassenden Fehlerüberprüfung unterzogen wurden, in einen Read-Solomon-Dekoder 40 dekodiert, um in einem De-Scrambler 50 wiedergewonnen zu werden.

Hierbei wird ein gebräuchlicher Synchronisierungsdetektor 20 für die Demodulation des QPSK-Signals eingesetzt, damit das QPSK-Signal mit einem einzigen Synchronisierungswort demoduliert wird, und der entsprechende Schaltungsaufbau ist in Fig. 2 gezeigt.

Wie in Fig. 2 gezeigt ist, enthält der Synchronisierungsdetektor 20 gemäß der gebräuchlichen Technik einen Synchronisierungs-Komparator 1 zum Vergleichen der Eingangsdaten und der Synchronisierungsdaten und einen ersten Synchronisierungsdetektorteil 2 zum Durchführen einer Trennung, damit Synchronisierungsdaten von den Ausgangsdaten des Synchronisierungs-Komparators 1 getrennt werden. Ein Rahmenkomparator (window comparator) 3 vergleicht die Synchronisierungsdaten in einem Synchronisierungsdatenabschnitt des ersten Synchronisierungsdetektorteils 2, und ein Rahmenzähler 4 erzeugt einen Rahmenimpuls für den Synchronisierungsabschnitt des Rahmenkomparators 3. Ein zweiter Synchronisierungsdetektorteil 5 erfaßt ein Synchronisierungssignal aus dem Ausgangssignal des Rahmenkomparators 3, und ein Synchronisierungshaltespeicher 6 speichert das Ausgangssignal des zweiten Synchronisierungsdetektorteils 5 zum Erzeugen eines Synchronisierungsimpulses. Ein Serien/Parallel-Umsetzer 7 setzt die Eingangsdaten in parallele Daten um, und ein Datenhaltespeicher 8 speichert die Daten des Serien/Parallel-Um­ setzers 7 zum Erzeugen des Datenstroms.

Der so aufgebaute Synchronisierungsdetektor gemäß der gebräuchlichen Technik vergleicht die empfangenen Daten entsprechend einem in Fig. 3A gezeigten Format in einem Synchronisierungs-Komparator 1, damit die Synchronisierungsdaten in dem ersten Synchronisierungsdetektor 2 getrennt werden, wie in Fig. 3B gezeigt ist.

Die Synchronisierungsdaten werden mit dem von dem Rahmenzähler 4 zugeführten Impuls in dem Rahmen-Komparator 3 verglichen, wie in Fig. 3C gezeigt ist, damit sie dem zweiten Synchronisierungsdetektorteil 5 zugeführt werden. Durch diese Vorgehensweise erfaßt der zweite Synchronisierungsdetektorteil 5 das Synchronisierungssignal, wie in Fig. 3D gezeigt ist, wodurch ein Synchronisierungsimpulstakt mit Hilfe des Synchronisierungshaltespeichers 6 erzeugt wird.

In der Zwischenzeit werden die Eingangsdaten in parallele Daten in dem Serien/Parallel-Umsetzer 7 umgesetzt, damit diese als Datenstrom über den Datenhaltespeicher 8 bereitgestellt werden.

Jedoch wird der gemäß der gebräuchlichen Technik aufgebaute Synchronisierungsdetektor nur eingesetzt, wenn der Bitstrom mit einzigen Synchronisierungsdaten demoduliert wird, damit eine Phasenverschiebung von 90°, 180° und 270° während des Empfangs des QPSK-Signals vermieden wird, d. h. des QPSK-Signals mit dem übertragenen Datenpaket. Entsprechend eignet er sich nicht für die in Korea und im europäischen Bereich eingesetzten Satellitenfunksysteme, die mit einem unterschiedlichen Signal- (Übertragungs-) Format für die Unterscheidung einzelner Bereiche arbeiten.

Da zudem der De-Scrambler so aufgebaut ist, daß er rückgesetzt wird, wenn der Synchronisierungswert B8 ist, dient das Auftreten der Phasenverschiebung von 180° bei dem Synchronisierungssignal einem Rücksetzen des De-Scramblers immer dann, wenn die 47-Synchronisierungsdaten um 180° phasenverschoben wird, um als B8-Synchronisierungsdatenwort zugeführt zu werden. Demnach werden die auszugebenden demodulierten Daten in Daten verändert, die sich absolut von den Originaldaten unterscheiden.

Die vorliegende Erfindung wurde geschaffen, um die oben erwähnten Probleme zu lösen. Demnach besteht eine Aufgabe der vorliegenden Erfindung in der Schaffung eines Phasenverschiebungs-Korrekturgeräts in einem Synchronisierungsdetektor eines Satellitenfunk-Empfangs­ systems, bei dem die Zahl der B8-Daten und der 47-Daten bei den Eingangsdaten gezählt wird, damit das Auftreten einer Phasenverschiebung von 180° erfaßt wird, und bei dem eine durch die Bestimmung erfaßte Phasenverschiebung korrigiert wird, wodurch die oben genannten Probleme gelöst und die Zuverlässigkeit eines Satellitenfunkempfängers gewährleistet wird.

Zur Lösung dieser Aufgabe wird gemäß der vorliegenden Erfindung ein Synchronisierungsdetektor geschaffen, enthaltend:
einen ersten Synchronisierungsdetektorteil zum Trennen der zu detektierenden Synchronisierungsdaten von den Ausgangsdaten des Synchronisierungs-Komparators, einen Rahmenkomparator zum Vergleichen der Synchronisierungsdaten in einem Synchronisierungsdatenabschnitt des ersten Synchronisierungsdetektorteils, einen Rahmenzähler zum Zuführen eines Rahmenimpulses des Synchronisierungsabschnitts zu dem Rahmenkomparator, einen zweiten Synchronisierungsdetektorteil zum Erfassen eines Synchronisierungssignals aus einem Ausgangssignal des Rahmenkomparators, einen Synchronisierungshaltespeicher für das Zwischenspeichern eines Ausgangssignals des zweiten Synchronisierungsdetektorteils zum Erzeugen eines Synchronisierungsimpulses, einen Serien/Parallel-Umsetzer für das Umsetzen der Eingangsdaten in parallele Daten, und einen Datenhaltespeicher für das Zwischenspeichern von Daten des Serien/Parallel-Umsetzers zum Erzeugen des Datenstroms, wobei ein Synchronisierungsdetektors in einem Satellitensende-Empfangs­ system jeweils einen 47-Synchronisierungsdaten-Komparator und einen B8-Synchronisierungsdaten-Komparator zum Vergleichen der Eingangsdaten mit den 47-Synchroni­ sierungsdaten und dem B8-Synchronisierungsdaten enthält, sowie einen 47-Impulszähler zum Zählen eines 47-Synchronisierungsimpuls des 47-Synchronisierungsdaten-Kom­ parators. Zusätzlich zählt ein B8-Zähler einen B8-Synchronisierungsimpuls des B8-Synchronisierungsdaten-Kom­ parators, und ein Impulskomparator vergleicht die in den Zählern gezählten Worte, und ein Datenumsetzer ermöglicht das Durchführen der Eingangsdaten oder das Korrigieren der Eingangsdaten in normale Daten in Abhängigkeit von dem Vergleichsergebnis des Impulskomparators, und zwar vor dem Zuführen der Daten.

Die obigen Aufgaben und weitere Vorteile der vorliegenden Erfindung werden aus einer detaillierten Beschreibung der bevorzugten Ausführungsformen unter Bezug auf die beiliegende Zeichnung besser verständlich; es zeigen:

Fig. 1 ein Blockschaltbild zum Darstellen des Aufbaus eines Dekoderteils in einem allgemeinen Satellitensende-Empfangssystem;

Fig. 2 ein Blockschaltbild zum Darstellen eines Aufbaus eines Synchronisierungssignal-Detektors in dem mit gebräuchlicher Technik aufgebauten Satellitenfunksystems;

Fig. 3A bis 3D Signalzeitablaufdiagramme des mit der gebräuchlichen Technik aufgebauten Synchronisierungssignal-Detektors;

Fig. 4 ein Blockschaltbild zum Darstellen eines Aufbaus eines Phasenverschiebungs-Korrekturgeräts für einen Synchronisierungsdetektor gemäß der vorliegenden Erfindung; und

Fig. 5A und 5B Zeitablaufdiagramme zum Darstellen eines Korrekturbetriebs bei dem Phasenverschiebungs-Kor­ rekturgerät gemäß der vorliegenden Erfindung.

Im folgenden wird eine bevorzugte Ausführungsform eines Phasenverschiebungs-Korrekturgeräts für einen Synchronisierungsdetektor in einem Satellitenfunk-Empfangs­ system gemäß der vorliegenden Erfindung unter Bezug auf die beiliegende Zeichnung detailliert beschrieben.

Wie in Fig. 4 gezeigt ist, enthält das Phasenverschiebungs-Kor­ rekturgerät des Synchronisierungsdetektors in dem Satellitensende-Empfangssystem gemäß der vorliegenden Erfindung einen 47-Synchronisierungs-Komparator 1a zum Vergleichen von 47-Synchronisierungsdaten der Eingangsdaten und einen B7-Synchronisierungsdaten-Komparator 1b zum Vergleichen von B8-Synchronisierungsdaten der Eingangsdaten. Zudem vergleicht ein Synchronisierungs-Komparator 1 Synchronisierungsdaten der Eingangsdaten, indem er die Daten der Komparatoren 1a und 2b empfängt. Ein erster Synchronisierungsdetektorteil 2 trennt die Synchronisierungsdaten von den durch die Komparatoren 1a und 1b zugeführten Daten. Ein Rahmenkomparator 3 vergleicht die Synchronisierungsdaten in dem Synchronisierungsdatenabschnitt des ersten Synchronisierdetektorteils 2. Ein Rahmenzähler 4 führt einen Rahmenimpuls des Synchronisierabschnitts dem Rahmenkomparator 3 zu, und ein zweiter Synchronisierungsdetektorteil 5 umfaßt ein Synchronisierungssignal aus dem Ausgangssignal des Rahmenkomparators 3. Ein Synchronisierungshaltespeicher 6 hält das Ausgangssignal des zweiten Synchronisierungsdetektorteils 2 zum Erzeugen eines Synchronisierungsimpulses. Ein 47-Impulszähler 9 zählt den 47-Synchronisierungsimpuls des 47-Synchronisierungs-Kom­ parators 1a. Ein B8-Zähler 10 zählt den B8-Synchroni­ sierungsimpuls des B8-Synchronisierungs-Komparators 1b. Ein Impulskomparator 11 vergleicht die durch die Zähler 9 und 10 gezählten Werte. Ein Datenumsetzer 12 ermöglicht entweder ein unmittelbares Weiterleiten der intakten Eingangsdaten oder korrigiert diese zum Zuführen normaler Daten, und zwar in Abhängigkeit von dem Vergleichsergebnis des Impulskomparators 11, und ein Serien/Parallel-Umsetzer 7 setzt die Daten des Datenumsetzers 12 in parallele Daten um, und ein Datenhaltespeicher 8 hält die parallelen Daten des Serien/Parallel-Umsetzers 7 zum Zuführen des Datenstroms.

Ein Betrieb des Phasenverschiebungs-Korrekturgeräts des Synchronisierungsdetektors in dem Satellitensende- Empfangssystem gemäß der vorliegenden Erfindung, der wie oben aufgebaut ist, wird nachfolgend beschrieben.

Zunächst vergleicht der 47-Synchronisierungs-Komparator 1a die 47-Synchronisierungsdaten in dem Eingangsdatenstrom für das Zuführen eines entsprechenden Synchronisierungsimpulses, und der B8-Synchronisierungs-Komparator 1b vergleicht die B8-Synchronisierungsdaten in dem Eingangsdatenstrom für das Zuführen eines entsprechenden Synchronisierungsimpulses.

In diesem Zeitpunkt bezeichnet 47 und B8 einen Hexadezimalcode.

Der ausgegebene Synchronisierungsimpuls wird dem ersten Synchronisierungsdetektorteil 2 zugeführt und der 47-Synchronisierungsimpuls dem 47-Impulszähler 9 und der B8-Synchronisierungsimpuls dem B8-Impulszähler 10.

Zunächst trennt der Synchronisierungsdetektorteil 2 die Synchronisierungsdaten, wie in Fig. 3B gezeigt ist. Diese Synchronisierungsdaten werden mit dem Impuls des Namenzählers 4 in dem Rahmenkomparator 3 verglichen, wie in Fig. 3C gezeigt ist, zum Ausgeben an dem zweiten Synchronisierungsdetektorteil 5. Demnach erfaßt der zweite Synchronisierungsdetektorteil 5 das Synchronisierungssignal, wie in Fig. 3D gezeigt ist, damit der Synchronisierungsimpuls über den Synchronisierungshaltespeicher 6 abgegeben wird.

Andererseits zählt der 47-Impulszähler 9 die Anzahl der 47-Synchronisierungsimpulse des 47-Komparators 1a, und der B8-Impulszähler 10 zählt die Anzahl der B8-Syn­ chronisierungsimpulse des B8-Synchronisierungs-Komparators 1b. Hierbei beträgt im Fall normaler Daten, wie in Fig. 5A gezeigt ist, der Zählerstand des 47-Impulszählers 9 7 und derjenige des B8-Impulszählers ist 1.

In diesem Fall erzeugt der Impulskomparator 11 ein L-Signal als Vergleichsergebnis der beiden Zählerwerte, und der Datenumsetzer 12 ermöglicht ein unverändertes Durchleiten der Eingangsdaten, wenn das L-Signal und das Dateneingangssignal in Kombination bei dem Impulskomparator 11 empfangen werden, wodurch diese dem Serien/Parallel-Umsetzer 7 der nachfolgenden Stufe zugeführt werden.

Tritt jedoch die Phasenverschiebung von 180° auf, so wird der Zählerstand des B8-Impulszählers 10 größer als derjenige des 47-Impulszählers 9, wie in Fig. 5B gezeigt ist. In diesem Fall erzeugt der Impulskomparator 11 ein H-Signal als Vergleichsergebnis der beiden Zählerstände.

Der Datenumsetzer 12 setzt die Eingangsdaten um, wenn das H-Signal von dem Impulskomparator 11 empfangen wird, damit diese entsprechend den um 180°-phasenverschobenen Normaldaten korrigiert und als Ergebnis zugeführt werden.

Die Logikfunktion des Datenumsetzers 12 wird als konkreter Datenumsetzer 12 mit einem Exklusiv-ODER-Gatter realisiert.

Werden die Normaldaten oder die korrigierten Normaldaten bei dem Serien/Parallel-Umsetzer 7 empfangen, so werden die Eingangsdaten in parallele Daten in dem Serien/Parallel-Um­ setzer 7 umgesetzt, um dem Datenhaltespeicher 8 zugeführt zu werden.

Wie oben beschrieben, wird die 180°-Phasenverschiebung der Synchronisierungsdaten korrigiert, damit diese dem De- Scrambler der nachfolgenden Stufe zugeführt werden, so daß Normaldaten fortlaufend erzeugt werden. Demnach läßt sich bei dem Satellitensende-Empfangssystem für Korea und dem europäischen Bereich ein Betriebsfehler vermeiden, wodurch sich die Zuverlässigkeit des Geräts erhöht.

Obgleich die vorliegende Erfindung insbesondere unter Bezug auf eine bestimmte Ausführungsform gezeigt und erläutert wurde, ist für die mit dem Stand der Technik Vertrauten zu erkennen, daß zahlreiche Veränderungen in der Form und bei Details möglich sind, ohne von dem Sinngehalt und Schutzbereich der Erfindung abzuweichen, wie er durch die nachfolgenden Patentansprüche festgelegt ist.

Claims (2)

1. Synchronisierungsdetektor mit einem Synchronisierungs-Kom­ parator zum Vergleichen von Eingangsdaten und einem Synchronisierungsdaten, enthaltend:
einen ersten Synchronisierungsdetektorteil (2) zum Trennen der zu detektierenden Synchronisierungsdaten von den Ausgangsdaten des Synchronisierungs-Komparators,
einen Rahmenkomparator zum Vergleichen der Synchronisierungsdaten in einem Synchronisierungsdatenabschnitt des ersten Synchronisierungsdetektorteils (2),
einen Rahmenzähler (4) zum Zuführen eines Rahmenimpulses des Synchronisierungsabschnitts zu dem Rahmenkomparator (3),
einen zweiten Synchronisierungsdetektorteil (5) zum Erfassen eines Synchronisierungssignals aus einem Ausgangssignal des Rahmenkomparators (3),
einen Synchronisierungshaltespeicher (6) für das Zwischenspeichern eines Ausgangssignals des zweiten Synchronisierungsdetektorteils (5) zum Erzeugen eines Synchronisierungsimpulses,
einen Serien/Parallel-Umsetzer (7) für das Umsetzen der Eingangsdaten in parallele Daten, und
einen Datenhaltespeicher (8) für das Zwischenspeichern von Daten des Serien/Parallel-Umsetzers (7) zum Erzeugen des Datenstroms, und
ein Phasenverschiebungs-Korrekturgerät des Synchronisierungsdetektors in einem Satelliten­ sende-Empfangssystem enthält:
einen 47-Synchronisierungs-Komparator (1a) und einen B8-Synchronisierungs-Komparator (1b) jeweils zum Vergleichen der Eingangsdaten mit 47-Syn­ chronisierungsdaten und B8-Synchronisierungsdaten,
einen 47-Impulszähler (9) zum Zählen eines 47-Synchronisierungsimpulses des 47-Synchronisie­ rungs-Komparators;
einen B8-Zähler (10) zum Zählen eines B8-Synchro­ nisierungsimpulses des B8-Synchronisierungs-Kom­ parators;
einen Impulskomparator (11) zum Vergleichen der Zählerstände der Zähler (9, 10); und
einen Datenumsetzer (12) zum Durchleiten der Eingangsdaten oder zum Korrigieren der Eingangsdaten in normale Daten in Abhängigkeit von dem Vergleichsergebnis des Impulskomparators (11) vor dem Zuführen der Daten.

2. Phasenverschiebungs-Korrekturgerät eines Synchronisierungsdetektors in einem Satellitensen­ de-Empfangssystem nach Anspruch 1, dadurch gekennzeichnet, daß der Datenumsetzer (12) aus einem Exklusiv-ODER- Gatter für die Invertierung besteht, damit die Eingangsdaten in Abhängigkeit von einem Ausgangswert des Impulskomparators (11) zugeleitet werden.