DE1951771C3 - Verfahren und Schaltungsanordnung zur Analog-Digital- und/oder Digital-Analog-Umsetzung nach der erweiterten Zählmethode - Google Patents

Description

9. Schaltungsanordnung nach Anspruch 8 zur Durchführung des Verfahrens nach den Ansprüchen 3,4 oder 6, dadurch gekennzeichnet, daß regelbare Schwellenspannungserzeuger (LZ₁, LZ₂, ZJ₃) vorgesehen sind, daß zweistufige Entscheider (E₁. £\, £'₃) vorgesehen sind, daß eine Einrichtung zur Erzeugung einer Test-Analogspannung (LZ·,-, S₃) vorgesehen ist, daß ein Zähler (Z) mit zusätzlichen Zählstufen (Z₄ bis Z₇) vorgesehen ist, und daß eine vom Zähler (Z) gesteuerte Logikschaltung (L₁) zur Steuerung der Schwellenspannungserzeuger (LZ₁, U₂, LZ₃) und der Stromquellen [J₂. Jj) vorgesehen ist (Fig. 9).

10. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 2, dadurch gekennzeichnet, daß eingangsseitig ein Schieberegister (Sc/i₂) vorgesehen ist, dem Zähler (Z₈₁, Z_B2, Z_fl3) nachgeschaltet sind, die das Codewort aus dem Schieberegister (ScZi₂) übernehmen und die Stromquellen (J_BV J_B2, J₈₃) zur Ladung des empfangsseitigen Speichers (Sp₂) ein- und ausschalten, und daß ausgangsseitig ein Einzel- oder Multiplexschalter (S₂) vorgesehen ist (Fig. 3).

11. Schaltungsanordnung nach Anspruch 10 zur Durchführung der Verfahren nach den Ansprüchen 4, 5 oder 7, dadurch gekennzeichnet, daß zur Auswertung der Zählergcbnisse und Betätigung der Stromquellen (J₁, J₂, V₃) Auswerteschaltungen (AW _v AW₂, AW?) vorgesehen sind, daß eine gesteuerte Hilfsspannungsquelle (U₁₁), ein Vergleicher ( V) und eine Logikschaltung (L₄) zur Steuerung der Stromquellen (J₁, ./,) vorgesehen sind (Fig. 10).

12. Schaltungsanordnung nach einem der Ansprüche 8 bis 11, dadurch gekennzeichnet, daß Logikschaltungen (L₁, L₃) vorgesehen sind, die einen linearen 12-Bit-Code in einen 8-Bit-Code nach dem Gesetz der 1.3-Segment-Kompanderkennlinie und iiingekehit umsetzen (Fig. ⁽>. 10).

Die Erfindung betriff! ein Verfahren und eine Schaltungsanordnung zur Analog-Digital-Umsetzung nach der erweiterten Za'h'methode, bei dem ein sen-

deseitiger Speicher auf den Wert der Analogspannung aufgeladen oder entladen wird, bei dem der sendeseitige Speicher während eines ersten Schrittes zeitlincar um große Einheitsspannungen bis auf eine erste Restspannung, die kleiner als eine große Einheitsspannung ist, während einer ganzen Zahl von Taktimpulsen entladen wird, denen ein den großen Einheitsspannungen entsprechendes Gewicht zugeordnet ist und die mit dieser Gewichtsgröße gezählt werden, bei dem der sendeseitige Speicher während eines zweiten Schrittes zeitlinear um nächstkleinere Einheitsspannungen bis auf eine zweite Restspannung, die kleiner als eine nächstkleinere Einheitsspannung ist, während einer ganzen Zahl von Taktimpulsen entladen wird, denen ein den nächstkleineren Einheitsspannungen entsprechendes Gewicht zugeordnet ist und die mit dieser Gewichtsgröße gezählt werden, und bei dem der sendeseitige Speicher gegebenenfalls in entsprechenden weiteren Schritten entladen wird.

Ein derartiges Verfahren, soweit es die Analog-Digital-Umsetzung betrifft, ist aus der DT-AS 1 298 546 bekannt. Bei diesem Verfahren wird ein Kondensator, der auf den zu codierenden Wert aufgeladen ist, von eingeprägten Strömen entladen. In einem ersten Teilzählvorgang wird der Kondensator durch einen hohen Strom entladen bis eine bestimmte Spannungsschwelle durchlaufen wird. Die erste und jede weitere Entladungszeit ist ein ganzzahliges Vielfaches von Taktimpulsintervallen. In dem ersten Teilzählvorgang werden die Zählimpulse einer relativ hohen Stelle (Stufe hoher Wertigkeit) des Zählers zugeführt. Dies ergibt eine Grobcodierung und eine erste Restspannung (Quantisierungsrest). Diese erste Restspannung wird nun in einem zweiten Teilzählvorgang mit einem niedrigeren Entladestrom weiter codiert. Es ist eine einzige Spannungsschwdlc vorgesehen, die von der Kondensatorspannung im ersten Teilzählvorgang durchlaufen wird. Im zweiten Teilzählvorgang wird die Entladestromrichtung umgedreht und dieselbe Spannungsschwelle in umgekehrter Richtung erneut durchlaufen und so fort bis die gewünschte Feinauflösung erreicht ist. Dieses Verfahren ist beispielsweise für eine Taktfrequenz von 5 MHz vorteilhaft. Wird

die Taktfrequenz jedoch so hoch gewählt, daß — in

die Größenordnung der natürlichen Laufzeit des Verglcichers kommt oder diese unterschreitet, so schießt die erste Entladekurve weit über die Spannungsschwclle hinaus und es dauert längere Zeit bis über die zweite flachere Entladungskurve die Spannungsschwelle wieder erreicht wird.

Die Erfindung betrifft weiter ein Verfahren und eine Schaltungsanordnung zur Digital-Analog-Umsetzung nach der erweiterten Zählmethode für digitale Signale, die Informationen über Anzahlen von ersten, zweiten und gegebenenfalls weiteren Taktimpulsen enthalten, denen jeweils andere Gewichte zugeordnet sind.

Die der Erfindung zugrunde liegende Aufgabe besteht darin, ein Verfahren und eine Schaltungsanordnung zur Analog-Digital- und/oder Digital-Analog-Umsetzung zu realisieren, das für wesentlich höhere Zählfrequenzen, insbesondere von 10 MHz an aufwärts und/oder für kurze Umsetzungszeiten geeignet ist und eine hohe Auflösung (hohe Bit-Zahl) und eine sehr gute Reproduzierbarkeit aufweist.

Ausgehend von der Analog-Digital-Umsetzung der einleitend geschilderten Art w>rd diese Aufgabe erfindungsgemäß dadurch gelöst, daß für jeden Schritt eini Spannungsschwelle eingeführt wird, bei deren Durch laufen durch die Spannung des sendeseitigen Spei chers die Entladung mit gleich großen Einheitsspan nungen beim nächsten Taktimpuls beendet wird, unc jede Spannungsschwclle jedes Schrittes um eine der jeweiligen Schritt zugeordnete Einheitsspannung vor dem Nullwert des Analogsignals abgesetzt wird.

Im Gegensatz zum bekannten Verfahren wird dei

ίο Wert des Hinausschießens der ersten Entladungskurve über die erste Spannungsschwelle bei der Festlegung der zweiten Spannungsquelle einkalkuliert, se daß der Zeitverbrauch gegenüber dem bekannter Umsetzer geringer ist.

Ausgehend von der bekannten Digital-Analog-Umsetzung wird diese Aufgabe erfindungsgemäß dadurch gelöst, daß aus den digitalen Signalen die Anzahlen der den verschiedenen Gewichten zugeordneten Taktimpulse abgeleitet werden und daß für jeder Taktimpuls eine seinem zugeordneten Gewicht entsprechende Ladungsmenge einem empfangsseitiger Speicher zur Bildung des Analogsignals derart zugeführt wird, daß gleich große Ladungsmengen wenigstens zum Teil gleichzeitig oder nacheinander und Folgen von jeweils gleich großen Ladungsmenger gleichzeitig oder nacheinander übermittelt werden. Um den großen Vorteil des klassischen Zählverfahrens, nämlich die hohe Stufengenauigkeit, auch bei diesem Teilzählverfahren zu erhalten, muß eine Reihe von Maßnahmen ergriffen werden, die verhindern, daß sich Stufenfchler gerade an den »Nahtstellen des Verfahrensablaufs« ergeben. Außerdem muß ein optimaler Zeitablauf innerhalb des Taktgefüges eines Pulscodemodulationssystems garantiert werden.

Zum Vergleich der Spannungen am sendeseitigen Speicher mit den Spannungsschwellen werden Vergleicherschaltungen, meist mehrstufige Differenzverstärker, benützt. Eine derartige Schaltung hat eine mehr oder weniger große Laufzeit, die inkonstant ist und nicht nur von der Temperatur, von Bauteilestreuung usw., sondern auch von der Steilheit des Spannungsdurchlaufs und von der Vorgeschichte der Differenzspannung abhängt. Insbesondere bei hohen Zählfrequenzen verfälschen diese Laufzeiten das Zählergebnis. Dem wirkt eine vorteilhafte Verfahrensvariante entgegen, die dadurch gekennzeichnet ist, daß bei einer bei Vergleich der Spannung des sendeseitigen Speichers und der Schwellenspannung auftretenden Laufzeit die Spannungsschwellen derart verschoben werden, daß die Knickpunkte jeweils zeitlincarer Abschnitte des Entladevorganges zweier Schritte zwischen den Spannungsschwellen dieser Schritte liegen, daß ferner die Spannungsschwellen zusätzlich derart verschoben werden, daß die Span-

nungsdifferenz zwisychen einer Spannungsschweile eines η-ten Schrittes und dem Knickpunkt der jeweils zcitlinearen Abschnitte des Entladungsvorganges dieses und des vorhergehenden (n-l)-ten Schrittes einen Mindestbetrag nicht unterschreitet, der so gewähl t

wird, daß die Laufzeit des zum η-ten Schritt gehörigen Vergleichers zum Vergleich der Spannung des sendeseitigen Speichers und der Schwellenspannung unabhängig von der Differenz dieser Spannungen ist, und daß das Zählergebnis jedes Schrittes entsprechend der

6_S Verschiebungen der Spannungsschwellen korrigiert wird.

Zur Vermeidung von Stufcnfchlern muß die Ansteuerung der Entladungen genau im Raster der Takt-

impulse erfolgen. Zur Entladung des sendeseiligen Speicheis wahrend einer ganzen Zahl vdn Taktimpulsen und oder zur Zuführung der jedem Taktimpuls nach dem zugeordneten Gewicht entsprechenden Ladungsmenge zum empfangsseitigen Speicher ist daher eine Verfahrunsvariante vorteilhaft, die dadurch gekennzeichnet ist. daß aus dem Systemtaktgefuge der Analog-Digital- und oder Digital-Analog-Umsetzung abgeleitete und oder aus den Vergleiehsergebnissen der Vcrgleicher herrührende, in der Amplitude undoder in der Zeit analoge Steuerbefehle mittels einer wenigstens zweifachen Entscheidung, die in einer Abfrage der Steuerbefehle durch die Taktimpulse zum Zweck der Digitalisierung und Synchronisierung dieser Steuerbefehle auf die Taktimpulse und in einer weiterer) Abfrage des bei der ersten Abfrage ermittelten Ergebnisses in derselben Art und zum selben Zweck und gegebenenfalls in weiteren Wiederholungen der Abfrage besteht, den Beginn und oder das Ende eines Entladungsschrittes des sendeseitigen Speichers auslösen und/oder zur Definition der dem empfangsseitigen Speicher zuzuführenden Ladungsmengen und/oder zum Beginn und oder Beenden der Zählung der Taktimpulse dienen, und daß ferner die Schwellenspannungcn zum Ausgleich der bei der wenigstens zweifachen Entscheidung auftretenden Laufzeit verschoben werden und das Zählergebnis jedes Schrittes entsprechend diesen Verschiebungen korrigiert wird.

Vorteilhaft ist es weiterhin, wenn den aus dem digitalen Signal gewonnenen Anzahlen der verschiedenen Gewichte zugeordneten Taklimpulse wenigstens ein Taktimpuls zur Verhinderung einer Veränderung der Ladungsmenge infolge von unterschiedlichen Laufzeiten der Ein- und Ausschaltvorgänge der Übermittlung der Ladungsmengen und der Einschwingvorgänge und Anstiegszeiten der den Ladungsmengen zugeordneten Ströme hinzugefügt wird.

Vorteilhaft ist es auch weiterhin, die Spannungsschwellen und die Verhältnisse der sendeseitigen Einheitsspannungen zueinander zu regeln. Während für die Verhältnisse der Einheitsspannungen zueinander das neue Verfahren aus Gründen der Stufengenauigkeit eine Regelung vorteilhaft macht, ist die Regelung für die Spannungsschwellen aus Gründen eines optimalen Ablaufs der Analog-Digital-Umsetzung (optimaler Ouantisierungsresl) und zum Zweck der Zuordnung des Aussteuerbereichs des Umsetzers auf das umzusetzende Signal vorteilhaft. Zum Zweck der beiden Regelungen wird in gewissen zeitlichen Abständen eine Test-Analog-Digital- und/oder Test-Digital- Analog-Umsetzung vorgenommen.

Zur Festlegung der Spannungsschvvellcn und zur Dimensionierung der Verhältnisse der sendeseitigen Einheitsspannungen zueinander ist eine Verfahrensvariante vorteilhaft, die dadurch gekennzeichnet ist. daß in definierten Zeitabständen eine Test-Analog-Digital-Umsetzung und dabei eine Analyse der Zählergebnisse der einzelnen Schritte derart durchgeführt wird, daß jede zu einem Schritt gehörige Spannungsschwelle derart geregelt wird, daß zwei benachbarte Zählergcbnisse bei einer Vielzahl von betrachteten Test-Analog-Digital-Umsetzungcn mit gleicher statistischer Häufigkeit bei ein und derselben Testanalogspannung und oder bei ein und derselben Restspannung der einen Große auftreten und daß eine Abweichung von der gleichen statistischen Häufigkeit als Regelkriti-rium dient, daß feiner die Verhältnisse der Einheitsspannungen untereinander derart geregelt werden, daß zwei benachbarte Zählei gebnisse bei einer Vielzahl von betrachteten Test-Analog-Digilal-Umsetzungen mit gleicher statistischer Häufigkeit bei ein und derselben Ristspannung der durch einen anderen Ablauf der vorangegangenen Schritte möglichen anderen Größe auftreten, einer Restspannung, die aus ein und deiselben Test-Analogspannung hervorgeht wie die Restspannung der einen Größe, und daß eine Abweichung von der gleichen statistischen Häufigkeit als Regelkriiorium dient, und daß ferner die bei einem Verfahren mit /i-Schriitcn 2" verschiedenen in gleicher statistischer Häufigkeit auftretenden Varianten von Zählergebnissen der einzelnen Schritte

'5 zu einem Gesamtzählergebnis in zwei in gleicher statistischer Häufigkeit auftretenden benachbarten Werten repräsentiert führen, das der Test-Analogspannung als Digitalwelt entsprechen soll.

Zur Dimensionierung der Verhältnisse der empfangsseiligen Ladungsmengen zueinander ist eine Verfahrensvariante vorteilhaft, die dadurch gekennzeichnet ist, daß in definierten Zeilabständen eine Test-Digital-Analog-Umsetzungund dabei eine Analyse der im empfangsseitigen Speicher nach beendeter Umsetzung aufgetretenen Analogspannungen derart durchgeführt wird, daß die Verhältnisse der den jeweiligen Gewichten entsprechenden Ladungsmengen untereinander so geregelt werden, daß jeweils zwei einerseits ohne den Ersatz, andererseits durch den Ersatz der jeweils nächstgrößeren Ladungsmenge durch eine entsprechende Vielzahl von nächstkleineren im emptangsseitigen Speicher auftretenden Analogspannungen miteinander verglichen werden und ihre Differenz als Regelkriterium für die Verhältnisse der den jeweiligen Gewichten entsprechenden Ladungsmengen untereinander benützt wird.

Für die Analog-Digital-Umsetzung ist eine Schaltungsanordnung vorteilhaft, die dadurch gekennzeichnet ist, daß eingangsseitig ein Einzel- oder Multiplexschalter vorgesehen ist, daß diesem nachgeschaltet der sendeseitige Speicher vorgesehen ist, daß ein erster Verglcicher zum Vergleich der Spannung des sendeseitigen Speichers und einer von einem ersten Schwellenspannungserzeuger erzeugten ersten Schwcllenspannung vorgesehen ist, daß dem Ausgang des ersten Vergieichers nachgeschaltet ein erster Entscheider vorgesehen ist, daß weitere aus Verglcicher Schwellenspannungserzcuger und Entscheider bestehende Stufen vorgesehen sind, die jeweils von dci Ausgangsspannung des Vergleichers der vorherge henden Stufe angesteuert werden, daß jedem Ent scheider eine Stromquelle zur Entladung des sende seitigen Speichers und ein Zähler derart zugeordne ist, daß die erste Stromquelle und der erste Zähle durch einen Takt mit Hilfe einer Entscheidung cinge schaltet und bei Übereinstimmung der Spannung de sendeseitigen Speichers mit der ersten Schwellen Spannung taktgestcuert abgeschaltet werden, und da die Abschaltung in einer Stufe jeweils eine Einschal tung in der nachfolgenden Stufe bewirkt, und daß fei ner ein Schieberegister zur Aufnahme und Abgab der Zählergebnisse aller Zähler in Form eines Codi wortes vorgesehen ist.

Für hohe Zählfrequenzen und oder kurze Umsc zungszeiten ist es bei einer derartigen Schaltungsai Ordnung vorteilhaft, wenn regelbare Schwcllenspai nungserzeuger vorgesehen sind, wenn zweistufij Entscheider vorgesehen sind, wenn eine Einrichtui

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zur Erzeugung einer Testanalogspannung vorgesehen ist, wenn ein Zähler mit zusätzlichen Zählstufen vorgesehen ist und wenn eine vom Zahler gesteuerte Logikschaltung zur Steuerung der Schwellenspannungserzeuger und der Stromquellen vorgesehen ist.

Für die Digital-Analog-Umsetzung ist eine Schaltungsanordnung vorteilhaft, die dadurch gekennzeichnet ist. daß eingangsseitig ein Schieberegister vorgesehen ist, dem Zähler nachgeschaltet sind, die das Codewort aus dem Schieberegister übernehmen und die Stromquellen zur Ladung des empfangsseitigen Speichers ein- und ausschalten, und daß ausgangsseitig ein Einzel- oder Multiplexschalter vorgesehen ist.

Zur Erzielung hoher Zählfrequenzen und oder Umsetzungszeiten ist es vorteilhaft, wenn zur Auswertung df'r Zählergebnisse und Betätigung der Stromquellen Auswerteschaltungen vorgesehen sind, wenn eine gesteuerte Hilfsspannungsquelle, ein Vergleicher und eine Logikschaltung zur Steuerung der Stromquellen vorgesehen sind.

Enthält ein PCM-System beispielsweise einen Kompander mit 13-Segment-Kompanderkennlinie für einen 8-Bit-Code, ist es vorteilhaft, wenn Logikschaltungcn vorgesehen sind, die einen linearen 12-Bit-Code in einen 8-Bil Code nach dem Gesetz der 13-Segment-K.ompanderkennlinic und umgekehrt umsetzen.

An Hand von Ausführungsbeispielcn wird die Erfindung nachstehend näher erläutert.

Fig. 1 zeigt ein Diagramm zur Erläuterung des erfindungsgemäßen Verfahrens. Beim dort gewählten Beispiel ist der Übersichtlichkeit halber nur ein Verhältnis der Einheitsspannungen von 16:4:1 und eine Codierung auf 6-Bit vorgesehen. Die Vorteile des erfindungsgemäßen Verfahrens treten in der Praxis jedoch erst dann voll in Erscheinung, wenn ein höheres Verhältnis der Einheitsspannungen zueinander vorgesehen wird. Fig. 2 zeigt eine Schaltungsanordnung zur Realisierung des an Hand der Fig. 1 erläuterten Verfahrens.

In Fig. 1 sind auf der Ordinate umzusetzende Analogspannungen α mit speziellen Analogspannungswerten M₁ bis n_u sowie drei Schwcllenspannungen S₁, .V₂ und .V₃ aufgetragen. Weiter trägt die Ordinate einen Raster kleinster Einheitsspannungen 0 bis 32, wobei 31 bzw. 32 die Mitte des Bereiches auftretender Analogspannungen darstellt. Längs der Abszisse ist die Zeit t mit einem Zeitraster /,, bis f₆ aufgetragen.

Für jeden Analogspannungswert λ, bis n₁₃ ist die erfindungsgemäße schrittweise Entladung dargestellt, wobei die Ziffern der Entladungskurven den Indizes der zugehörigen Analogspannungswerte entsprechen. Die Steigungsverhältnisse der Entladungsschritte betragen 16:4:1. Die Abschnitte aller Entladungskurvcn gleicher Steigung sind durch die Indizes 16,4 bzw. 1 gekennzeichnet.

Die Entladung des Analogspannungswertes M₁ = 32,5 erfolgt auf folgende Weise: Es muß festgestellt werden, wie oft die größte Einheitsspannung 16 (16 mal die kleinste Einheitsspannung) in das abzuwägende Analogsignal α, = 32,5 hineinpaßt. Es wird im ersten Schritt bis zum Zeitpunkt /, eine große Einheitsspannung 16 und bis zum Zeitpunkt I₂ eine weitere große Einheitsspannung 16 abgezogen (Kurve I₁₆). Es verbleibt eine Restspannung 0,5, die in weder die Einheitsspannung 4 noch die Einheitsspannung 1 noch einmal hineinpaßt. Die Umsetzung endet demestsj\n

nach bei der Restsp\nnung 0.5.

In die Analogspannung «, = 31.5 pal.il die gmi.V* Einheitsspannung 16 nur einmal hinein. Zum Zeitpunkt I₁ verbleibt eine Restspannung 15.5, womit der erste Schiit! beendet ist (Kurve 2,,,). Im zweiten Schritt mit dem Kurvenabschnitt 2., wird festgestellt, wie oft die Einheitsspannung 4 in die Spannung 15.5 hineinpaßt. Nach den Zeitabschitten i,. /, und i₄ verbleibt eine Restspannung 3,5. In diese paßt die Ein- ;o heitsspannung 4 nicht mehr hinein, so daß der zweite Schritt beendet ist. In die Spannung 3,5 paßt jedoch die Einheitsspannung 1 dreimal hinein. Es beginnt der Kurvenabschnitt 2, in den Zeitabschnitten r₅. /,, und I₁. Zum Zeitpunkt t-, verbleibt eine Restspannung 0.5. Während bei der Entladung 1 lediglich ein Schritt vorgenommen wurde, wurden bei der Entladung 2 alle drei Schritte vorgenommen.

Bei der Umsetzung der Analogspannung M₃ laufen

ebenfalls alle drei Schritte ab, jedoch werden im Gegensatz zur Umsetzung der Analogspannung M₂ im

dritten Schritt nur zwei Zeitabschnitte gezählt (Kurve

Bei der Umsetzung der Analogspannung M₄ = 17.5 läuft während des Zeitabschnittes I₁ der erste Schritt und während des Zeitabschnittes I₁ der dritte Schritt ab. Bei der Analogspannung M₅ = 16,5 läuft bis zum Zeitabschnitt r, der erste Schritt ab und es verbleibt eine Restspannung 0,5.

Bei den Analogspannungen o_h=\5,5. M₇ = 14,5 und M₈ = 5,5 laufen die zweiten und dritten Schritte ab, während bei den Analogwerten a_lo = 3,5,

M₁₁ = 2,5 und a_n = 1,5 lediglich der dritte Schritt über verschiedene Zeiträume abläuft.

Die Analogspannung a_u = 0,5 ist kleiner als die kleinste Einheitsspannung 1, d. h., daß dieser Wert nicht umgesetzt wird. Dasselbe erfolgt bei negativen Analogspannungen.

Die Schaltungsanordnung nach Fig. 2 zeigt einen

Analog-Digital-Umsetzer mit einem Eingang /I₁ und

einem Ausgang C₁. Der Umsetzer enthält einen Schalter S₁, der im Falle eines Multiplexsystems die Gesamtheit der Multiplexschalter repräsentiert, einen sendeseitigen Speicher Sp₁, drei Vergleichcr V₁ bis

V₃, drei Entscheider E₁ bis E₃, drei Schwellenspannungserzeuger t/ bis f7_tj, drei Quellen eingeprägter

Ströme J_Al bis J₄₃, drei zweistufige Zähler Z_Ai bis

Z₄₃ sowie ein Schieberegister ScZj₁.

Es sind eine Systemtaktversorgung Γ. ein Takt T₁ für den Multiplexschalter S₁, ein Takt T₂ für den Start der Umsetzung und ein Takt T₃ für die Ausgabe des Schieberegisters ScZi₁ vorgesehen.

Die Wirkungsweise des Analog-Digital-Umsetzer* nach Fig. 2 ist folgende: An die Eingangsklemme A_x wird eine Analogspannung α angelegt. Wird dei Schalter S₁ durch den Takt T₁ geschlossen, wird dei Speicher Sp₁ auf den Wert der Analogspannung 0 aufgeladen.

Der Verglcicher V₁ vergleicht die Spannung arr Speicher Sp₁ mit der Schwellenspannung s, de: Schwellenspannungserzeugers t/_I( und gibt an seinen Ausgang das Vergleichsergebnis,' d. h. die verstärkte Differenzspannung der beiden verglichenen Span nungen ab. Dieses Vergleichsergebnis gelangt einer seits an den Verglcicher F₂ und andererseits an der ersten Entscheider E₁. Dieser schaltet gegebenenfall· zum Takt T₂ die Stromquelle J_A] zur Entladung de; Speichers Sp₁ während einer ganzen Zahl von Takt impulsen Γ ein, was im Zahler Z₄₁ gezählt wird. Dei

Vergleiche!" K₁ gibt unabhängig vom Takt /\ sein Vergleichsergebnis in analoger Form an den EnI-seheider E₁. Sobald die Spannung des Speiehers .S'/), die Schwellenspannung V₁ erreicht, schlagt das Ausgangsdifferenzsignal des Vergleichers K₁ um und der Entscheider E₁ schaltet beim Eintreffen des nächsten Taktimpulses die Stromquelle ./.,, und den Zähler Z,, ab. Gleichzeitig teilt er dies dem zweiten Entscheider /;, mit, der die Stromquelle J_A1 und den Zähler Z₁, einschaltet. Von diesem Augenblick an erfolgt die Entladung mit der Steigung 4. Während dieser Zeit arbeitet bereits der Vcrgleichcr V₂. der die Differenzspannung des Vt.rgleichers K₁ mit der zweiten Schwcllcnspannung .S₂ des Schwcllenspannungserzeugers U_s vergleicht. Schlägt die Ausgangsspannung des Vergleichen V₂ um, so wird beim Eintreffen des nächsten Taktimpulses Γ der Entscheider E₂ zurückgesetzt, wodurch die Stromquelle J_A2 und der Zähler Z_{A 2} abgeschaltet wird. Gleichzeitig wird der Entscheider E₃ angesteuert, der die Stromquelle V_-13 und den Zähler Z₄₃ startet. Dieser dritte Teilzählvorgang wird durch den Vcrglcicher K₃ kontrolliert, der die Ausgangsspannung des Vergleiehers K₂ mit der dritten Spannungsschwelle .v₃ vergleicht und im Augenblick der Spannungsgleichheit einen Umschlag seiner Ausgangsspannung an den dritten Entscheider E, abgibt, der bei Anliegen des nächsten Taktimpulses T die Stromquelle V₄₃ und den Zähler Z.₁₃ abschaltet. Das Zählergebnis der Zähler Z₄, bis Z₄₃ wird in das Schieberegister ScIi_x übernommen und es entsteht in ihm ein 6-Bit-Codcwort, das während des Taktes 7", am Ausgang C₁ abgegeben wird.

Fig. 3 zeigt einen Digital-Analog-Umsetzer mit dem Eingang C₂ und dem Ausgang A₂. Der Umsetzer enthält ein Schieberegister Sch₂, drei zweistufige Zäh- ;>s ler Z_fll bis Z_ß3, drei Stromquellen J_BX bis V_B3, einen empfangsseitigcn Speicher Sp₂ und einen Schalter S₂. der bei einem Multiplexsystem die Gesamtheit der Multiplexschaltcr repräsentiert.

Zur Steuerung der Zähler Z_B, bis Z_fl3 dient die zentrale Taktversorgung Tund zur Entleerung des Schieberegisters ScIi₂ ein Takt T₄.

Die Wirkungsweise des Digital-Analog-Umsetzers nach Fig. 3 ist folgende: Das ankommende Codewort wird im Schieberegister ScIi₂ zum Takt 7₄ übernommen. Ist es vollständig eingespeichert, wird es an die Zähler Z₈₁ bis Z_ß3 abgegeben. Diese drei Zähler repräsentieren jeder für sich die im Codewort enthaltene Zahl der ihnen zugeordneten Einheitsspannungen 16, 4 bzw. 1. Die Zählimpulsc Γ werden in den einzelnen Zählern gleichzeitig oder nacheinander bis zu einem bestimmten Zählerstand gezählt, währenddessen die Stromquellen J_BX bis ./_ß3 eingeschaltet werden. Die eingeprägten Ströme dieser Quellen laden den empfangsseitigen Speicher Sp₂ auf bis die Zähler ihre Zählung beendet haben und bis damit der am Eingang A_x angelegte Analogwert α wieder erreicht ist. Die Analogspannung wird über den Schalter S₂ an den Ausgang A₂ gegeben, dem ein Filter nachgeschaltet sein kann.

Die an Hand der Fig. 1 und 2 beschriebene einfache Umsetzung für nur 6 Bit ist für die Praxis weniger interessant als beispielsweise eine 12-Bit-Umsetzung von der im folgenden die Rede sein wird. Die Steigungsvcrhältnissc der Entladungsschritte betragen dann 256:16:1.

Für hohe Zählfrequcnzen und-'oder Umsetzungszeiten ergeben sich infolge von unvermeidlichen Ϊ »

Laufzeiten Probleme, die im folgenden erörtert werden und zu Erweiterungen des vorstehend beschriebenen Verfahrens und der vorstehend beschriebenen Schaltungsanordnung führen.

In Fig. 4 werden der Übergang von einem Teilzählvorgang in den nächsten Teilzählvorgang und die dabei auftretenden Verzögerungszeiten dargestellt. Der Vorgang wird mit Hilfe von vier Amplituc'enproben (i\ bis a\ näher erläutert. Die sich jeweils zeitlich ändernde Spannung α am Speicher Sp₁ durchläuft eine Schwelle A_n. Nach der Laufzeit /, des Vergleiehers K_n wechselt die Spannung b an dessen Ausgang zeitlich analog aber verzögert gegenüber dem Zeitpunkt des Durchlaufens der Schwelle .V_n. Die Vergleicherausgangsspannung b wird mit dem Codiertakt T erfindungsgemäß einer doppelten Entscheidung unterworfen und es entstehen nach der ersten Entscheidung Signale d und nach der zweiten Entscheidung die beiden zueinander komplementären Signale e und /, deren Umschläge nun exakt zeitlich im Raster des Codiertaktes T liegen und mit denen der eine Entladungsstrom des Teilzählvorganges /1 aus- und der Entladestrom des anderen Teilzählvorganges η + 1 eingeschaltet wird. Mit dem Signal ä des ersten Entscheiders werden außerdem der Zähltakt g für den ;i-ten Sehritt aus- und der Zähltakt h für den (11+ Uten Schritt eingeschaltet.

In Fig. 4 gehen neben der Laufzeit /, des Vergleiehers V_n noch die Laufzeit /_; der beiden Entscheüervorgänge dargestellt. Diese und weitere Verzögerungszeiten wie /,, die die Verzögerungszeiten der Stromeinschaltungen repräsentiert, werden mit Hilfe einer entspiechenden Potentialänderung der Schwelle V_n unwirksam gemacht, um für den jeweils folgenden Teilzählvorgang einen optimalen Quantisierungsrest zu erhalten. Diese Potentiaiänderung kann mit Hilfe einer Regelung bestimmt oder in zeitlich weniger kritischen Fällen auch fest eingegeben werden. Durch die aus Gründen eines optimalen Zeitablaufs notwendig werdenden zwei oder mehreren Spannungsschwellen kann auf die Umkehrung der Entladcströme von einem zum anderen Teilvorgang verzichtet werden, wie es bei der eingangs genannten deutschen Auslegeschrift vorgeschlagen wurde.

Fig. 5 demonstriert die Nichtlinearität eines Zählers am Zählbeginn im Teilzählvorgang η durch unterschiedliche Laufzeit des Vergleiehers durch unterschiedliche Vorgeschichte der Differenzspannung des vorgeschalteten Vergleichers. Zum Vergleich der Analogspannung α am Speicher Sp_x oder einer Vergleicherausgangsspannung mit der Spaimungsschwellc wird, eine Vcrglcicherschaltung, meist ein mehrstufiger Differenzverstärker, benützt. Eine derartige Schaltung hat eine mehr oder weniger große Laufzeit. Diese Laufzeit ist inkonstant und hängt nicht nur von der Temperatur, von Bauteiiestreuungen usw. ab, sondern auch von der Steilheit des Spannungsdurchlaufs und von der Vorgeschichte der Differenzspannung. So ist die Laufzeit eines Differenzverstärkers um so kleiner je kleiner die Differenzspannung war, bevor sie sich zeitlich ändert. In Fig. 5 werden diese unterschiedlichen Laufzeiten k_x bis k-, am Beispiel des Beginns der Zählung und die Auswirkung dieser inkonstanten Laufzeiten auf die Zeitstufcngrößen Hi₁ bis W₅ gezeigt. Es ergibt sich eine starke Vergrößerung der ersten Zeitstufen. Dieser Effekt, der sich auch beim klassischen Zählcodierer ergibt, geht um so stärker in die Zeitstufengenauigkeit ein je grö-

I'er die unterschiedliche Laufzeit in bezug auf die Zeit derZählpulsintervalle /„ bis /₁₇ ist. Daneben wirkt sieh auf die Zeitstufengenauigkeit bei Beginn des Zahlvorganges auch der Einschwingvorgang der Stromeinschaltung ungünstig aus. Diese Effekte, die sich schon für den klassischen Zählcodierer störend auswirken, sind fi'r das erfindungsgemäße Zählverfahren mit Teilzähl vorgängen noch weitaus schädlicher. Zur Abhilf.■ wird deshalb jeder Teilzähler mit einem Vorlaufvorgang betrieben. Erst wenn die volle Zeitsrufengcnauigkeit erreicht ist, beginnt der eigentliche auswertbare Zählvorgang, beispielsweise ab der Zahlstufe /',,. Bei einem Analog-Digital-Umsetzer für 32 Kanäle ergab sich mit einem Codiertakt 7" von 25 MHz eine notwendige Vorlaufzeit von etwa 250 ns.

Diese erfindungsgemäße Verfahrensvariante läßt sich vorteilhaft auch bei anderen nach der Zählmethode arbeitenden Umsetzern anwenden.

Die Fig. 6 und 7 zeigen das Prinzip des Ein- und Ausschaltvorganges des Stromes der ersten Stromquelle Λ ι bzw. J₁ mit Hilfe der bereits beschriebenen doppelten Entscheidung. Für das Ein- und Ausschalten der Entiadeströme im Analog-Digital- und Digital-Analog-Umsetzer müssen die Zählintervalle sehr genau sein. Für die Aussteuerung der Zähler sind Phasenfehler bis zu einem bestimmten Ausmaß uninteressant. Die Ansteuerung der Entladeströme muß jedoch genau im Raster des Taktes T erfolgen, da es sonst zu großen Zeitstufenfehlern kommt.

Das Problem der zeitlich quantisierten Stromsteuerung kann in die Synchronisierung des Codier- bzw. Decodiertaktes T auf die Taktfolge des Gesamtsystems (PCM-System) und auf das quantisierte Ausschalten durch die Vergleicherausgangsspannung aufgeteilt werden. Es ist in PCM-Systemen oft nicht möglich, einen echten Synchronbetrieb zwischen dem Codier-und Decodiertakt 7'und dem Takt 7, herzustellen. Zur Realisierung des Problems kann als Zählgenerator ein Sinusgenerator, der ein- und ausgeschaltet wird, verwendet werden. Die Beherrschung des dabei auftretenden Ein- und Ausschwingvorganges für Generatoren hoher Frequenzen ist äußerst schwierig. Außerdem würden bei dem hier zu beschreibenden Verfahren zusätzliche Schwierigkeiten durch einen notwendigen Quarzbetrieb entstehen. Deshalb wird hier kein »Start-Stop-Generator« verwendet. Der Codier- oder Decodiergenerator läuft vielmehr ständig und völlig frei zum Systemtaktgefüge ('/■„ T₂,...)

Im folgenden wird beschrieben, wie die oben aufgestellte Forderung, daß die Ansteuerung der Gewichtsströme genau im Raster des Codier- bzw. Decodiertaktes T erfolgt, erfüllt wird. Aus der Fiequcnz des Zählgenerators wird ein Taktimpuls T erzeugt. Aus dem Systemtaktgefüge des PCM-Systems wird ein Startimpulf ο in Fig. 6 abgeleitet, der als Information zusammen mit dem Codier- oder Decodiertakt T einem ersten Entscheider zugeführt wird. Dieser Entscheider besteht vorteilhaft aus einem master-slaveflip-flop. An dessen Vorberekungseingang wird der Startimpuls ο gelegl und an den Takteingang der Codier- oder Decodiertakt /des Zählgenerators der so die Startinformation ti abfragt. Durch dieses Abfragen entsteh! eine binäre Infoijnalion d. In der Zeitjbene ist diese Information allerdings schon von der Theorie des Enlscheidervorganges, also des Um- <lapp\organgcs des flip-flop her nicht oder nicht gelugend definiert, d. h. zeitlich quantisieri ^! 'iikrw lift man diese erste Entscheiderinformation ä einer zweiten Entscheidervorgang, dann wird eine \iel bei sere zeitliche Quantisierung erreicht, da dem zweite Entscheider schon eine definierte Amplitude mit eine gewissen Vorlaufzeit angeboten wird. Der Phasenjit ter der ersten Entscheid^rinformation wird also ir zweiten Entscheiderdurchiauf c weitestgehend elimi niert. Diese Darstellung entspricht der Praxis. Theo retisch dauert ein Entscheidervorgang im Grenzfal ίο unendlich lange Zeit und deshalb bringt eine zweit. Entscheidung keine Lösung des theoretischen Pro Mems. Praktisch aber dauert ein Entscheidervorganj - verursacht durch das Rauschen der Bauteile ode; durch das Geräusch in den Versorgungsspannungei usw.-nureine begrenzte Zeit. Diese ist hauptsächlich von der Potentiallage der Vorbereitung zur Zeit dei Abfrage und von der Vorgeschichte dieser Vorbereitung abhängig. Deshalb weisen die Flankenlagen de; ersten Entscheidung feinen relativ großen Jitter auf.

während der Jitter nach der zweiten Entscheidung <· bei Versuchen mit 25 MHz nicht mehr meßbar ist. Dem zweiten 1 η'■". ehe id er Vorgang können bei Bedarf noch weitere folgen.

Auch fur das Abschalten des Stromes /?, bis p. m Fig. 7. das entweder beim Analog-Digital-Umsetzer vom Vergleicher oder beim Digital-Analog-UmseU'er vom Zähler abgeleitet wird, wird dieser zweifache Entscheidervorgang zur genauen Quantisierung benützt. Mit Hilfe dieser »digitalen Synchronisierung und der genauen Quantisierung werden für die (Jewichtsstromansteuerung die erforderlichen Phasen bzw. Intervallgenauigkeiten erreicht.

An Hand der Fig. 8 wird dargestellt, wie infolge unterschiedlicher Laufzeiten der Ein- und Ausschal!- vorgänge bei der Digital-Analog-Umsetzung sich eine VerändcrungderLadungsmcngeergibt. Die Beispiele </, bis i/, zeigen Ein- und Ausschaltvorgänge ohne jede Laufzeit. Wenn eine Zählung »ü« stattfindet, gilt der Verlauf </,, der einen stromlosen Zustand zeigt.

weil während keiner Zeit der Speicher Sp₂ umgeladen wird. Der Verlauf q₂ zeigt ein Beispiel für einen Zählschritt. Die Ladung erfolgt in diesem Fall von der negativen Flanke eines Taktimpulses 7"biszur negativen Flanke des nachfolgenden Taktimpulses. Der Verlauf q_} zeigt einen Vorgang mit zwei Zählschritten, der exakt von einer negativen Flanke eines Taktimpulses This zur negativen Flanke des übernächsten Taktimpulses reicht. Der Verlauf r zeigt die Aufladung des empfangsseitigen Speichers Sp₂, der bei einer Ladung nach der Kurve </, zu einer Spannung Ua₂ und bei einer Ladung nach der Kurve r/, zu einer Spannung Ua_} führt.

In der Praxis sind diese Werte, bei denen Uii} = 2 Ua₂ wegen einer unterschiedlichen Laufzeit der Ein- und Ausschaltvorgänge nicht erreichbar. Die Kurvenverläufe M₁ bis u_} entsprechen den Kurvenverläufen i/, bis <y, unter Berücksichtigung der Laufzeiten. Die Verläufe iv, bis 1/-, führen zu einer Aufladung des Speichers .S'/*,, wie er im Kurvenverlauf i¹ dargc-

ßo stellt ist. Es zeigt sich, daß (//>_, 2 Ub₂ aber daß außerdem gilt Uby Ub₂= U(Iy- Ua₂. Diese >Άη-fangs«-Nichtlincaritat läßt sich vermeiden, wenn eine Ladung während mindestens eines Taktintervalls hinzugefügt wird. In diesem Falle werden zwar nicht die Spannungsverläufe erreicht, wie sie die Kurve /zeigt, es tritt aber eine Linearisierung der Stufengrößen ein. wobei aber prinzipiell gewisse Potcntialverschiehungen einkalkuliert werden müssen.

^f 16

Fig. 9 zeigt ein Ausführungsbeispiel des erfindungsgemäßen Analog-Digital-Umsetzers, bei dem alle vorstehend aufgezeigten Probleme gelöst sind. Gegenüber dem Analog-Digital-Umsetzer naeh Fig. 2 ergeben sich folgende Unterschiede: An Stelle der einstufigen Entscheider £, bis £₃sind Entscheider £', bis EV, mit je zwei Stufen I und II vorgesehen. Weiter treten an die Stelle der Schwellenspannungserzeuger U_Si bis U regelbare Schwellenspannungserzeuger U₁ bis U_y An Stelle der Stromquellen J^ und J₄ 3 sind regelbare Stromquellen J₂ und J₃ vorgesehen. Weiter enthält der Umsetze! eine Anordnung zur Erzeugung einer Testanalogspannung mit dem Spannungserzeuger U_T und dem Schalter S₃. Der Zähler Z enthält gegenüber dem Zähler nach Fig. 2 zusätzliche Zählstufen Z₄ bis Z₇. Eine Logikschaltung L₂ regelt die Ströme bzw. Spannungen der genannten Quellen.

Zwischen dem Zähler Z und einem Schieberegister Sch_} befindet sich weiter eine Logikschaltung L₁, die mit der erfindungsgemäßen Analog-Digital-Umsetzung nichts zu tun hat, jedoch der wichtigen Umsetzung der linearen 12-Bit-Codierung in eine 8-Bit-Codierung nach dem Gesetz einer 13-Segment-Kompanderkennlinie dient.

Zunächst wird die Wirkungsweise der doppelten Entscheidung erläutert. Wie schon an Hand der Fi g. 2 beschrieben, wird der Startimpuls T₂ dem ersten Entscheider E, zugeführt. Damit beginnt die Umsetzung. Bei der doppelten Entscheidung nach Fig. 9 wird der Startimpuls T₂ von der Entscheiderstufe E',/'¹ abgefragt und in ein noch nicht genügend zeitlich quantisiertes erstes Entscheidungsergebnis umgewandelt. Dieses wird dem Entscheider E',/11 übermittelt, der die genaue zeitliche Quantisierung vornimmt. Dieses zweite Entscheiderergebnis dient der Ansteuerung der Stromquelle J₁.

Zur Verhinderung der an Hand der Fig. 5 beschriebenen Schwierigkeiten ist ein Vorlauf der einzelnen Zählstufen erforderlich, d. h. die Zähler Z₁ bis Z₃ werden nicht auf »0 0 0 0« gesetzt, sondern es muß jeder einzelne Zähler Z₁ bis Z₃ vorgestellt werden. Eine Vorstellung vor die Zählstellung »Ο» bedeutet beispielsweise eine Stellung »1 0 0 0« die bereits als gezählte Zahl 8 aufgefaßt werden kann. Nur dadurch, daß den insgesamt 3 4 Stufen Z₁ bis Z₃ weitere Stufen Z₅, Z₆, Z₇ nachgeschaltet sind, wird am Ende des Umsetzungsvorganges erkannt, ob der jeweilige Teilzähler Z, bis Z₃ in dieser Voreinstellung, die beispielsweise bei »10 0 0« beginnt und mit »01 1 1« endet, stehengeblieben ist. Ist der Teilzähler in dieser Vorlaufperiode stehengeblieben, dann ist die höchstwertigste Stufe nie umgekippt und der jeweils nächste Zähler Z₅, Z₆ oder Z₇ hat nie einen Impuls zum Weiterzählen erhalten. Dadurch kann festgestellt werden, ob entweder der Gesamtzähler Z₁ bis Z₃ im Vorlaufbereich, im Aussteuerbereich oder im Überlaufbereich stehengeblieben ist. Wenn der Zähler Z₁ bis Z₃ im Vorlaufbereich stehengeblieben ist, ist das eingespeicherte Zählergebnis falsch, denn es beschreibt nur den Vorlaufbereich, der zu keinem richtigen Zählergebnis führt und außerdem beschreibt dieses Ergebnis einen Bereich, der gar nicht umgesetzt werden soll, sondern der die Aussteuergrenzc bzw. ein Ergebnis unterhalb der Aussteuergrenze repräsentiert. Dieshalb müssen im Vorlaufbereich der letztlich durch den Zähler Z₄ erkannt wird, die 12 Zählerstufen der Zähler / >is Z₃ alle auf »'V gesetzt werden. War aber das Zählergcbnis zu groß, weil es ober halb des Aussleuerbereiches liegt, so ist einerseits der Vorlaufbereich und andererseits der eigentliche Zählbereich durchlaufen worden. Außerdem ist sogar zuviel gezählt worden, d. h. es liegt in den einzelnen

Teilzählern Z₁ bis Z, und vor allem in den zwei angeschlossenen Zählstufen Z,. ein Ergebnis vor, das einen zu großen Wert repräsentiert, weil es außerhalb des Aussteuerbereiches liegt. In diesem Fall muß das größte Zählergebnis, nämlich 12 »1« ausgegeben

ίο werden. Zu diesem Zweck wird mit dem Krilerium x- Überlauf die Gesamtheit der Zählstufen Z₁ bis Z₃ auf »1« gesetzt.

Im folgenden werden die Regelvorgänge an Hand der Fig. 9 erklärt. Statt der eigentlich umzusetzenden Analogspannung α wird in bestimmten Absländen eine Testanalogspannung ^₇-auf den Speicher Sp₁ mit Hilfe des Schalters S₃ und des Taktes T,.₂ gegeben. Der Takt T_v2 bedeutet im Gegensatz zum Takt I₁ ,, daß dieser demselben Taktraster T₁ angehört, aber

zo wahlweise statt 7",,, kommt. Zu dem Zeitpunkt T_{1 :} wird der Speicher Sp₁ auf das Testanalogsignal aufgeladen, dessen Amplitude bekannt ist und zu einem bestimmten Codewort führen soll. Außerdem wird in diesem Fall nicht nur das Gesamtergebnis der Umsetzung betrachtet, was zur Symmetrierung des Umsetzers dient,sondern auch jedes einzelne Teilzählergebnis und zwar auf die statistische Verteilung mit den hier acht möglichen verschiedenen Varianten des Ablaufs der Testumsetzung. Um die Ergebnisse dei nnzelnen Teilzählvorgänge zur Steuerung der verschiedenen Rcgclschleifcn erkennen zu können, sind den einzelnen Teilzählern Z₁ bis Z₃ jeweils Teilziihlei Z^ bis Z₇ zugeordnet. Diese sind erforderlich, um das Ergebnis eines Teilzählers Z₁ bis Z, nach si inem Teilzählvorgang testzuhalten, da am Ende dei eigentlichen Umsetzung durch den Takt 7'₅die Überlaufwerte der einzelnen Teilzähler jeweils an den nächsten Teilzähler mit Hilfe eines oder zweier Takte übergehen werden. Dazu ein Beispiel des letzten Teilzählvorganges des Zählers Z₃. Wenn dieser Zähler die Zahl sieben gezählt hat, steht er, nachdem er anfänglich auf »1 0 0 0« gestanden hat, jetzt auf »1 1 1 1«, d. h. dieser Zähler Z₃ hat seine Zählgrenze erreicht, ohne jedoch voll umgelaufen zu sein. In Fällen, in denen er mehr als sieben zählen muß, tritt der Vorgang des Umkiappens von »1 1 1 1« auf »0 0 0 0« ein. Dieser Vorgang wird durch den zusätzlichen Zähler Z₇ in Form einer »1« gezählt. Wenn dieser Vorgang des Springens von »11 1 1" auf »0 0 0 0« öfter auftritt, wird entsprechend oft im Zähler Z₇ gezählt. Mit diesem Ergebnis wird nicht nur die Logikschallung /.-, \ersorgt, sondern am Ende des gesamten Umsetzungsvorganges auch noch die Tcilzählcr Z₂ bzw. Z₁, die um diese Werte zusätzlich weiterzahlen müssen.

Die Logikschaltung JL₂ hat, wie bereits ausgeführt, fünf Regelvorgängc zu kontrollieren bzw. auszulösen. Die Kriterien für diese fünf Regelkreise gehen aus den Zählern Z₅ bis Z₇ hervor. Die Logikschaltung L₂ formt mit Hilfe des Taktes 7\ diese fünf Einzele.-gebnisse in Anstcuer- bzw. Korrekturbrfehle für die Schwellenspannungserzeuger U_] bis (V₁ und Stromquellen J₂ und y, derart um, daß nach jedem Testvorgang eine oder mehrere der Spannung bzw Strome in Raslerstufen korrigiert werden.
Fig. 10 zeigt ein Ausführungsbeispiel des erfindungsgemäßen Digital-Analog-Umsetzers, bei dem die an Hand der Fig. 7 bis H aufgezeigten Probleme gelöst sind.

Eingangsseitig ist eine Logikschaltung L₃ vorgesehen, die ein ankommendes, nach einer 13-Segment-Kompanderkennlinie kompandiertes Codewort in einen linearen 12- bzw. 13-Bit-Code umsetzt, der in die Zähler Z₈ bis Z₁₀ eingespeist wird. Den Zählern sind Auswertestufen A W₁ bis A W₃ zugefügt, die feststellen, wenn ein Zähler entweder bei einer Rückwärtszählung auf den Wert »0« oder bei einer Vorwärtszählung auf den Wert »1« für jede Stufe gekommen ist, und nur während dieses Vorganges die jeweiligen Schalter Sj₁ bis S_n öffnen und so den Strom auf den Speicher Sp₂ geben. Weiter ist eine Logikschaltung L₄ vorgesehen, die die Größe der Ströme J₁ und y₃ steuert. Eine zusätzliche Schaltung ist durch die Auswerteschaltung A W₄ und die Stromquelle J₄ gegeben, durch die eine an sich bekannte sogenannte ideale Decodierung erreicht wird, die bei jedem Digital-Analog-Umsetzer notwendig ist, der einen nach L'inerSegmenl-Kennlinie kompandierten Code verarbeitet. Weiter ist ein Schalter S_A vorgesehen, der die Aufgabe hat, den jeweiligen alten Analogwert zu löschen, bevor der neue aufgebaut wird. Ein Verstärker Vst hat die Aufgabe, den Spannungswert des Speichers Sp₂ hochohmig weiterzugeben.

Die Regelung Jer Ströme J₂ und J₃ erfolgt in der Test-Digital-Analog-Umsetzung in der Weise, daß die Verhältnisse der den jeweiligen Gewichten entspre-

chenden Ladingsmengen untereinander so geregeJ werden, daß jeweils zwei einerseits ohne den Ersatz andererseits durch den Ersatz der jeweils nächstgrö ßeren Ladungsmenge durch eine entsprechende Viel

zahl von nachstkleineren im empfangsseitigen Spei eher auftretenden Analogspannungen miteinandei verglichen werden und ihre Differenz als Regelkrite rium für die Verhältnisse der dem jeweiligen Gewich entsprechenden Ladungsmengen untereinander be-

ίο nützt wird. Diese Regelkriterien regeln demnach die Stromquellen J₂ und J₃. Die in der Logikschaltunj L₃ stehenden Testcodeworte werden durch den Taki T_n in die einzelnen Zähler Z₈ bis Z₁₀ eingespeicherl und anschließend wie jedes andere Codewort umgesetzt.

Um die dabei auftretenden verschiedenen Analogspannungen miteinander zu vergleichen, wird eine Hilfsspannung U₁₁ erzeugt, die mittels eines Vergleichers P^mit der Spannung am Speicher Sp₂ verglichen wird. In Abhängigkeit von dem Vergleichsergebnis wird der Wert der Hilfsspannung H₁₁ korrigiert. Mit diesem neuen Spannungswert U'_H wird dann die nächste Analogspannung am Speicher Sp₂, die durch den Ersatz der jeweils nächstgrößeren Ladungsmenge gewonnen wurde, verglichen. Dieses Vergleichsergebnis wird dsr Logikschaltung L₄ mitgeteilt, die während des Taktes T₁₂ die Stromquellen J₂ oder J₃ nachstellt.

Hierzu 8 Blatt Zeichnungen

Claims (8)

Patentansprüche:

1. Verfahren zur Analog-Digital-Umsetzung nach der erweiterten Zählmethode, bei dem ein sendeseitiger Speicher auf den Wert der Analogspannung aufgeladen oder entladen wird, bei dem der sendeseitige Speicher während eines ersten Schrittes zeitlinear um große Einheitsspannungen bis auf eine erste Restspannung, die kleiner als eine große Einheitsspannung ist, während einer ganzen Zahl von Taktimpulsen entladen wird, denen ein den großen Einheitsspannungen entsprechendes Gewicht zugeordnet ist und die mit dieser Gewichtsgröße gezählt werden, bei dem der sendeseitige Speicher während eines zweiten Schrittes zeitlinear um nächstkleinere Einheitsspannungen bis auf eine zweite Restspannung, die kleiner als eine nächstkleinere Einheitsspannung ist, während einer ganzen Zahl von Taktimpulsen entladen wird, denen ein den nächstkleineren Einheitsspannungen entsprechendes Gewicht zugeordnet ist und die mit dieser Gewichtsgröße gezählt werden, und bei dem der sendeseitige Speicher gegebenenfalls in entsprechenden weiteren Schritten entladen wird, dr durch gekennzeichnet, daß für jeden Schritt eine Spannungsschwelle eingeführt wird, bei deren Durchlaufen durch die Spannung des sendeseitigen Speichers die Entladung mit gleichgroßen Einheitsspannungen beim nachsten Taktimpuls beendet wird, und daß jede Spannungsschwelle jedes Schrittes um eine dem jeweiligen Schritt zugeordnete Einheitsspannung von dem Nullwert des Analogsignals abgesetzt wird.

2. Verfahren zur Digital-Analog-Umsetzung nach der erweiterten Zählmethode für digitale Signale, die Informationen über Anzahlen von ersten, zweiten und gegebenenfalls \veiteren Taktimpulsen enthalten, denen jeweils andere Gewichte zugeordnet sind, dadurch gekennzeichnet, daß aus den digitalen Signalen die Anzahlen der den verschiedenen Gewichten zugeordneten Taktimpulsen abgeleitet werden und daß für jeden Taktimpuls eine seinem zugeordneten Gewicht entsprechende Ladungsmenge einem empfangsseitigen Speicher zur Bildung des Analogsignals derart zugeführt wird, daß gleichgroße Ladungsmengen wenigstens zum Teil gleichzeitig oder nacheinander und Folgen von jeweils gleichgroßen Ladungsmengen gleichzeitig oder nacheinander übermittelt werden.

3. Verfahren zur Analog-Digital-Umsetzung nach der erweiterten Zählmethode, bei dem ein sendeseitiger Speicher auf den Wert der Analogspannung aufgeladen oder entladen wird, bei dem der sendeseitige Speicher während eines ersten Schrittes zeitlinear um große Einheitsspannungen bis auf eine erste Restspannung, die kleiner als eine große Einheitsspannung ist, während einer ganzen Zahl von Taktimpulsen entladen wird, de- ß₀ nen ein den großen Einheitsspannungen entsprechendes Gewicht zugeordnet ist und die mit dieser Gewichtsgröße gezählt werden, bei dem der sendeseitige Speicher während eines zweiten Schrittes zeitlineai um nächstkleinere Einheitsspannungen (ϊ₅ bis auf eine zweite Restspannung, die kleiner als eine nächstkleinere Einheitsspannung ist, während einer ganzen Zahl von Taktimpulsen entladen wird, denen ein den nächstkleineren Einheitsspannungen entsprechendes Gewicht zugeordnet ist und die mit dieser Gewichtsgröße gezählt werden, und bei dem der sendeseitige Speicher gegebenenfalls in entsprechenden weiteren Schritten entladen wird, insbesondere nach Anspruch 1, dadurch gekennzeichnet, daß bei einer bei Vergleich der Spannung des sendeseitigen Speichers und der Schwellenspannung auftretenden Laufzeit die Spannungsschwellen derart verschoben werden, daß die Knickpunkte jeweils zeitlinearer Abschnitte des Entladungsvorganges zweier Schritte zwischen den Spannungsschwellen dieser Schritte liegen, daß ferner die Spannungsschwellen zusätzlich derart verschoben werden, daß die Spannungsdifferenz zwischen einer Spannungsschwelle eines η-ten Schrittes und dem Knickpunkt der jeweils zeitlinearen Abschnitte des Entladungsvorganges dieses und des vorhergehenden (n—l )-ten Schrittes einen Mindestbetrag nicht unterschreitet, der so gewählt wird, daß die Laufzeit des zum η-ten Schritt gehörigen Vergleichers zum Vergleich der Spannung des sendeseitigen Speichers und der Schwellenspannung unabhängig von der Differenz dieser Spannungen ist, und daß das Zählergebnis jedes Schrittes entsprechend der Verschiebungen der Spannungsschwellen korrigiert wird.

4. Verfahren nach Anspruch 1, 2 oder 3 zur Entladung des sendeseitigen Speichers während einer ganzen Zahl von Taktimpulsen und/oder zur Zuführung der jedem Taktimpuls nach dem zugeordneten Gewicht entsprechenden Ladungsmenge zum empfangsseitigen Speicher, dadurch gekennzeichnet, daß aus dem Systemtaktgefüge der Analog-Digital- und/oder Digital-Analog-Umsetzung abgeleitete und/oder aus den Vergleichsergebnissen der Vergleicher herrührende, in der Amplitude und/oder in der Zeit analoge Steuerbefehle mittels einer wenigstens zweifachen Entscheidung, die in einer Abfrage der Steuerbefehle durch die Taktimpulse zum Zweck der Digitalisierung und Synchronisierung dieser Steuerbefehle auf die Taktimpulse und in einer weiteren Abfrage des bei der ersten Abfrage ermittelten Ergebnisses in derselben Art und zum selben Zweck und gegebenenfalls in weiteren Wiederholungen der Abfrage besteht, den Beginn und/oder das Ende eines Entladungsschrittes des sendeseitigen Speichers auslösen und/oder zur Definition der dem empfangsseitigen Speicher zuzuführenden Ladungsmengen und/oder zum Beginn und/oder Beenden der Zählung der Taktimpulse dienen, und daß ferner die Schwellenspannungen zum Ausgleich der bei der wenigstens zweifachen Entscheidung auftretenden Laufzeit verschoben werden und das Zählergcbnis jedes Schrittes entsprechend diesen Verschiebungen korrigiert wird.

5. Verfahren nach Anspruch 2 oder 4, dadurch gekennzeichnet, daß den aus dem digitalen Signal gewonnenen Anzahlen der verschiedenen Gewichten zugeordneten Taktimpulse wenigstens ein Taktimpuls zur Verhinderung einer Veränderung der Ladungsmenge infolge von unterschiedlichen Laufzeiten der Ein- und Ausschaltvorgänge der Übermittlung der Ladungsmengen und der Einschwingvorgänge und Anstiegzeiten der den Ladungsmengen zugeordneten Ströme hinzugefügt

6. Verfahren nach Anspruch 1, 3 oder 4 zur Festlegung der Spannungsschwellen und zur Dimensionierung der Verhältnisse der sendeseitigcn Einheitsspannungen zueinander, dadurch gekennzeichnet, daß in definierten Zeilabständen eine Test-Analog-Digital-Umsetzung und dabei eine Analyse der Zählergebnisse der einzelnen Schritte derart durchgeführt wird, daß jede zu einem Schritt gehörige Spannungsschwelle derart geregelt wird, daß zwei benachbarte, also um einen Zählschritt unterschiedliche Zählergebnisse bei einer Vielzahl von betrachteten Test-Analog-Digilal-Umsetzungen mit gleicher statistischer Häufigkeit bei ein und derselben Test-Analogspannung und/oder bei ein und derselben Restspannung der einen Größe auftreten und daß eine Abweichung von der gleichen statistischen Häufigkeit als Regelkriterium dient, daß ferner die Verhältnisse der Einheitsspannungen untereinander derart geregelt werden, daß zwei benachbarte Zählergebnisse bei einer Vielzahl von betrachteten Test-Analog-Digital-Umsetzungen mit gleicher statistischer Häufigkeit bei ein und derselben Restspannung der durch einen anderen Ablauf der vorangegangenen Schritte möglichen anderen Größe auftreten, einer Restspannung, die aus ein und derselben Test-Analogspannung hervorgeht wie die Restspannung der einen Größe, und daß eine Abweichung von der gleichen statistischen Häufigkeit als Regelkriterium dient, und daß ferner die bei einem Verfahren mit η Schritten V verschiedenen, in gleicher statistischer Häufigkeit auftretenden Varianten von Zählergebnissen der einzelnen Schritte zu einem Gesamtzählergebnis - in zwei in gleicher statistischer Häufigkeit auftretenden benachbarten Werten repiäsentiert führen, das der Test-Analogspannung als Digitalwert entsprechen soll.

7. Verfahren nach Anspruch 2,4 oder 5 zur Dimensionicrung der Verhältnisse der cmpfangsseitigen Ladungsmengen zueinander, dadurch gekennzeichnet, daß in definierten Zeitabständen eine Test-Digital-Analog-Umsetzung und dabei eine Analyse der im empfangsseiligen Speicher nach beendeter Umsetzung aufgetretenen Analogspannungen derart durchgeführt wird, daß die Verhältnisse der den jeweiligen Gewichten entsprechenden Ladungsmengen untereinander so geregelt werden, daß jeweils zwei einerseits ohne den Ersatz, andererseits durch den Ersatz der jeweils nächstgrößeren Ladungsmenge durch eine entsprechende Vielzahl von nächstklcineren im ernpfangsseitigen Speicher auftretenden Analogspannungen miteinander verglichen werden und ihre Differenz als Regelkriterium für die Verhältnisse der den jeweiligen Gewicht'η entspiechenden Ladungsmengen untereinander benützt wird.

8. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekenn- Sp zeichnet, daß eingangsseitig ein Einzel- oder MuI-tiplexschalter (S₁) vorgesehen ist, daß diesem nachgeschaltet der scndeseitige Speicher (.Vp₁) vorgesehen ist, daß ein erster Vergieicher (VV zum Vergleich der Spannung des sendeseitigcn Speichers [Sp₁) und einer von einem ersten Schwellenspannungserzeuger (L' ) erzeugten erster. Schwellenspannung (.V₁) vorgesehen ist. daß dem Ausgang des ersten Vergleichers ( K₁) nachgeschaltet ein erster Enischeider (E₁) vorgesehen ist, daß weitere aus Vergieicher ( V₂, K₃), Schwellenspannungserzeuger (L/ , LZj₁) und Entscheider (E₂, £₃) bestehende Stufen vorgesehen sind, die jeweils von der Ausgangsspannung des Vergleichs der vorhergehenden Stufe angesteuert werden, daß jedem Entscheider (E₁, E₂, E₃) eine Stromquelle (J_Al, J_A2,J_Ai) zur Entladung des sendeseitigen Speichers (Sp₁) und ein Zähler (Z₄₁, Z_A2, Z_AJ) derart zugeordnet ist, daß die erste Stromquelle (V₄₁) und der erste Zähler (Z₄₁) durch einen Takt (T₂) mit Hilfe einer Entscheidung eingeschaltet und bei Übereinstimmung der Spannung des sendeseitigen Speichers (Sp₁) mit der ersten Schwellenspannung (S₁) taktgesteuert (T) abgeschaltet werden, und daß die Abschaltung in einer Stufe jeweils eine Einschaltung in der nachfolgenden Stufe bewirkt, und daß ferner ein Schieberegister (SCh₁) zur Aufnahme und Abgabe der Zählergebnisse aller Zähler (Z_Al, Z_A2, Z₄₃) in Form eines Codewortes vorgesehen ist (Fig. 2).