DE19503037C1 - Schaltungsanordnung zum Ermitteln sequentieller Fehler in digitalen Schaltungen - Google Patents

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Ermitteln sequentieller Fehler in digitalen Schaltungen gemäß den Ober­ begriffen der Ansprüche 1 oder 2.

Oft wird eine Schaltkreis-Selbsttest-Methode, abgekürzt BIST (Built-in self test), verwendet, um die Testproblematik in hochintegrierten Schaltkreisen, sogenannten VLSI-Schaltkrei­ sen, zu lösen. Die Schaltkreise können dabei in einer soge­ nannten Pipelinestruktur mit einer sogenannten Built-In Logik Block-Observer (BILBO)-Architektur angeordnet sein.

Fig. 1 zeigt in Prinzipdarstellung eine Pipelinestruktur ei­ nes hochintegrierten Schaltkreises. Die einzelnen Schalt­ kreise, z. B. C1 und C2, sind in einer Reihe angeordnet, die jeweils durch eine Registerstufe, z. B. R2, voneinander ge­ trennt sind. Weiter ist die Pipelinestruktur am Anfang und Ende mit einer Registerstufe, z. B. R1 und R3, abgeschlossen. Eine Pipelinestruktur kann eine große Anzahl von abwechselnd angeordneten Registerstufen und Schaltkreisen aufweisen. In der Fig. 1 ist ein Bitstrom durch die Pipelinestruktur der Einfachheit halber nur mit einer einzelnen Linie dargestellt worden. Der Bitstrom besteht aber aus einer Reihe von paral­ lel verlaufender Einzelbitpfade.

Je mittiger ein Schaltkreis innerhalb einer Pipelinestruktur angeordnet ist, um so tiefer ist er laut Fachsprache in der Pipelinestruktur eingegraben. Je tiefer ein Schaltkreis ein­ gegraben ist, uni so schwieriger ist er zu prüfen. Die Schwie­ rigkeit liegt in der Steuerung der Prüfbitmuster an den Ein­ gängen des jeweiligen zu prüfenden Schaltkreises. Eine wei­ tere Schwierigkeit liegt in der Beobachtbarkeit der an den Ausgängen des jeweiligen zu prüfenden Schaltkreises anlie­ genden Bitmuster als Folge der an den Eingängen angelegten Prüfbitmuster. Um die Steuer- und Beobachtbarkeit zu gewähr­ leisten, hilft die oben angesprochene BILBO-Architektur.

Bevor auf die BILBO-Architektur näher eingegangen wird, sei erwähnt, daß im folgenden die in der Fig. 1 dargestellte Pipelinestruktur als eine zu prüfende Gesamtschaltung aufge­ faßt wird und daß es sich bei den zu prüfenden Schaltkreisen um zu prüfende kombinatorische Logiken handelt. Geprüft wird eine solche Gesamtschaltung durch aufeinanderfolgendes Prüfen der einzelnen kombinatorischen Logiken, angefangen am Anfang der Pipelinestruktur bis zu dessen Ende. Im konkreten Fall gemäß der Fig. 1 wird danach zunächst die mit C1 und dann die mit C2 bezeichnete kombinatorische Logik geprüft.

In der Fig. 2 ist die Pipelinestruktur aus der Fig. 1 so­ weit näher dargestellt, daß die BILBO-Architektur zu erkennen ist. Die BILBO-Architektur ist in den Registerstufen enthal­ ten. Als Beispiel ist in der Fig. 2 die in der Fig. 1 mit R2 bezeichnete Registerstufe detaillierter dargestellt. Die BILBO-Architektur umfaßt eine Standard-BILBO-Architektur mit HOLD-Betriebsart. Sie weist Multiplexerschaltungen, z. B. MUX20 bis MUX2n-1, auf, die jeweils einem Register für je­ weils eine Bitstelle innerhalb der Datenpfadbreite der Regi­ sterstufe vorgeschaltet sind. Die detaillierte Ausgestaltung der Verschaltung der BILBO-Architektur in der Registerstufe kann aus der Fig. 2 ersehen werden.

Wie aus der Fig. 2 außerdem zu ersehen ist, kann die darge­ stellte BILBO-Architektur auf fünf verschiedene Arten betrie­ ben werden. Je nach Wahl dreier Steuersignale MOD können die Betriebsarten Normal (NORM), Halten (HOLD), Schieben (SHIFT), Testmustergenerieren (LFSR) und Testmusterauswerten (MISR) eingestellt werden. Die Betriebsart Testmustergenerieren kann dabei auch als Sendermodus und die Betriebsart Testmusteraus­ werten als Empfängermodus aufgefaßt werden.

Die HOLD-Betriebsart hat den Vorteil, daß beispielsweise ohne Unterbrechung eines Systemtaktes für die Gesamtschaltung mit dem weiterlaufenden Systemtakt einzelne Schaltkreise geprüft werden können. Die Prüfgeschwindigkeit wird hierdurch erhöht und der Hardwareaufwand reduziert, weil keine eigene Takt­ steuerung für den Prüffall vorgesehen werden muß.

Für jede Betriebsart ist ein eigener Eingang an dem jeweili­ gen vorhandenen Multiplexer, z. B. MUX20, vorgesehen. Bei der besonderen Betriebsart Testmustergenerieren wird die BILBO- Architektur zu einem linear rückgekoppelten Schieberegister (Linear Feedback Shift Register) zusammengeschaltet. Bei der besonderen Betriebsart Testmusterauswerten wird die BILBO-Ar­ chitektur zu einem parallelen Signaturregister (Multiple In­ put Signature Register) zusammengeschaltet.

Zum Prüfen einer kombinatorischen Logik, z. B. C2 in Fig. 1 bzw. 2, in einer Pipelinestruktur mit BILBO-Architektur wird nach bekannter Methode die unmittelbar vor der zu prüfenden kombinatorischen Logik angeordnete Registerstufe als LFSR- Stufe und die der zu prüfenden kombinatorischen Logik nachge­ schaltete Registerstufe als MISR-Stufe betrieben. Die LFSR- Stufe erzeugt dabei in Abhängigkeit von einem Eingangsvektor pro Taktschritt sich ändernde Ausgangsvektoren, die zum Prü­ fen der nachgeschalteten kombinatorischen Logik verwendet werden. Die jeweiligen Antwortvektoren der zu prüfenden kombinatorischen Logik werden der weiter nachgeschalteten, als MISR-Stufe betriebenen Registerstufe als Eingangsvektoren zugeleitet, die die Antwortvektoren komprimiert und aus­ wertet.

Um neben Ständigfehlern auch sequentielle Fehler erkennen zu können, ist es notwendig, daß im Verlauf der Prüfung die vor­ beschriebene Prozedur mehrfach wiederholt wird, allerdings mit jeweils anderen vorgegebenen Eingangsvektoren bezüglich der LFSR-Stufe. Insgesamt erzeugt die LFSR-Stufe mit den ent­ sprechend zugeleiteten Eingangsvektoren entweder wahlfreie oder erschöpfende Testsmuster, die an die Eingänge der zu prüfenden kombinatorischen Logik gelegt werden.

Nachteilig bei der oben angegebenen Pipelinestruktur mit BIL­ BO-Architektur ist, daß für die Bildung sowohl einer LFSR- Stufe als auch einer MISR-Stufe pro eine Bitstelle und eine Registerstufe jeweils separate Eingänge für die LFSR- und die MISR-Betriebsart vorhanden sind, obwohl zu einem Augenblick jeweils nur einer der Eingänge benötigt wird. Der Hardware­ aufwand ist deshalb dementsprechend groß.

Zur weiteren Beleuchtung des Standes der Technik sei noch auf folgende Druckschriften hingewiesen. Es sei auf die Druck­ schrift DE 41 02 726 C1 hingewiesen, aus der eine Selbstte­ stanordnung zum Testen eines mindestens zwei Eingangsworte verknüpfenden Funktionsblockes bekannt ist. Es sei auch auf die Druckschrift EP 0 425 416 A2 hingewiesen, aus der eine selbsttestbare Boundary-Scan-Logikschaltung bekannt ist. Wei­ ter sei auf die Druckschrift Mucha, J., Weinerth, H.: Schlüs­ seltechnologie Mikroelektronik, 20. Teil: Testen hochkomple­ xer integrierter Schaltungen, Elektronik 20/29.09.89, Seiten 74 bis 81 hingewiesen. Dann sei auf die Druckschrift Klotz, D.: Selbsttestverfahren für anwendungsspezifische Digital­ schaltungen, Elektronik 21/14.10.88, Seiten 153 bis 158 hin­ gewiesen. Schließlich sei noch auf die Druckschrift Hämmerle, W., Knopf, R., Sarfert, Th., Trischler, E.: Prüfgerechter Entwurf Elektronischer Schaltungen, Teil 1, messen prüfen au­ tomatisieren, Oktober 89, Seiten 466 bis 470 hingewiesen.

Aufgabe der Erfindung ist es daher, Schaltungsanordnungen der eingangs genannten Art anzugeben, für die ein geringerer Hardwareaufwand benötigt wird.

Gelöst wird diese Aufgabe erfindungsgemäß durch eine Schal­ tungsanordnung, die die kennzeichnenden Merkmale der Ansprü­ che 1 oder 2 aufweisen. Derartig ausgebildete Schaltungsan­ ordnungen sparen gegenüber bekannten BILBO-Schaltungen pro eine Bitstelle und eine Registerstufe einen separaten LFSR- Eingang ein, der bisher zum Bewerkstelligen des Sendermodus der betreffenden Registerstufe verwendet wurde.

Gegenüber bekannten BILBO-Schaltungen mit fünf Eingängen pro eine Bitstelle und eine Registerstufe, von denen jeder inner­ halb einer Registerstufe jeweils für die Einstellung einer Betriebsart der betreffenden Registerstufe steht und für de­ ren Steuerung drei Steuerleitungen benötigt werden, werden bei der Schaltungsanordnung gemäß der Erfindung nur noch zwei Steuerleitungen pro Registerstufe benötigt. Dies stellt eine weitere Reduzierung des Hardwareaufwandes der Schaltungsan­ ordnung dar. Auf jeden Fall stellt die Tatsache, daß ein Ein­ gang weniger gesteuert werden muß, eine Vereinfachung der Steuerung dar, die sich in einer Einsparung des hierfür benö­ tigten Hardwareaufwandes bemerkbar macht.

Die Hardwareeinsparung wird durch die Verwendung der MISR- Eingänge pro eine Bit stelle und eine Registerstufe sowohl für die Bewerkstelligung der LFSR-Betriebsart als auch für die Bewerkstelligung der MISR-Betriebsart in einer jeweiligen Registerstufe erzielt. Möglich ist dies, wenn jeweils die eine oder die zwei vor einer betreffenden zu prüfenden kombi­ natorischen Logik angeordneten Registerstufen in einer ent­ sprechenden Weise gesteuert werden. Im Grundsatz gilt dabei, daß die MISR-Eingänge derjenigen Registerstufe, die unmit­ telbar vor der zu prüfenden kombinatorischen Logik angeordnet ist, die Funktion von LFSR-Eingängen haben, während die MISR- Eingänge derjenigen Registerstufe, die der zu prüfenden kombinatorischen Logik unmittelbar nachgeschaltet ist, die ursprüngliche Funktion der MISR-Eingänge haben. Die MISR- Eingänge der der zu prüfenden kombinatorischen Logik unmit­ telbar vorgeschalteten Registerstufe haben die Funktion von LFSR-Eingängen, wenn diese Registerstufe während der von ihr zu absolvierenden LFSR-Funktion mittels der MISR-Eingänge mit einem festgehaltenen Eingangsvektor versorgt wird.

Ist die zu prüfende kombinatorische Logik tief in der zu prüfenden Gesamtschaltung eingebettet und existiert eine übernächste vor einer zu prüfenden kombinatorischen Logik an­ geordnete Registerstufe, dann ist diese Registerstufe in der Weise einzustellen, daß sie eine Trennung zu einer noch wei­ ter davor angeordneten übrigen Schaltungsanordnung durch­ führt. Dies kann beispielsweise dadurch geschehen, daß diese Registerstufe die HOLD-Betriebsart ausführt. Gleichzeitig kann auf diese Weise das Festhalten des Eingangsvektors für die nachfolgende LFSR-Stufe bewerkstelligt werden.

Ist die zu prüfende kombinatorische Logik am Rand einer zu prüfenden Gesamtschaltung angeordnet und existiert folglich keine übernächste vor der zu prüfenden kombinatorischen Logik angeordnete Registerstufe, ist es möglich, die Wirkung der übernächsten vor der zu prüfenden kombinatorischen Logik an­ geordneten Registerstufe einschließlich der dieser nachge­ schalteten kombinatorischen Logik an den Eingängen der un­ mittelbar der zu prüfenden kombinatorischen Logik vorge­ schalteten Registerstufe durch einen entsprechenden externen Prüfbitmuster-Generator zu erzeugen.

Nachfolgend wird ein Ausführungsbeispiel der Erfindung anhand einer Zeichnung näher erläutert.

Die in der Fig. 3 gezeigte Schaltungsanordnung entspricht weitgehend der in der Fig. 2 gezeigten. Die Schaltungsanord­ nung basiert auf einer Pipelinestruktur, wie sie in der Fig. 1 dargestellt ist. Ein wesentlicher Unterschied zur Schal­ tungsanordnung gemäß Fig. 2 besteht darin, daß ein sogenann­ ter LFSR-Eingang bezüglich eines ersten Multiplexers MUX20 nicht mehr beschaltet ist. Hierzu ist eine vormals vorhandene Verbindung zwischen dem besagten Eingang und einem Eingang eines vor dem MISR-Eingang des betreffenden Multiplexers MUX20 angeordneten Exklusiv-ODER-Gliedes aufgebrochen (vgl. Fig. 2). Damit werden in einer Registerstufe die sogenannten LFSR-Eingänge nicht mehr benötigt und können vollständig ent­ fallen.

Die sogenannte mit den LFSR-Eingängen zusammenhängende LFSR- Betriebsart einer betreffenden Registerstufe, wie die in der Fig. 3 gezeigte Registerstufe R2, kann von den sogenannten MISR-Eingängen übernommen werden. Hierzu ist dafür zu sorgen, daß die Ausgänge der vor der betreffenden Registerstufe ange­ ordneten kombinatorischen Logik, hier C1, für die Zeit, in der die betreffende Registerstufe die sogenannte LFSR-Be­ triebsart ausführt, konstant gehalten wird. Dies ist möglich, wenn beispielsweise die in diesem Fall der kombinatorischen Logik C1 davor angeordnete Registerstufe R1 in die HOLD-Be­ triebsart geschaltet ist.

Bezogen auf die Schaltungsanordnung gemäß der Fig. 3, die nur einen Ausschnitt aus einer Pipelinestruktur mit BILBO-Ar­ chitektur gemäß der Fig. 1 zeigt, bedeutet dies, daß zum Prüfen beispielsweise der kombinatorischen Logik C2 die der zu prüfenden kombinatorischen Logik C2 nachgeschaltete Regi­ sterstufe R3 (vgl. Fig. 1) in die MISR-Betriebsart geschal­ tet wird. Die der zu prüfenden kombinatorischen Logik C2 unmittelbar vorgeschaltete Registerstufe R2 wird in die LFSR- Betriebsart geschaltet, wobei die, wie oben angesprochen, der zu prüfenden kombinatorischen Logik C2 übernächst vorgeschal­ tete Registerstufe R1 in die HOLD-Betriebsart geschaltet wird.

Für alle Registerstufen und alle Bit stellen innerhalb einer jeden Registerstufe kann daher ein gleicher Multiplexer ver­ wendet werden, der keinen eigenen Eingang für die LFSR-Be­ triebsart aufweist.

Claims (2)

1. Schaltungsanordnung zum Ermitteln sequentieller Fehler in digitalen Schaltungen mit Pipelinestruktur und BILBO-Archi­ tektur mit einer HOLD-Betriebsart, dadurch gekenn­ zeichnet, daß einer zu prüfenden kombinatorischen Logik (C2) eine in eine MISR-Betriebsart geschaltete Register­ stufe (R3) nachgeschaltet ist, eine in gleicher Weise in eine MISR-Betriebsart geschaltete Registerstufe (R2) vorgeschaltet ist und eine für jeweils die Dauer einer mit­ tels der MISR-Eingänge der unmittelbar vorgeschalteten Regi­ sterstufe (R2) bewerkstelligten LFSR-Funktion in Abhän­ gigkeit eines zugehörigen Eingangsvektors in eine HOLD- Betriebsart geschaltete Registerstufe (R1) übernächst vorgeschaltet ist.

2. Schaltungsanordnung zum Ermitteln sequentieller Fehler in digitalen Schaltungen mit Pipelinestruktur und BILBO-Archi­ tektur mit einer HOLD-Betriebsart, dadurch gekenn­ zeichnet, daß einer zu prüfenden kombinatorischen Logik (C2) eine in eine MISR-Betriebsart geschaltete Register­ stufe (R3) nachgeschaltet ist, eine in gleicher Weise in eine MISR-Betriebsart geschaltete Registerstufe (R2) vorgeschaltet ist und ein einen jeweils aktuellen Eingangs­ vektor für die der zu prüfenden kombinatorischen Logik (C2) vorgeschalteten Registerstufe (R2) jeweils für die Dauer einer von ihr zu bewerkstelligenden LFSR-Funktion in Abhängigkeit von dem aktuellen Eingangsvektor erzeugender Prüfbitmuster-Generator der betreffenden Registerstufe (R2) vorgeschaltet ist.