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Eingabe/Ausgabe-Steuerung in einer Datenverarbeitungsanlage Die Erfindung
betrifft eine Eingabe/Ausgabe-Multiplex-Steuerung ftSr die Übertragung von Informationen
zwischen mehreren peripheren Einheiten und einem Hauptspeicher in einer Datenverarbeitungsanlage.
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Große Datenverarbeitungsanlagen verwenden eine Anzahl verschiedener
peripherer Einheiten fUr die Ein. gabe und Ausgabe von Daten in bzw. aus diesen
Anlagen.
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Eine einzelne, mit großer Geschwindigeit arbeitende Anlage kann eine
beliebige Anzahl von peripheren Einheiten aufnehmen, etwa Magnetbandeinheiten, Lochkartenleser,
Kartenlocher, Papierstreifenleser, Papierstreifenlocher, Drucker, Steuerungen für
die Datenübermittlung,
etc. Da die unterschiedlichen Arten peripherer
Einheiten mit verschiedener Geschwindigkeit arbeiten, ist es notwendig, die sehr
schnelle Arbeitsweise des Datenrechners mit der relativ geringen Geschwindigkeit
der peripheren Einheiten abzustimmen, um bei Aufrechterhaltung der Anpassungsfähigkeit
der Anlage ein Maximum an Wirtschaftlichkeit zu erreichen.
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In der amerikanischen Patentschrift 3 200 380 wird eine Datenverarbeitungsanlage
beschrieben, in der mehrere periphere Einheiten Uber einen von mehreren Eingabe/Ausgabe-Kanälen
mit dem Hauptspeicher der Anlage in Verbindung stehen. Diese Anlage reduziert die
Anzahl der für die Eingabe/Ausgabe-Steuerung benötigten Steurereinheiten beträchtlich
und erlaubt eine gleichzeitige Verbindung zwischen den Hauptspeicher und mehreren
peripheren Einheiten.
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Die vorliegende Erfindung stellt eine weitere Verbesserung der in
der zitierten Patentschrift beschriebenen Anlage dar, indem sie eine Verbindung
zwischen einer Anzahl peripherer Einheiten und dem Haupt speicher über einen einzelnen
Eingabe/Ausgabe-Steuerkanal in einer Multiplex- oder Zeitteileranordnung ersöglicht.
Erfindungsgemäß ist dafUr ein Zwischenspeicher für die Speicherung einer Reihe getrennt
adressierbarer Wörter und eine Vorrichtung, die einen assoziativen Markierungsspeicher
(associative tag memory) umfaßt, für die wahlweise Adressierung der Wartet vorgesehen;
weiter umfaßt die erfindungsgemSße Anordnung eine Vorrichtung, die auf ein
Auslösesignal
aus eines Rechner anspricht, eine einer bestimmten peripheren Einheit entsprechende
Adresse in den assoziativen Speicher speichert und die entsprechende periphere Einheit
aktiviert; schließlich erzeugt erfindungsgemäß eine weitere Vorrichtung in jeder
peripheren Einheit ein Zugriffssignal; endlich spricht erfindungsgemäß eine Vorrichtung
auf das Zugriffs signal aus einer bestizuaten peripheren Einheilt an und adressiert
den assosiativen Speicher, um die Stelle in des Zwischenspeicher aus-zuwählen; schließlich
spricht erfindungsgemäß eine Vorrichtung auf die Auswahl der Stelle in dem Zwischenspeicher
an und leitet die Ubertragung eines Charakters zwischen der bestimmten peripheren
Einheit und der ausgewählten Stelle in dem Zwischenspeicher ein.
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Die erfindungsgemäße Eingabe/Ausgabe-Steuerung ist insoweit besonders
vorteilhaft, als sich in ihr eine Eingabe/Ausgabe-Vermittlung erübrigt, die in der
bereits beschriebenen Anlage notwendig ist, um die Verbindung einer bestimmten peripheren
Einheit mit irgendeiner anderen bestimmten Eingabe/Ausgabe-Kanalsteuerung zu ermbgltchen.
Weiterhin ist die Vermittlung zwischen den Speichermoduln und den Eingabe/ Ausgabe-Steuereinheiten
dadurch vereinfacht, daß erfindungsgemäß nur ein einziger Eingabe/Ausgabe-Kanal
benötigt wird, im Gegensatz zu mehreren erforderlichen Eingabe/Ausgabe-Kanälen in
vorbekannten Anlagen. Da es weiterhin nur eine einzige BerUhrungsstelle zwischen
dem einzelnen Eingabe/Ausgabe-Kanal und der Speichervertaittlung gibt, wird eine
Eingabe/ Ausgabe-Vorrangbewichtung eliminiert.
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Die genannten und noch weitergehende Verbesserungen werden durch eine
Multiplex-Steuereinheit für die ubertragung von Daten nach bzw. aus mehreren peripheren
Einheiten in einen oder mehreren Speichermoduln auf Zeitteilerbasis erzielt. Die
Steuereinheit umfaßt einen Pufferspeicher für die Speicherung mehrerer Wörter, dessen
Wortspeicherkapazität geringer als die Anzahl der peripheren Einheiten ist. Für
die Adressierung des Pufferspeichers wird ein assoziativer Markierungsspeicher benutzt,
wobei die Adressierung in Abhängigkeit von einen Auslösesignal für die Speicherung
der Adressenbezeichnung einer bestimmten peripheren Einheit in dem assoziativen
Speicher und die gleichzeitige Aktivierung der entsprechenden Speichereinheit geschieht.
Wenn eine periphere Einheit f<1r die Übertragung einer Information entweder van
oder zu einem Speichermodul bereit ist, dann erzeugt die periphere Einheit ein Zugriffssignal
und dieses Zugriffssignal bewirkt, daß der assoziative Markierungsapeicher ein zugehöriges
Wort in dem Pufferspeicher adresiert. Dann wird ein Charakter zwischen der bestimmten
peripheren Einheit und der ausgewählten Stelle in den Pufferspeicher übertragen.
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Die gleiche zugeordnete Wortstelle in dem Pufferspeicher speichert
die Adresse in dem Speicher und die Anzahl der in oder aus dem Speicher zu Ubertragenden
Wörter. Nach jeder Übertragung eines Charakters zwischen einer peripheren Einheit'und
dem Pufferspeicher wird eine Steuerung freigegeben, so daß irgendeine andere periphere
Einheit mit einer anderen zugeordneten Stelle in dem Pufferspeicher auf vorbestimmter
Vorrangbasis in Verbindung treten kann,
wenn mehr als eine periphere
Einheit eine gleichzeitige Verbindung herzustellen sucht. Der assoziative Markierungsspeicher
ordnet einen Teil des Pufferspeichers einer bestimmten peripheren Einheit bei der
Einleitung eines Elngabe/Austabe-VorgangOs zu. Nach Abschluß des Eingabe/Ausgabe-Vorganges
mit einer bestimmten peripheren Einheit kann die Stelle in dem Pufferspeicher nach
Einleitung eines anderen Eingabe/Ausgabe-Vorganges durch den Rechner einer anderen
peripheren Einheit zugewiesen werden.
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Die erfindungsgemäßen Merkmale werden bei der-nach-. folgenden Beschreibung
einer bevorzugten Ausführungsform anhand der beigefügten Zeichnung erläutert. Es
zeigen: Fig. 1 ein vereinfachtes Blockschaltbild der Datenverarbeitungsanlage mit
einer Eingangs-Ausgangs-Teilanordnung; Fig. 2 eine schematische. Zeichnung des Pufferregisters
in dem Mehrfachkoppler und das Format der in dem Pufferspeicher der Eingangs-Ausgangs-Steuereinheit
gespeicherten Wörter; Fig. 3A und 3B ein detailliertes Blockdiagramm der erfindungsgemäßen
Mehrfachkoppler-Einheit; Fig. 4A und 4B ein detailliertes Blockdiagramm des zugehörigen
Narkierungsspeichers und des Puffer speichers der Eingangs-Ausgangs-Steuereinheit;
Fig. 5 ein schematisches Diagramm der Zeit-und Steuerlogik für die Mehrfachkoppler-Einheit;
Fig. 6A - 6C ein schematisches DiagraMm einer der peripheren Steuereinheiten; Fig.
7 ein Zeitdiagramm des Einleitungszyklus', durch den ein Eingangs-Ausgangs-Ablauf
durch die Steuereinheit eingeleitet wird; und Fig. 8 ein Zeitdiagramm eines Zugriffszyklus',
bei dem die Daten in eine periphere Einheit übertragen werden.
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Nach Fig. 1 enthält eine Datenverarbeitungsanlage typischerweise eine
zentrale Recheneinheit 10, die mit einem Hauptspeicher 12 in Verbindung steht. Der
Hauptspeicher 12 umfaßt eine Reihe von Speichermoduln und eine Speichervermittlung.
Der Verkehr zwischen der zentralen Recheneinheit 10 und dem Speicher 12 geschieht
unter
Steuerung des Rechners über eine Nachrichtensammelleitung 14. Die Eingang3-Ausgangs-Teilanordnung
umfaßt einen peripheren Steuer-Mehrfachkoppler 16, der mit dem Speicher 12 über
eine Sammelleitung 18 in Verbindung steht und der mit einer Reihe von Eingangs-Ausgangs-Schaltungen,
allgemein mit den Ziffern 20 - 28 bezeichnet, zusammenarbeitet. Gegenseitige Mitteilungen
laufen über eine Sammelleitung 30 zu einer peripheren Steuereinheit, die mit jeder
Eingangs-Ausgangs-Anordnung verbunden ist, bezeichnet mit den Ziffern 32. - 40.
Jede Eingangs-Ausgangs-Anordnung kann Magnetbandeinheiten, Informatlonsdrucker,
eine Schalttafel, Kartenleser, Kartenlocher, Plattenarchive, magnetische Trommeln
oder andere bekannte Anordnungen fUr die Eingabe von Daten oder fUr die Speicherung
von Daten aus der Datenverarbeitungsanlage enthalten. Obgleich die Anzahl und die
Art der peripheren Einheiten, die in einer besonderen Ausführungsanordnung benutzt
werden durchaus zur Wahl stehen, besteht eine typische Anordnung aus 20 oder 30
derartiger Eingangs-Ausgangs-Stufen, Zusätzlich zu den Datenübertragungs-Sammelleitungen
14, 18 und 30 liegen Steuerleitungen zwischen jeder der Einheiten, was durch die
gestrichelten Linien der rig. 1 angedeutet ist.
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Während des Arbeitsablaufes, der weiter unten im eindenen beschrieben
wird, gibt die sentrale Recheneinheit auf den peripheren Mehrfachkoppler 16 ein
Signal, wenn eine Eingangs-Ausgangs-Operation beginnen
soll. Der
periphere Mehrfachkoppler 16 greift, wenn er frei ist, in den Kernspeicher 12 nach
einer bestimmten Adressenstelle, an der vorher ein Singangs-Ausgangs-Bezeichner
in einer vorher zugeordneten Stelle gespeichert war; der Bezeichner liefert jede
Information, die für die gewünschte Übertragung von Informa tion zwischen einer
bezeichneten peripheren Einheit und einem speziellen Feld in dem Speicher nötig
ist.
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Das Format eines Eingangs-Ausgangs-Bezeichnerwortes, das hier weiter
als I/O-Bezeichner angegeben wird, wird von de peripheren Mehrfachkoppler 16 aus
dem Speicher 12 über die Informations-Sammelleitung 18 (Fig. 2) geholt. Ein vollständiges
Wort in dem Speicher 12 enthält typischerweise 48 binäre Bits, die in der Fig. 2
in den Klammern 42 gezeigt sind. 6 Bits bestimmen einen Befehlscode, der in den
Klammern 44 gezeigt ist. Diese Bits bestimmen einen bestimmten stattfindenden Arbeitsablauf,
wie etwa das Auslesen von Information aus einer bestimmten peripheren Einheit in
den Speicher, oder das Einschreiben von Information in eine bestinutte periphere
Einheit aus d« Speicher, oder andere benötigte Arbeitsverfahren. Der l/O-Bezeichner
enthält eine andere Gruppe von 6 Bits, die in den Klammern 46 enthalten sind, die
eine bestimmte periphere, an dem Arbeitsablauf beteiligte Einheit bezeichnen. Ein
dritte Gruppe von 10 bits, durch die Klammern 48 dargestellt, bestimmt eine Anzahl
von Wörtern, die aus oder in den Speicher während der I/O-Operation übertragen werden
sollen. Eine vierte
Gruppe von 15 Bits, dargestellt mit der Klammer
50, bestimmt die Basisadresse des Speicherfeldes, das an der Übertragungsoperation
beteiligt ist.
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Eine bestimmte Anzahl von I/O-Bezeichnern kann gleichzeitig in dem
peripheren Mehrfachkoppler 16 gespeicher werden. Sind sie einmal in dem peripheren
Mehrfachcoppler gespeichert, steuern die Bezeichner gleiche zeitig die Übertragung
von Information zwischen der bezeichneten peripheren Einheit und dem Kernspeicher.
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Da verschiedene Eingangs-Ausgangs-Stufen die Daten in verschiedenen
Takten übertragen, bedient der periphere Mehrfachkoppler 16 die bezeichneten peripheren
Einheiten auf Priorieätsbasis, um einen kontinuierlichen DatenfluB zwischen den
bezeichneten peripheren Einheiten und dem Hauptspeicher 12 sicherzustellen.
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Das Verfahren, mit dem dies verwirklicht wird, kann bei Betrachtung
de Blockdiagramme aus den Fig. 3, 4, 5 und 6 zusammen mit den Zeitdiagrammen aus
den Fig.
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7 und 8 leicht verstanden werden.
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Mit Bezug auf Fig. 3 umfaßt der periphere Mehrfachkoppler 16 im einzelnen
einen Pufferspeicher 52 zur ortlichen Speicherung ( local storage buffer memory),
der vorzugsweise 4 bis 8 Wörter von je 76 Bits speichert. Die Anzahl der Wörter
in des Pufferspeicher 52 richtet sich nach dem Maximum an peripheren Einheiten,
die die Anordnung gleichzeitig bedienen kann. In de Pufferspeicher steht ein Wort
für jede periphere Einheit, mit dem die Anordnung versucht, gleichzeitig in
Verbindung
zu treten. Diese Anzahl ist gewöhnlich beträchtlich kleiner als die Gesamtzahl der
zur Anordnung gehörenden peripheren Einheiten, da die Anordnung normalerweise nicht
mit allen peripheren Einheiten gleichzeitig in Verbindung treten muß.
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Der Einging und der Ausgang in dem Pufferspeicher 52 findet durch
ein Pufferregister 54 für die örtliche Speicherung ( local storage ufer register)
statt.
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Aus dem Register 54 werden Wörter in eine bestimmte Wortstelle in
dem Pufferspeicher eingeschrieben oder sie werdenaus einer bestimmten Wortstelle
in dem Pufferspeicher 52 in das Register 54 eingelesen, was von einem zugeordneten
Markierungsspeicher, allgemein mit 56 bezeichnet, abhängt. Der zugeordnete Speicher
56 ist in einer früheren amerikanischen Patentanmeldung beschrieben (USSN 236,310
vom 8, 11. 1962>. Der zugeordnete Markierungsspeicher, im Detail in Fig. 4 dargestellt,
umfaßt ein Feld bistabiler Elemente, die in Zeilen und Spalten angeordnet sind.
Die binären Elemente können z.B. Fllp-Plops sein und sind mit TMnFF bezeichnet,
wobei m die Zeile und n d£e Spalte angibt, in denen das bistabile Element in n dem
Feld angeordnet ist. Jede Zeile in dem zugeordneten Speicherfeld ist dafür vorgesehen,
eine einzige Adresse einer bezeichneten peripheren Einheit zu speichern.
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Die Adresse wird in dem zugeordneten Markierungsspeicher während des
Einleitungszyklus' des Arbeitsganges durch die zentrale Recheneinheit 10 eingerichtet,
was im einzelnen noch weiter unten beschrieben wird. Die Adressen werden in den
Reihen des
zugeordneten Markierungsspeichers über eine Gruppe von
Eingangs leitungen 58 gespeichert, von denen jede zu einer der Spalten in dem Feld
führt. Nur die oberste Zeile in dem Feld, in der die bistabilen Elemente alle in
dem Null-Zustand stehen, kann eine neue Adresse empfangen. Wenn eine Information
aus dem Pufferspeicher 52 aus einer bestimmten Wortstelle ausgelesen oder in sie
eingeschrieben werden soll, dann wird die der bezeichneten peripheren Einheit entsprechende
Adresse in einem Tastenregister 60 gespeichert. Gleichzeitig vergleicht der zugeordnete
Speicher die Adresse in dem Tastenregister 60 Mit der Adresse, die in jeder Zeile
des augeordneten Speicherfeldes gespeichert ist; wenn ein Vergleich zwischen allen
Bits des in dem Tastenregister 60 gespeicherten Charakters mit allen Bits in einer
bestimmten Zeile des Feldes besteht, dann wählt eine entsprechende Ausgangsleitung,
mit 62 bezeichnet, die eptsprechende Stelle in dem Pufferspeicher 52 für einen Lese
oder Schreibevorgang aus.
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Die Ausgangs leitungen aus dem zugeordneten Speicher (Fig. 4), die
ftir die Auswahl einer Leseoperation in dem Pufferspeicher 52 zuständig sind, sind
mit 62 bezeichnet, während die für die Auswahl des Schreibevorgangs zuständigen
Leitungen die Bezeichnung 64 tragen. Auf diese Weise stellt der zugeordnete Markierungsapeicher
56 eine Vorrichtung dar, mit deren Hilfe jede Speicherstelle in dem Pufferspeicher
einer angegebenen peripheren Einheit zu einem Zeitpunkt sugeordnet wird, an dem
ein Eingangs-Ausgangs-Vorgang zwischen der bestimmten peripheren Einheit und dem
Hauptspeicher 12 eingeleitet wird.
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Einleitungszyklus Der Einleitungszyklus, bei dem die Kommunikation
zwischen einer angegebenen peripheren Einheit und einem bestimmten Feld in dem Speicher
12 eingeleitet wird, wird verständlich im Hinblick auf die Zeitdiagramme der Fig.
7 und das schematische Blockdiagramm der Fig. 2 bis 6. Die zentrale Recheneinheit
10 setzt den Einleitungszyklus dadurch in Gang, daß sie einen Einleitungspegel liefert,
der einen Anfangszähler 70 von dem Zustand IC-O-Zustand in den IC-1-Zustand setzt.
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Der Anfangs zähler 70 ist ein Teil der Zeitgeber und Steuerschaltung
71, die im einzelnen in Fig. S gezeigt ist. Der Anfangszähler 70 beginnt.auf einen
TabbD impuls CP aus einer Taktschaltung 72 hin zu laufen.
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Man stellt fest, daß die Taktschaltung 72 an drei Augingen hintereinander
Impulse liefert, die zur Bildung eines Taktimpulses CP verknüpft werden. Jeder dritte
Impuls, T0 genannt, wird auf jede der peripheren Steuereinheiten gegeben. Ein UND-Tor
74 spricht auf den Einleitungspegel aus der zentralen Recheneinheit 10 an und stellt
fest, daß der Anfangszähler 70 in dem IC-O-Zustand steht und daß es in dem zugeordneten
Markierungsspeicher 56 eine Zeile gibt, die keine eine Einheit bezeichnende Adresse
speichert. Diese letztere Bedingung , die durch den Pegel auf einer Außerbetriebleitung
(NBL) angezeigt wird, wird hergestellt, inde die Ausgänge einer Gruppe von UNI>-Toren
76 in dem zugeordneten Speicher (Fig. 4) addiert werden, wobei jedes der UND-Tore
76 feststellt, daß alle Plip-Plops in einer bestimmten Zeile in dem Null-Zustand
stehen.
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Wenn irgendeine der Reihen keine Bezeichnungsadresse enthält, d.h.
wenn alle binären Elemente in dem Null-
Zustand stehen, dann wird
ein Außer Betrieb"-Pegel auf das UND-Tor 74 von dem zugeordneten Markierungsspeicher
56 gegeben. Die Ausgangskurvenform am UND-Tor 74 ist in der Zeile A der Fig. 4 dargestellt.
Die Zustände des Anfangszählers 70 sind in der Zeile B der Fig. 7 wiedergegeben.
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Der lCnl-Zustand des Anfangszählers 70 wird auf eine Dringlichkeits-Bestimmungsmatrix
78 gegeben. Die Dringlichkeits-Bestimmungsmatrix erhält zusätzlich zu dem IC-1-Signal,
das anzeigt, daß ein Einleitungszyklus erforderlich ist, Signale von jeder peripheren
Steuereinheit, die anzeigen, daß eine bestimmte periphere Einheit für den Zugriff
auf den Pufferspeicher 52 bereit ist. Diese Zugriffssignale werden auf die Dringlichkeits-Bestimmungsmatrix
78 von den entsprechenden peripheren Steuereinheiten über mit ARF-Pn bezeichnete
Steuerleitungen gegeben; dabei bezeichnet n die ?hs der peripheren Steuereinheit.
Wenn die Zeitsteuerung 71 ei "Ein"-Pegel am Steuersignal-Ausgang a liefert, dann
wird die Dringleichkeitsschaltung auf einer vorbestimmten Dringlichkeitsbasis eine
der Ausgangsleitungen AGL-P@ aktivieren. Diese Leitungen kehren zu den entsprechenden
peripheren Einheiten zurück und zeigen an, daß Zugriff auf eine der peripheren Einheiten
aufgrund der Dringlichkeitslogik der Bestimmungsmatrix 78 gewährt wird. Die Dringlichkeits-Bestimmungsmatrix
78 kann mit der geringsten Dringlichkeit auf der Leitung AGL-IC anzeigen, daß ein
Zugriff ft>r elnen Elnleitungszyklus gewährt ist. Die in Fig. 3 dargestellte
Logik der Dringlichkeits-Bestimmungsmatrix 78 zeigt, daß die größte Dringlichkeit
der peripheren Steuereinheit Nr. 1
über die Leitung AGL-Pl und
die geringste Dringlichkeit dem Einleitungszyklus über die Leitung AGL-IC gegeben
wird; man erkennt, daß die Reihenfolge der Dringlichkeit in jeder gewünschten Sequenz
eingestellt werden kann. Normalerweise wird die größte Dringlichkeit jener peripheren
Einheit gegeben, die den größten Betrag an Datenfluß besitzt, während ein Einleitungszyklus
nur dann weiterlaufen kann, wenn keine periphere Einheit nach einem Zugriff auf
den Mehrfachkoppler 16 signalisiert.
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Das Steuersignal a aus der Zeitsteuerung 71 (Fig. 5) wird durch den
Ausgang eines UND-Tores 79 erzeugt, das feststellt, daß drei Steuer-Flip-Flops jeweils
in ihrem Null-Zustand stehen. Diese drei Flip-Flops fasen ein Dringlichkeits-Flip-Flop
(priority timing control flip flop PTCF) 80, ein für den Speicherzugriff benötigtes
Flip-Flop (MANF) 82 und ein Speicherzugriff erhaltenes Flip Flop (MAOF) 94. Diese
drei Flip-Flops sind norialerweise an de Anfang eines Zu griffszyklus' oder eines
Einleitungszyklus' in dem Null- oder zurückgesetzten Zustand. Die Kurvenform des
Steuersignals a ist in der Zeile L der Fig. 7 geseigt, während die Zustände der
drei Steu@r-Flip-Flops 80, 82 und 94 in den entsprechenden Zeilen E, F und K der
Fig. 7 wiedergegeben sind. Das PTCF Flip-Flop 80 ist in den Zustand 1 oder "Ein"
zur Zeit T0 durch den Ausgang eines UND-Tores 81 gesetzt, das feststellt, daß irgendeine
der AGL-Pn Leitungen oder der AGL-IC Leitung aktiviert ist. Dadurch wird der Zugriff
durch irgendeine periphere Einheit verhindert, bis das FTCF Flip-Flop 80 zurückgesetzt
is
Man nehme nun an, daß keine der peripheren Steuereinheiten einen
Zugriff erforderte, daß die Dringlich keits-Bestimmungsmatrix 78 während des ICB1-Zustandes
ein Signal auf der AGL-IC-Leitung ereugt, das das w s2 setzt. Zur gleichen Zeit
setzt das Signal auf der AGL-IC Leitung den Speicheradressfeld (MAF)-Teil des Registers
54, durch die Klammern 84 angezeigt, auf eine vorbestimmte Adresse, z.B. die Speicherzelle
8, in der ein I/0-Bezeichner vorher von der zentralen Recheneinheit 10 gespeichert
wurde. Das geschieht mit dem nächsten T0-Impuls durch den Ausgang eines UHD-Tores
93, das den IC-1-Zustand feststellt und bemerkt, daß AGL-IC wahr ist. Man vergleiche
dazu die Kurvenform aus der Zeile G der Fig. 7. Dazu stellt ein UND-Tor 83 fest,
daß AGL-IC wahr ist, und daß der Anfangszähler 70 in des IC"O-Zustand ist. Der nächste
TO-Taktimpuls setzt das Steuer-Flip-Flop 82, das einen Speichersyklus im Hauptspeicher
12 startet. Wenn das Speicher.Steuer-Flip-Flop 82 eingeschaltet ist, liefert es
einen "Ein"-Pegel auf der Steuerleitung MANL auf den Hauptspeicher 12 und setzt
einen Speicherzyklus in dem Hauptspeicher 12 in Gang, wobei die Adresse in dem Adressenfeldabschnitt
84 des Registers 85 benutzt wird. Der Hauptspeicher 12 ist von üblicher Bauart und
umfaßt einen Speicheradressregister (MAR) 86 und ein Speicherinformationsregister
(MIR) 88, das eine Kern-Stapel 90 zugeordnet ist.
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Durch Steuerung der Zeitgeberschaltung 92 bewirkt der Speicherzyklus,
daß du Wort in der von den Inhalten des Adressregisters 86 tdentifizierten Stelle
in das
Informationsregister <MIR) 88 gesetzt wird. Die Zeitgeber-
und Steuerschaltung 92 liefert einen Ausgangspegel, mit MT2L bezeichnet,zu der Zeit,
wenn die Information in dem Informationsregister 88 verfügbar ist.
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Dieser Pegel schaltet das Steuer-Flip-Flop (MAOF) 94 mit Hilfe eines
UND-Tores 85 ein, das den nächsten CP-Taktimpuls auf den MT2L-Pegel hin durch ein
ODER-Tor 87 auf das Steuer-Flip-Flop 94 gibt. Die Flip-Flops 82 und 94 werden ausgeschaltet
oder zurückgesetzt durch den CP-Taktimpuls, der über ein UND-Tor 89 gegeben wird;
man vergleiche die Kurvenform M und J der Pig, 7.
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Wenn die beiden Steuer-Flip-Flops 82 und 94 singeschaltet sind, wird
ein UND-Tor 95 wahr, da einen Steuersignalausgang c besitzt. (Kurvenform M Fig.
7) Der I/0-Bezeichner aus dem MIR-Register 88 wird d jetzt durch ein Tor 96 in die
Bezeichnerabteilung 42 des Pufferregisters 54 übertragen. Das Tor 96 wird durch
den Ausgang eines UND-Tores 97 gesteuert, das das Steuersignal c, den IC-1-Zustand
und den nächsten CP-Taktimpuls feststellt (vgl. Zeile N der Fig. 7). Zu gleicher
Zeit wird der Anfangszähler 70 in den ICa2 Zustand durch den Ausgang eines UND-Tores
99 gesetzt das auch IC-1, das Steuersignal c und den nächsten CP-Taktimpuls feststellt.
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Während des IC=2-Zustandes sind alle Operationen mit dem T0-Impuls
aus der Zeitgeberschaltung 72 synchronisiert, so daß die Operationen mit dem Arbeitsablauf
der peripheren Steuereinheiten synchronisiert sind.
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Während des IC-2-Zustandes wird das PTCF Flip-Flop 80 durch den Ausgang
eines UND-Tores 101 zurückgesetzt, das den IC=2-Zustand durch ein ODER-Tor 103 feststellt.
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Ferner wird, wie in Fig. 2 gezeigt, der Speicheradressteil 50 des
I/0-Bezeichners, der jetzt in dem Pufferregister 54 gespeichert ist, durch ein Tor
98 in das Speicheradressfeld (MAF) 84 des Pufferregisters 54 übertragen (vgl. Kurvenform
V der Fig. 7). Das Tor 98 ist durch einen T0-Zeitgebarimpuls während des IC-2-Zustandes
durch ein UND-Tor 105 aktiviert. In ähnlicher Weise überträgt ein Tor 100 den Wortaahlteil
48 des I/0-Bezeichners in dem Pufferegister 54 in ein Zählerfeld (WCF), das durch
die Klamn-r 102 in de Pufferregister 54 angeteigt ist. Man vergleiche auch die Kurvenform
W der Fig. 7. Zu gleicher Zeit zählt der Anfangazähler 70 in den Zustand IC=3 durch
den Ausgang eines UND-Tores 107.
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Während des IC=3-Zustandes des Anfangszählers 70 wird das Einheitbezeichnungsfeld
46 in dem Pufferregister 54 auf eine Entschlüsselerschaltung 104 durch ein Tor 109
gegeben, das den Steuerpegel auf einer der n-Ausgangsleitungen, bezeichnet mit CDL-Pn,
die su der entsprechenden peripheren Steuereinheit führt, anhebt. Wenn also der
I/O-Bezeichner in dem Pufferregister 54 die periphere Steuereinheit Nr. 1 angibt,
wird die Ausgangsleitung CDL-P1 von dem Entschlüsseler 104 gesetzt. Gleichzeitig
wird der Befehlskode in den Abschnitt 44 des Pufferregisters 54 auf die Ausgangs-Informations-Sammelleitung
106 gegeben, die zu allen peripheren Steuereinheiten führt.
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Während des IC=3-Zustandes des Anfangszählers 70 muß außerdem eine
Speicherstelle in dem Pufferspeicher 52 der beze.chneten peripheren Einheit zugeordnet
werden.
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Dazu ist der einheitbezeichnende Teil 46 des Registers 54 durch das
Tor 109 auch mit den Eingangsleitungen 58 des zugecsdneten Markierungsspeichers
56 verbunden (vgl. ig, 4). Gleicnzeitig wurde das Tastenregister 60 gelöscht und
in seinen Null-Zustand durch den Ausgang eines UND-Tores 111 gesetzt. Das UND-Tor
111 spricht auf das Steuersignal a und eine Umkehrstufe 91 an, die anzeigt, daß
keine AGL-Pn-Leitung gesetzt ist (vgl. Kurvenform S der Fig. 7). Im Ergebnis wird
die die Einheit bezeichnende Adresse in die höchste Zeile der zugeordneten Speichermatrix
gesetzt, die keine einheitbezeichnende Adresse enthält, d.h. die auf Null gesetzt
ist.
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Die Logik, die für das Setzen der die Einheit bezeichnende Adresse
in dem Markierungsspeicher 56 gültig ist, kann der Fig. 4 entnommen werden. Wenn
z.8. die oberste Zeile der bistabilen Elemente in der Matrix durchgehend auf Null
gesetzt ist und die bistabilen Elemente des Tastenregisters 60 alle im Zustand Null
stehen, dann ist der Ausgang eines UND-Tores 114 wahr.
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Dadurch wird ein TO-Impuls durch eine UND-Schaltung 116 gegeben, um
jedes der bistabilen Elemente in den richtigen Zustand, wie er durch die Pegel auf
den Eingangsleitungen 58 bestimmt ist, zu setzen. Gleichzeitig gibt eine Unkehrstufe
118 einen falschen Pegel auf einen Eingang der zugehörigen UND-Tores die jeder
der
anderen Zeilen in der Matrix zugeordnet sind; dadurch wird verhindert, daß irgendeine
andere Zeile auf die ie Einheit bezeichnende Adresse setzt wird.
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Wenn die erste Zeile schon ein2 eine Einheit bezeichnende Adresse
enthält, dann ist der Ausgang des UND-Tores 114 nicht wahr, sondern der Ausgang
dtr Umkehrstufe 118 wird wahr sein, wodurch die Einheit bezeichnungsadresse in die
zweite Zeile der Matrix gesetzt wird.
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Der Ausgang einer UND-Schaltung 115, die den IC"3-Zustand und den
TO-Taktimpuls feststellt, bewirkt zusätzlich dazu, daß die Einheitbezeichnungsadresse
in eine der Zeilen der zugeordneten Speichermatrix gesetzt wird, einen Schreibevorgang,
bei dem der Inhalt des Pufferregisters 54 in die entsprechende Wortstelle des Pufferspeichers
52 gesetzt wird. Es wird ein Schreibe-Auswahlsignal auf die entsprechende Wortstelle
in dem Pufferspeicher durch den Ausgang einer UND-Schaltung 120 in Abhängigkeit
von dem Ausgang der UND-Schaltung 115 und von dem Ausgang der UND-Schaltung 114
gegeben. Der gleiche Taktimpuls TO setzt den Anfangszähler 70 in den IC"O-Zustand
durch ein UND-Tor 119 zurück, das den IC=3-Zustand feststellt, wodurch der Einleitungszyklus
vervollständigt ist.
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Man betrachte hierzu noch die Kurvenformen T und U der Fig. 7.
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Aus dm Vorstehenden kann man entnehmen, daß am Ende des Einleitungszyklus'
eine bestimmte Wortstelle in
dem Pufferspeicher für die örtliche
Speicherung (local storage buffer memory) reserviert und mit Hilfe des zugeordneten
Markierungsspeichers der angegebenen peripheren Einheit zugeordnet wurde. Der Teil
des I/0-Bezeichners, der die Adresse des Feldes in dem Speicher wie auch die Anzahl
der Wörter, die zwischen dem Speicher und der peripheren Einheit übertragen werden
sollen, angibt, wurden in dem Pufferspeicher gespeichert. Gleichzeitig ist der Befehlskode
auf der Ausgangs-Sammelleitung zu den peripheren Steuereinheiten vorhanden, um den
Arbeitsgang der bezeichneten peri pheren Steuereinheit einzuleiten. An dieser Stelle
ist der periphere Mehrfachkoppler 16 untätig, bis entweder die zentrale Recheneinheit
10 einen neuen Einleitungszyklus startet oder bis eine der aktivierten peripheren
Steuereinheiten signalisiert, daß sie entweder für die Übertragung oder für den
Empfang eines Datencharakters bereit ist.
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Zugriffzyklus An dieser Stelle wird die Arbeitsweise der peripheren
Steuereinheiten betrachtet. Wenn eine der Einheitbezeichnungsleitungen, z.B. CDL-P1,
während des Einleitungszyklus' (vgl. Kurvenform P der Fi 7 gese ist, dann öffnet
nach Fig. 6 die CDL-Leitung e -Tor 110, das das den Befehlskode speichernde Register
(OCR) 108 mit der Ausgangs-Sammelleitung 106 verbindet. Der nächste T0-Impuls steuert
das Register 108, das den Befehlskode speichert. Eine Zeitsteuerschaltung 112 setzt
in Abhängigkeit von den Inhalten des OCR-Registers 108 den Arbeitsgang der zugeordneten
Eingangs/Ausgangs-Stufe
in Gang.
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Wenn die Eingangs/Ausgangs-Stufe für den Empfang oder die Übertragung
eines Charakters bereit ist, wird ein Zugriff-?lip-Flop (ARF) 120 zur Zeit TO durch
die Zeitsteuerung 112 gesetzt (vgl. Kurvenform A der Fig.
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8>. Dies kann für eine Anzahl peripherer Steuereinheiten gleichseitig-
geschehen. Dadurch wird angezeigt, daß die bestimmte periphere Steuereinheit für
den Eapfang oder die Übertragung eines Informationscharakters aus eine einzelnen
Charakter-Pufferregister (INR) 122 in die periphere Steuereinheit bereit ist.
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Das Flip-Flop 120 setst, wenn es selbst auf Ziffer 1 gesetzt ist,
einen entsprechanden hohen Pegel auf eine Zugriffleitung, bezeichnet mit ARF-Pn,
wo n die Nummer der peripheren Steuereinheit ist. Diese Zugri ffleitungen werden
auf die Dringlichkeit-Bestimmungsuatrix 78 gegeben, die wie oben beschrieben, eine
vorbestimmte Dringlichkeit den gleichseitigen Anforderungen zuordnet. Man nehme
nun an, daß die periphere Steuereinheit Nr. 1 eine der Einheiten ist, die einen
Zugriff erfordert, daß eine UND-Schaltung 124 in der Dringlichkeitsmatrix 78 feststellt,
daß das Steuersignal a vorhanden und daß die ARF-P1-Leitung wahr ist. Dar Ausgang
der UND-Schaltung 124 liefert einen Zugriff gewährenden Pegel auf der Leitung AGL-P1,
der zu der peripheren Steuereinheit Nr. 1 zurückkehrt und ein Zugriff-Flip-Flop
(AGF) 126 mit dem nächsten TO-Impuls setzt (vgl. Kurvenforzen B und C der Fig. 8).
Wenn das Flip-Plop 126 gesetzt ist,
verbindet es das Charakter-Pufferregister
122 über ein Tor 128 mit der Eingangs-Sammelleitung 130. Ein UND-Tor 132 stellt
fest, ob ein peripherer Schreibvorgang durch die WL-Pl-Leitung angezeigt ist, das
ARF 120 ausgeschaltet und das AGF eingeschaltet ist und einen TO-Impuls zu dem Tor
133 passieren läßt, das die kodierten Signalpegel auf der Ausgangs-Sammelleitung
106 in das INR-Register 122 gibt. Das ARF Flip-Flop 120 und das AGF Flip-Plop 126
sind beide durch aufeinanderfolgende TO-Impulse ausgeschaltet.
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Die Ausgangs leitungen aus der Dringlichkeits-Bestimmungsmatrix 78
werden außerdem auf eine Kode-Umkehrschaltung 136 gegeben, die den entsprechenden
Einheitbezeichnungskode in dem Tastenregister 60 für den zugeordneten Markierungsspeicher
56 liefert. Der Ausgang des Tastenregiatern 60 wird auf eine Entschlüsselerschaltung
138 gegeben, die zwei Ausgänge, nämlich KwO und K@ 0, liefert, die den Zustand des
Tastenregisters 60 anzeigen.
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Wie bereits erwähnt, werden die Ausgänge der Dringlichkeits-Bestimmungsmatrix
benutzt, das Dringlichkelts-Steuer-Flip-Flop 80 durch eine UND-Schaltung 81 einzuschalten,
auf das die Summe der Ausgänge der Dringlichkeits-Bestimmungsmatrix 78 gegeben wird,
die auf die UND-Schaltung 81 zusanimen mit dem Steuersignal a gegeben werden. Daraufhin
wird das Dringlichkeits-Pllp-Plop 80 in Abhängigkeit von dem nächsten TO-Impuls
in den Zustand 1 gesetzt (vgl. Kurvenform E der Fig.
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8>. Der gleiche TO-Taktimpuls wird benutzt, die Inhalte
des
Pufferregisters 54 in die zugehörige Wortstelle des Pufferspeichers 52 einzuschreiben.
Dazu stellt eine UND-Schaltung 140 in dem zugoordneten Markierungsspeicher 56 (Fig.
4) die K # 0-Bedingung des Tastenregisters 60 fest und stellt weiter fest, daß die
drei Steuer-Flip-Flops 80, 82 und 84 in ihrem Null-Zustand stehen, was durch den
Steuerauagang a aus der UND-Schaltung 79 angezeigt wird. Dadurch wird diejenige
Information, die während eines früheren Zugriffzyklus' durch eine frühere periphere
Steuereinheit in das Pufferregister S4 eingesetzt wurde, jetzt in die vorher bezeichnete
Stelle in dem zugeordneten Markierungsspeicher geladen, da das Tastenregister 60
nicht geändert wird, bis der T0-Taktimpuls am Ende dieses Arbeitszyklus' empfangen
wird (vgl. Kurvenform P der Fig. 8).
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Das Tastenregister 60 wird auf die be@eichnets Adresse durch den Ausgang
der Dringlichkeitsscbhaltung 78 mit Hilfe eines Taktimpulses TO gesetzt, der auf
ein @@D-Tor 142 zusammen mit dem Steuersignal a, der Summe der Ausgangsleitungen
AGL-Pn aus der Dringlich keitsschaltung 78 gegeben wird. Wenn andererseits keine
der AGL-Pn-Leitungen wahr ist, löscht das UND-Tor 111 das Tastenregister 60 und
setzt es auf den Null-Zustand.
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Man neh@e nun an, daß das Tastenregister 60 auf die bezeichnete Adresse
durch den Ausgang der Dringlichkeitsschaltung 78 nach dem Taktimpuls TO gesetzt
wurde, bei dem das Tastenregister auf die bezeichnete Adresse und das Dringlichkeits-Flip-Flop
80 in den Zustand 1
gesetzt wurde, daß der Übertragungsvorgang
zwischen der bestimmten peripheren Steuereinheit und dem Pufferspeicher 52, und,
falls nötig, zwischen dem Pufferspeicher 52 und dem Hauptspeicher 12 stattfindet.
win UND-Tor 148 in der Zeitsteuerung 71 stellt fest, daß das PTCF-Flip-Flop 80 in
dem Zustand 1 steht, und daß der K f Zustand besteht, und erzeugt ein Steuersignal
b (vgl. Kurvenform Jeder Fig. 8). Das Steuersignal b wird zusammen mit dem nächsten
Taktimpuls t1 auf ein Tor 150 gegeben, dessen Ausgang die Auslese-Pegel des Pufferspeichers
52 Uber ein Tor 151 in das Pufferregister 54 gibt.
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;An dieser Stelle hängt der weitere Arbeitsablauf des Zugrlffzyklus'
davon ab, ob eine periphere Lese-Operation oder eine periphere Schreibe-Operation
von der peripheren Steuereinheit angezeigt wurde, was durch den Ausgangspegel aus
dem UND-Tor 127 in der peripheren Steuereinheit bestimmt wird. Man nehme an, daß
eine Schreibe-Operation abgefragt wird, in der Snformation in die periphere Steuereinheit
über die Ausgangs-Informations-Sammelleitung 106 über tragen werden soll, und in
der das Charakterzählfeld CCF, mit 160 bezeichnet, in des Register 54 durch eine
Schaltung 162 entschlüsselt wird. Wenn sieben Charaktere schon in die periphere
Steuereinheit uebertragen wurden, ein Charakter in den Informationstell 42 des Registers
54 zurückgelassen wurde, dann liefert die Entsehlüsseler-Schaltung 162 ein Signal
auf dem CCFn6-Ausgang; wenn dagegen acht Charaktere übertragen wurden, liefert die
Entschlüsseler-Schaltung auf der CCF=7-
Leitung des Entschlüsselers
einen Ausgang. In ähnlicher Weise ist ein Entschlüsseler 164 mit dem Wortzählfeld
(WCF) 102 des Registers 54 verbunden, so daß der Entschlüsseler anzeigt, ob das
Wortzählfeld Null ist oder nicht Null ist und einen entsprechenden Pegel auf den
Ausgangsleitungen WCF=0 und WCF#0 liefert.
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Wenn die Charakterzahl 6 ist, wodurch angezeigt ist, daß ein weiterer
Charakter in die periphere Steuereinheit Ubertragen werden soll, und wenn das WortsKhl
feld nicht auf Null reduziert wurde, ist es an dieser Stelle nötig, einen Speicherzyklus
in Gang zu setzen, um ein neues Datenwort aus dem Kernspeicher 12 zu bringen, es
in den Pufferspeicher 52 zu speichern, nachdem der verbliebene Charakter in die
periphere Einheit tibertragen wurde. Der Speicherzyklus wird in Gang gesetzt, indem
das MANF-Flip-Flop 82 ur Zeit t2 in Abhängigkeit von dem Ausgang einer UND-Schaltung
166 (Fig. 5) eingeschaltet wurde, die feststellt, daß CCF=6 ist, daß WCF#0 ist,
daß die Schreibebedingung W vorliegt, und daß das Steuersignal b gesetzt ist (vgl.
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Kurvenform K der Fig. 8).
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Der folgende TO-Taktimpuls wird auf eine UND-Schaltung 168 gegeben,
um das Charakterzählfeld 160 um eines weiterzuzählen. Zu gleicher Zeit wird, falls
der Zäblstand von CCF nicht Null ist, der Informationsabschnitt 42 des Registers
54 um eine Charakterstelle nach links geschoben in Abhängigkeit von einem UND-Tor
187, das die Schreibebedingung W und die Bedingung CCF # O am Ausgang des Tores
173 feststellt, um den nächsten
Charakter in dem Wort in die Stelle
für die Übertragung in die periphere Steuereinheit über die Ausgangs-Samelleitung
106 zu bringen. (Vgl. die Kurvenform L und M der Fig. 8) Gleichzeitig wird das PTC?-Flip-Flop
80 durch den Ausgang des UND-Tores 101 zurückgesetzt, da die Bedingung K # 0 fortbesteht.
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Der nächste Charakter in dem Datenwort ist nun auf der Leitung 106
verfügbar und wird in das INR-Register 122 der peripheren Steuarelnhelt durch den
nächsten T Taktimpuls gesetzt, der das Register 122 wie oben beschrisben durch die
UND-TOre 132 und 133 steuert.
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(vgl. Kurvenform N der Fig. 8).
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Man nehme an, daß kein Speicherzyklus teiligt tear, so daß das MANF-Flip-Flop
82 an diesem Zeitpunkt nicht gesetzt, der Zugriffsvorgang jetzt vollständig und
die Dringlichkeits-Bestimmungsmatrix 78 frei ist, einen neuen Zugriffszyklus oder
einen Einleitungszyklus anzuzeigen. Dieser Zustand ist in den Kurvenformen der Fig.
8 durch die gestrichelten Linien an gedeutet. Wenn jedoch ein Speicherzyklus nötig
war, um ein neues Datenwort zu bringen, wird wie beschrieben, das Steuer-Flip-Flop
82 eingeschaltet. Wenn der Speicherzyklus den Punkt erreicht hat, an dem ein neues
Datenwort in dem Speicherinformationsregister 88 steht, nachdem es von der Adressenstelle,
die von dem Speicheradressfeld (MAF) 84 in dem Register 54 bezeichnet wurde, gewonnen
worden ist, dann setzt der MT2L-Pegel das MAOF-Flip-Flop 94 (vgl. die Kurvenformen
O, P und Q der Fig. 8). Wenn beide Steuer-
Flip-Flops 82 und 94
gesetzt sind, ist das Steuersignal c gesetzt. Der Steuerpegel W, der eine Schreibe-Operation
anzeigt, wird auf das Tor 97 gegeben, um die Inhalte des MIR-Registers 88 in dn
Informationsabschnitt 42 des Registers 54 durch das Tor 96 zu übertragen. Gleichzeitig
wird das Wortzählfeld (WCF) 102 um eine Einheit heruntergezählt und das Speicheradressfeld
(MM') 84 wird um eine Einheit hinaufgezählt durch den Ausgang eines UND-Tores 172.
Weiter wird das Charakterzählfeld 160 auf Null zurückgesetzt.
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Die vorstehenden Zugriffzyklen werden wiederholt, wenn eine periphere
Steuereinheit einen Zugriff abruft, eine Inforration aus dem Hauptspeicher 12 zu
hoi an.
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Wenn der letzte Charakter in dem Feld in die bestimmte periphere Steuereinheit
Ubertragen wurde, wird das Wortzählfeld 102 auf Null zurUckgesetzt und das Charakterzählfeld
160 wird auf 7 gesetzt. Dies wird von einem UND-Tor 180 festgestellt, das ein Signal
auf einer Sammelleitung 182 zu jeder der peripheren Steuereinheiten liefert. Ein
UND-Tor 184 in der bezeichneten peripheren Steuereinheit stellt fest, daß das AGF-Flip-Plop
126 eingeschaltet ist und gibt ein Beendigungssignal auf die Zeitsteuerung 112,
an die periphere Steuereinheit abzuschalten und die zugeordnete I/0-Vorrichtung
zu stoppen. Der gleiche Pegel wird benutzt, um die entsprechende Zeile in dem Markierungsspeicher
56 über ein zugeordnetes UND-Tor 185 zu löschen.
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Der Zugriffzyklus wurde zusammen mit einer Schreibeüperation beschrieben,
bei der Daten in eine periphere Finheit übertragen wurden. Wenn eine Lese-Operation
on einer peripheren Einheit abgerufen wird, wird der zugriffzyklus etwas geändert.
Die Dringlichkeitsbestimmung und die Adressierung des Pufferspeichers 52 durch den
Markierungsspeicher 56 sind gleich. Wenn das Pufferregister 54 einmal geladen ist,
wird der Charakter in dem Pufferregister 122 der bestimmten periphere s ren Steuereinheit
auf die Eingangs-Sarelleitung 130 durch das Tor 128 gegeben. Dieser Charakter swird
zuerst in die rechte Charakterstelle B7 des Registers @@ gesetzt. Dies geschieht
durch eine UND-Schaltung 186, die feststellt, daß die Lesebedingung R vorhanden
ist und daß das Steuersignal b wahr ist. Der nächste Taktimpuls TO gibt den Charakter
über ein Tor 188 in das Register 54. Der Informationsabschnitt 42 des Pufferregisters
54 wird durch den Ausgang des UND-Tores 168 über ein UND-Tor 187 gesetzt, welches
feststellt, daß das Steuersignal R fUr die Lese-Operation vorhanden ist.
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Wenn das Charakterzählfeld (CCF) 160 in dem Zählstand 7 steht und
dadurch anzeigt, daß der letzte Charakter, der für die Vervollständigung eines Wortes
in dem Informationsfeld in dem Register 54 benötigt wird, her die Sammelleitung
130 übertragen wurde, dann wird ein Speicherzyklus in Gang gesetzt, um das Wort
in den Hauptspeicher 12 zu übertragen. Dazu wird das MANF-Flip-Flop 82 (Fig. 5)
eingeschaltet in Abhängigkeit
von dem Ausgang einer UND-Schaltung
190, die feststellt, daß eine Auslese-Operation stattfindet, daß die CCF 3 7-Bedingung
wahr ist, und daß der Ausgang b des Tores 148 wahr ist. Der nächste Taktimpuls TO
setzt dann das MANP lip-Flop 82, das einen Speicherzyklus einleitet. Wenn der Speicher
12 bereit ist, ein Informationswort zu empfangen, dann liefert die Zeitsteuerung
92 einen Pegel MTOL, der das MAOF-Flip-Flop 94 durch den CP-Taktimpuls über ein
UND-Tor 191 ein- . schaltet. Der R-Pegel wird zusammen mit einem TO-Taktimpuls über
eine UND-Schaltung 196 auf ein Tor 198 gegeben, das das Wort in dem Informationsabschnitt
42 des Registers 54 in das Speicher-Informationsregister 88 in dem Kernspelcher
12 überträgt. Das Wortzählfeld (WCF) 102 und daß Speicheradressfeld (MAF) 84 werden
dann heruntergezählt bzw. heraufgezählt durch den Ausgang des UND-Tores 172. Wenn
das Wortzählfeld WCF auf Null heruntergezählt ist und CCF r O ist, dann wird der
Arbeitsablauf der peripheren Steuereinheit durch den Ausgang der UND-Schaltung 180
gestoppt.
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Faßt man den Arbeitsablauf zusammen, dann erkennt man, daß die Dringlichkeits-Bestimmungsmatrix
78 ein Hilfsmittel darstellt, das jede beliebige periphere Steuereinheit bei aufgerufenem
Zugriff einer bestimmten Stelle in dem Pufferspeicher (local storage buffer memory)
zuordnet, wenn keiner anderen peripheren Steuereinheit von höherer Dringlichkeit
der Zugriff gewährt wurde. Man sieht ferner, daß der Zugriffzyklus
nur
die Zeitintervalle für zwei T0-Taktimpulse in Ansp@uch nimmt. Die Dringlichkeits-Bestimmungsmatrix
wird zeitlich gesteuert durch das Dringlichkeitszeitgebende-Steuer-Flip-Flop, das
normalerweise gesetzt und surückgesetzt wird durch aufeinanderfolgende T0-Taktimpulse.
Die lJbertraqu.ng zwischen clem Register ter 54 und der peripheren Steuereinheit
wird um eine oder zwei T0-Taktimpulszeiten verzögert, je nachdem, ob ein Lese- oder
ein Schreibevorgang stattfindet. Für den Fall, daß eine Übertragung zwischen dem
Pufferspeicher 52 und dem Kernspeicher 12 nötig ist, wird ein drittes TO-Taktimpuls-Intervall
benötigt, um den Zugriffzyklus zu vervollständigen. Da die Geschwindigkeit, mit
der die Charaktere in und aus den I/O-Vorrichtungen übertragen werden, viele Male
kleiner ist als die Taktfrequenz, stellt es für den Mehrfachkoppler kein Problem
dar, eine große Anzahl von peripheren Einheiten gleichzeitig zu bedienen. Der Pufferspeicher
52 und der zugeordnete Markierungsspeicher 56 wurden so beschrieben, daß sie beispielsweise
für die Speicherung von vier bis acht Wörtern vorgesehen sind; natürlich ist es
möglich, daß die mehrfach verbindende Anordnung an das gleichzeitige Arbeiten von
weit mehr I/0-Vorrichtungen angepaßt werden kann, was von der Datenflußgeschwindigkeit
der in der Anordnung enthaltenen I/O-Vorrichtungen abhängt.