DE1524151C2 - Schaltungsanordnung zur Verbindung des Speicherwerkes einer Zentralen Datenverarbeitungsanlage mit asynchronarbeitenden angeschlossenen Dateneinheiten - Google Patents

Description

Abgriffe in einem UND-Glied (43) zusammenge- Eine Datenverarbeilungsgroßanlage setzt sich aus faßt sind, an dessen Ausgang nur dann ein Signal einer Vielzahl quasi-unabhängiger Einheiten zusam- (VOLL VERZ.) auftritt, wenn an den zusam- men, und zwar aus einer zentralen Verarbeitungseinmengefaßten Abgriffen der Verzögerungsstrecke heit CPU mit einer Mehrzahl von Speicherwerken (41) ein Signal wirksam wird, und daß dieses 5° und einer Mehrzahl Eingabe-ZAusgabe-Steuereinhei-Ausgangssignal (VOLL VERZ.) zusammen mit ten zur Verbindung mit angeschlossene Dateneinheidem Speicherbereitschaftssignal das Rückstell- ten aufweisenden Datenkanälen sowie aus Steuereinsignal für die Datenkanalflipflops (1) und das an heiten und Überwachungseinrichtungen, die ein sogedie zentrale Verarbeitungsanlage zu leitende Ka- nanntes Leistungssteuerwerk PD U bilden,
nalaufrufsignal bildet. 55 Die zentrale Verarbeitseinheit CPU umfaßt dabei

2. Schaltungsanordnung nach Anspruch 1, da- ein Befehlssteuerwerk (I-Einheit) und einExekutionsdurch gekennzeichnet, daß die räumlich näher lie- Steuerwerk (Ε-Einheit), das zur Ausführung arithmegenden Datenkanälen zuzuführenden Datenabruf- tischer und logischer Operationen sowie zur Datensignale zu späteren, durch Abgriffe an der Ver- bewegung, z. B. zur Durchführung von Schiebeopezögerungsstrecke (41) bestimmten Zeitpunkten 60 rationen u. dgl. dient. Die I-Einheit umfaßt Steuerbeendet werden als zu räumlich weiter entfernt schaltungen zur Ausführung von Befehlen wie Durchliegenden Datenkanälen führende Datenabruf- führung von Sprungoperationen, Programmunterbresignale. . chungen, Datenaustausch mit den Eingabe-Ausgabe-

3. Schaltungsanordnung nach Anspruch 1 Kanälen und mit diesen Vorgängen in Beziehung oder 2, dadurch gekennzeichnet, daß ein Kanal- 65 stehenden Operationen.

aufrufflipflop (13) zu einer bestimmten Maschi- Bei derartigen Datenverarbeitungsgroßanlagen ar-

nenzyklusphase (LB) ein die Bereitschaft des beiten r.weckmäßigerweise die Datenkanäle bzw. die

SDeichers für den Datenaustausch mit dem Daten- an dieselben angeschlossenen Dateneinheiten asyn-

:hron mit dem vorgegebenen Maschinenzyklus der zentralen Verarbeitungseinheit, so daß die Steuerung des Speicherzugriffs für einen Daf.nkanal in den Rahmen der zyklischen Steuerung der zentralen Verarbeitungseinheit entsprechend eingeordnet werden muß.

Bei einer bekannten Anordnung dieser Axt wird jedem Datenkanal ein bestimmter Zeitpunkt mit daran skrh anschließender Zeitspanne zugeordnet, während der der Datenkanal einen Zugriff zu dem Speicherwerk der zentralen Verarbeitseinheit hat. Diese Zeitspanne Vst fest vorgesehen, ohne daß es zu einer zeitlichen Verkürzung derselben kommt, wenn ein bestimmter Datenkanal keinen Speicherzugriff durchzuführen wünscht. Dies ergibt eine Arbeitsweise mit unökonomischer Zeitausnutzung.

Durch die DT-AS 1152 837 ist es bekanntgeworden, auf ein Anrufsignal eines Datenkanals diesen Kanal mit dem Speicherwerk der zentralen Verarbeitungsehiheit zu verbinden, und zwar unter Anwendung einer PrioritätsschaUung, die bei gleichzeitigem Vorliegen von Anrufsignalen mehrerer Datenkanäle jeweils den Datenkanal zur Anschaltung auswählt, der auf Grund einer festgelegten Vorrangfolge Priorität gegenüber den anderen ebenfalls anrufenden Kanälen besitzt. Zu diesem Zweck ist jedem der Kanäle ein auf ein Anrufsignal der Dateneinheit des Kanals ansprechendes Datenkanalflipflop zugeordnet, und die Ausgänge dieser Datenkanalflipflops steuern eine der Anzahl der Datenkanäle entsprechende Anzahl Koinzidenzstufen, denen die Anschaltung des prioritätsmäßig zu bevorzugenden Datenkanals bewirkende Ausgangsflipflops zugeordnet sind. Ein zur Einstellung gelangendes Ämgangsflipflop stellt dabei zugleich das Eingangsflipflop zurück. Das Ausgangsflipflop des ausgewählten Datenkanals wird, wenn die Dateneinheit dieses Kanals ihre Datenübermittlung beendet hat, wieder rückgestcHt, und es kann dann der bei der zuvorigen Auswahl den nächstniedrigeren Vorrang besitzende Kanal in Tätigkeit treten. Bei dieser Anordnung sind die den verschiedenen Kanälen zugeordneten Eingangsflipflops der Koinzidenzstufen der Einwirkung von Störsignalen jederzeit ausgesetzt, so daß durch Störsignale eine Störung der Prioritätsauswahl von Datenkanälen besteht.

Durch die FR-PS 13 31378 ist es bekanntgeworden, dem Speicherwerk einer datenverarbeitenden Maschine, das von verschiedenen Werken der Maschine ansteuerbar ist, eine ein Sperflipflop enthaltende Vorrangschaltung zuzuordnen, die aie Reihenfolge des zu vorbestimmten Maschinenzyklen erfolgenden Zugriffs der einzelnen Werke der datenverarbeitenden Maschine zum Speieberwerk regelt. Die der Vorrangschaltung unterworfenen Werke liegen dabei innerhalb des im vorgegebenen Maschinenzyklus betriebenen Komplexes der Datenverarbeitungsmaschine, sind also synchron zum Maschinenzyklus der Datenverarbeitungsmaschine arbeitende Werke. Diesen Werken selbst können asynchron arbeitende Eingabe- und Ausgabemittel zugeordnet sein, die nicht selbsttätig, sondern über die genannten synchron betriebenen Werke mit der Datenverarbeitungsmaschine in Verbindung treten.

Zur Unterdrückung von Störimpulsen in Impulse verarbeitenden Geräten ist die Anwendung von Verzögerungsleitungen und von Integrationsschaltungen bekannt.

So zeigt die US-PS 30 36 272 einen aus einer Verzögerungsleitung bestehenden Pulsbreitendiskriminator, der eine Koinzidenz zwischen dem einer Verzögerungsleitung zugeleiteten Impuls und dem von dieser abgegebenen Impuls ausnutzt. Es wird durch den hierfür vorgesehenen Koinzidenzdetektor ein Sperrsignal erzeugt, das zeitlich mit dem Ende des der Verzögerungsleitung zugeführten Impulses zusammenfällt. Dieses Signal wird als Entsperrsignai für einen normalerweise gesperrten Verstärker verwendet, um

ίο in dem betroffenen Radargerät die Wiedergabe eines Bodenrefleximpulses zu unterdrücken und auf dem Radarschirm nur Zielimpulse zur Anzeige zu bringen. Die DT-PS 1173 938 zeigt ebenfalls eine Anordnung, die dem Zweck dient, die Rückflanke eines Impulses anzuzeigen, sofern der der Anordnung zugeführte Impuls hinreichend lange Dauer hat. Nur kurzzeitig auftretende Störimpulse sollen dagegen unterdrückt werden. Die wiederzugebenden Impulse werden direkt bzw. über eine Integrationsstufe einer

so UND-Stufe zugeführt, die erst anspricht, wenn die Integrationsstufe nach entsprechender Anlaufzeit ein Signal liefert. Die UND-Stufe bildet somit ein Koinzidenzglied, das nur am Ende eines hinreichend langen Eingarigsimpulses ein Signal erzeugt.

Bei der wahlweisen Zusammenschaltung von asynchron betriebenen peripheren Einheiten mit einer zentralen Verarbeitungsanlage unter Anwendung einer Prioritätsauswahlschaltung ergibt sich die folgende der Erfindung zugrunde liegende Aufgabe.

Die Einstellung der Prioritätsschaltung erfolgt bei Auftreten ein:s oder mehrerer gleichzeitig erfolgender Anrufsignal zu einem in bezug auf den Arbeitszyklus der zentralen Verarbeitungseinheit Undefiniert liegenden Zeitpunkt. Es muß daher das prioritätsmä-Big ausgewählte Signal eine längere Zeitspanne zur Verfügung stehen, bis die Durchschaltung zu der im vorgegebenen Arbeitsrhythmus arbeitenden zentralen Verarbeitungseinheit erfolgen kann. Diese vorzusehende Wartezeit öffnet andererseits die Möglichkeit, daß im Gerät entstehende eingestreute kurzzeitige Störimpulse während dieser Wartezeit ein vorzeitiges Rücksetzen des eingeleiteten Auswahlvorganges bewirken. Es ist daher erforderlich, sicherzustellen, daß Auswahlzustände während der zu verlangenden

Afp vorgegebenen Wartezeit sicher zur Verfügung stehen und während dieser Wartezeit auftretende kurzzeitige Störimpulse diese nicht verkürzen.

Bei einer Schaltungsanordnung der im Oberbegriff des Anspruchs 1 angegebenen Art wird diese Aufgabe durch die im kennzeichnenden Teil des Anspruchs 1 angegebenen schaltungstechnischen Maßnahmen gelöst.

Weiterbildungen der Erfindung sind in den UnteiansDriichen gekennzeichnet.

Der durch die Erfindung erreichte technische Fortschritt liegt darin, daß nur dann, wenn ununterbrochen eine entsprechend lange Einstellphase der Pufferflipnops der Prioritätseingangsschaltung verstrichen ist, ein Ansprechen der zentralen Verarbeitseinheit durch Abgabe des Kanalaufrufsignals und eine Rückstellung der Prioritätseingangsschaltung zwecks Bildung neuer Prioritätswerte ausgelöst werden.

Bevor auf schaltungsmäßige Einzelheiten eingegangen wird, sei die Arbeitsweise eines Ausführungsbeispiels der Erfindung in etwas verallgemeinerter Form zusammenfassend erläutert. In einer bevorzugten Ausführungsform der Erfindung ist eine Daten-Sammelschienen-Steuerungsvorrichtung vorgesehen, bei

der irgendeiner von beispielsweise sechs Datenkanälen den Datenkanälen an die Sammelschienen-Steuerein- E einen Flipflop setzen kann, wodurch angezeigt wird, heit zurückgesendet werden, alle etwa zum gleichen a daß dieser Datenkanal einen Zugriff zum Speicher- Zeitpunkt empfangen werden. Bevor jedoch diese b werk wünscht. Es wird demjenigen Datenkanal für Rückmeldesignale von der Sammelschienen-Steuer- e einen solchen Speicherzugriff eine Priorität zuerkannt, 5 einheit rückempfangen werden können, muß auf S der den höchsten Prioritätsrang aufweist; im vor- Grund der zustande gekommenen Datenabruf- und si liegenden Ausführungsbeispiel entspricht der höchste Antwortsignale ein Steuersignal gebildet werden, das d Prioritätsrang der zahlenmäßig niedrigsten Daten- anzeigt, daß der Speicheranruf aufgenommen wurde w känaladresse. Infolgedessen wird immer nur einer der und daß sich der Speicher in einem Bereitschaftszu- v. möglichen sechs oder mehr Ausgänge der Prioritäts- io stand befindet. Dieses Steuersignal wird in der Schal- b bestimmungsschaltung aktiviert. Dieser eine aktivierte tung einer Rückstellschleife zugeführt, die mit dem ο Ausgang wird gegebenenfalls einem zeitlichen Ab- genannten Pufferflipflop in Verbindung steht. Sobald ν laufzyklus zugeordnet, der sich am Ausgang einer das Rückstellsignal eintrifft, wird der Pufferflipflop g Verzögerungsstreckenschaltung ergibt, um ein Rück- in seinen ursprünglichen Zustand zurückgestellt; e meldesignal für den Kanalanruf zu bewirken. Jeder 15 gleichzeitig erfolgt eine Rückstellung der Flipflops a einzelne Ausgang der Prioritätsbestimmungsschaltung der Prioritätsbeslimmungsschaltung und das Setzen S wird mit Hilfe eines ODER-Gliedes beim Vorliegen eines Kanalaufruf-Flipflops. Damit sind alle Voraus- w eines Prioritätssigoals einen Pufferflipflop in die Ein- Setzungen für einen Datenaustausch zwischen dem _w stellage »1« schalten, wodurch dieser Flipflop »ge- zentralen Speicher und dem nach Prioritätsgrund- d setzt« wird. Vom »O«-Ausgang dieses Pufferflipfiops ao sätzen ausgewählten Datenkanal geschaffen. Außer- E führt eine Art Rückkopplungsleitung zu den Eingän- dem befindet sich die Prioritätsbestimmungsschaltung si gen der Prioritätsbestimmungsschaltung, wobei die wieder in einem Zustand, daß sie weitere Speicher- η Schaltung so getroffen ist, daß dann, wenn der Flip- anrufsignale von den Kanälen aufnehmen kann. ft flop gesetzt ist, die weitere Aufnahme von Speicher- Wie man sieht, erreicht man eine möglichst kurz- r anrufsignalen in die Prioritätsbestimmungsschaltung «5 fristige Wiederherstellung des Bereitschaftszustandes h unterdrückt wird. Dadurch wird erreicht, daß die wei- der Prioritätsbestimmungsschaltung zur Entgegen- r; tere Abfühlung von gegebenenfalls über die Daten- nähme weiterer Speicheranrufsignale von den Daten- u kanäle ankommenden Speicheranrufsignalen unter- kanälen, ohne gegebenenfalls die Informationen zu ti bleibt. Der erwähnte Pufferflipflop startet, wenn er verlieren, die man zur Aussendung der verschiedenen h gesetzt wird, eine Verzögerungsschaltung, die im all- 30 Rückmeldesignale für den sich gerade abwickelnden d gemeinen aus so vielen äquidistanten Verzögerungs- und nach den Prioritätsgrundsätzen erkannten Speiabschnitten besteht wie Datenkanäle vorhanden sind. cheranruf benötigt. Z Alle Abgriffe der Verzögerungsschaltung werden in Ein Merkmal der vorliegenden Schaltung zur s; einem UND-Glied zusammengefaßt das dann ein Steuerung der Zugriffsrangfolge stellt unter anderem P Verzögerungssteuersignal abgibt wenn der durch die 35 auch die erwähnte Verzögerungsstrecke dar, die dazu \ Verzögerungsschaltung hindurchiaufende Impuls an dient, die Rückantwort an den Datenkanal in einem b allen Abgriffen der Verzögerungsschaltung wirksam bestimmten zeitlichen Zyklus zu steuern. Die Schal- g ist. Der Zweck des UND-Gliedes und die Bedeutung tung ist dabei so ausgelegt, daß je nach dem Typus ti des Verzögerungssteuersignals besteht in der Schaf- der angeschlossenen Datenkanäle die Rückantwort in η fung eines Kriteriums zur Unterscheidung eines ech- 40 verschiedenen Taktzyklen gesteuert wird. Beispiels- B ten durch die Verzögerungsschaltung hindurchlaufen- weise werden die räumlich nahen Datenkanäle einer S den Impulses von allenfalls vorhandenen fehlerhaften späteren Taktzeit zugeordnet als die räumlich ent- ei oder zumindest fehlerhaft ausgelösten Impulsen, die fernten Datenkanäle, womit bezweckt wird, daß die π zeitlich hintereinander durch die Verzögerungsschal- durch die Rückmeldung übermittelte Adresse und die a rung laufen können. Im letzteren Falle befindet sich 45 notwendigen Informationsdaten vom aufgerufenen -■■ fi in der Verzögerungsstrecke das Ende eines ersten Im- Kanal bei der Sammelschienen-Steuereinheit inner- S pulses, dann ein kurzer Zwischenraum, und dann halb einer zulässigen Zeitspanne empfangen werden, ζ folgt der Anfang des zweiten Impulses. In diesem ohne Rücksicht darauf, von welchem Kanal diese C Falle ist die UND-Bedingung am UND-Glied wegen Daten kommen. Mit Hilfe der genannten Verzöge- I des Zwischenraumes zwischen den genannten beiden 50 rungsstrecke läßt sich diese Forderung schaltungs- ■ r Impulsen nicht erfüllt, so daß kein Verzögerungs- mäßig in einfacher Weise realisieren. ν steuersignal auftritt. Bei einer korrekten Operations- Außerdem ergibt sich dadurch die Möglichkeit der
weise sollen die von der Verzögerungsschaltung an Einstellung des Kanalaiufrufflipflops und der Rück- 2 den einzelnen Abgriffen zur Verfugung gestellten stellung der Prioritätsbestimmungsschaltung, ein- t Taktgeberimpulse dann zur Auswertung gelangen, 55 schließlich des Pufferflipfiops, zu einem eindeutig
solange sich über der ganzen Länge der Verzöge- festgelegten Zeitpunkt nämlich dann, wenn am Ver- S rungsstrecke der Flipflopimpuls befindet, d. h., die zögerungsstrecken-UND-Glied das obenerwähnte
Anfangsflanke des vom Flipflop kommenden Impul- Verzögerungssteuersignal auftritt Das Auftreten die- 1 ses hat die Verzögerungsstrecke bereits verlassen, ses Verzögerungssteueisignals ist in ganz bestimmter
während die Endflanke des Impulses die Verzöge- 60 Weise abhängig vom Setzen des Pufferflipfiops wäh- 1 rungsstrecke noch nicht erreicht hat rend des sich gerade abwickelnden, nach den Priori-Die von der Verzögerungsstrecke erzeugten, zeit- tätsgrundsätzen ausgewählten Speicheranrufs. Das Set- j lieh abgestuften Taktsignale werden zur zeitlichen zen des Pufferflipfiops und das nach einer bestimm-Taktgabe der Rückmeldesignale an die bestimmten ten Verzögerungszeit daraufhin) auftretende Verzöge- ] ausgewählten Daienkanäle benutzt, wobei die räum- 65 rungssteuersignal gehören eindeutig ein und dersellich nahe liegenden Datenkanäle einer etwas späteren ben Speicheranrufoperation an, und eine Operations-Taktgabe unterworfen werden als die räumlich fer- Verwerfung in dem Sinne, daß die Rückantwort auf
nen Datenkanäle, so daß Rückmeldesignalc, die von einen erkannten Speicheranruf an einen anderen ,

Datenkanal zurückgemeldet wird,- ist dadurch völlig F i g. 8 a bis 8 d ein bevorzugtes Ausführungsbeiausgeschlossen. Wenn man bestrebt ist, die Prioritäts- spiel der in der Schaltung zur Steuerung der Zugriffsbestimmungsschaltung möglichst rasch wieder in rangfolge verwendeten Flipflops, wobei F i g. 8 a das einen Bereitschaftszustand zu versetzen, um weitere Detailschaltbild, Fig. 8b das Blockschaltbild und Speicheranrufsignale von den Datenkanälen berück- 5 F i g. 8 c und 8 d Impulsdiagramme zur Erläuterung sichtigen zu können, so besteht an sich die Gefahr, der Betriebsweise des Flipflops darstellen,
daß für einen bereits erkannten Speicheranruf die zur Die Schaltung zur Steuerung der Zugriffsrangfolge weiteren Durchführung einer korrekten Operations- ist im allgemeinen Teil einer großen Datenverarbeiweise für die verschiedenen Rückmeldeoperationen tungsanlage, die unter anderem ein zentrales Speibenötigtem Informationsdaten entweder verlorengehen io cherwerk und an die Zentraleinheit über Datenoder sonstwie in falscher Weise ausgewertet werden, kanäle angeschlossene periphere Einheiten umfaßt, was in früheren Schaltungen zur Steuerung der Zu- Im Rahmen der organisatorischen Gliederung einer griffsrangfolge häufig dazu geführt hat, daß ein von Datenverarbeitungsanlage zählt die Schaltung zur einem bestimmten Datenkanal erkannter Speicher- Steuerung der Zugriffsrangfolge zu der Sammelanruf schließlich mit einem falschen, an den zentralen 15 schienen- Steuereinheit, die funktionell wie ein Daten-Speicher angeschlossenen Datenkanal abgewickelt puffer wirkt für den Austausch von Daten, Adressen, wurde. Die Abwicklung einer korrekten Operation Steuerung- und Prüfsignalen zwischen den Speicherwird insbesonder dann kompliziert, wenn verschie- werken und dem übrigen Datenverarbeitungssystem, dene Typen, z. B. schneller und langsamer arbeitende In· dem ins Auge gefaßten Ausführungsbeispiel wird Datenkanäle, an eine Datenverarbeitungsanlage anzu- ao die zentrale Datenverarbeitungseinheit einschließlich schließen sind. Die Prioritätsbestimmungsschaltung des Befehlssteuerwerkes (I-Einheit) und des Exekumuß natürlich ohne Rücksicht darauf einwandfrei tionswerkes (Ε-Einheit) im Hinblick auf den Speicherfunktionieren, ob es sich um schnelle oder langsame, zugriff als eine einzige Einheit betrachtet, die die räumlich nahe oder entfernt liegende Datenkanäle Speicherkapazität mit den Datenkanälen teilen muß. handelt. Damit hängt unmittelbar die Übertragungs- 25 Jedem der beispielsweise sechs Eingabe-/Ausgaberate einer Sammelschienen-Steuereinheit zusammen, Kanäle ist ein bestimmter Prioritätsrang zugeordnet, und es wäre nicht möglich, eine gleichmäßige Über- der bei der Steuerung der Zugriffsrangfolge von Betragung sicherzustellen, ohne beispielsweise ein Inter- deutung ist. Neben den Eingabe-/Ausgabe-Datenferieren der Betriebsweise extremer Kanäle vermei- kanälen 1 bis 6 (vgl. Fig. 1) können beispielsweise den zu können. 30 noch andere Arten von Datenkanälen, z. B. Über-

Die vorgeschlagene Schaltung zur Steuerung der wachungsdatenkanäle MC vorgesehen sein. Im all-Zugriffsrangfolge gestattet also den Anschluß lang- gemeinen stehen die Steuerungs- und Überwachungssamer und schneller Datenkanäle an die gleiche elemente, des Bedienungspultes der Datenverarbei-Prioritätsbestimmungsschaltung, wobei eine minimale tungsanlage mit dem Überwachungsdatenkanal MC Verweilzeit zwischen aufeinanderfolgenden Prioritäts- 35 in Verbindung. Auch die Überwachungsorgane, z. B. bestimmungszyklen besteht. Als weiterer Vorteil er- Anzeigelemente und Kontrolleuchten, sind im allgibt sich die Möglichkeit einer überlappenden Be- gemeinen an einen Überwachungsdatenkanal MC antriebsweise in dem Sinne, daß die Prioritätsbestim- geschlossen. Es ergibt sich bekanntlich bei der Warmungsschaltung möglichst schnell wieder in einen tung von Datenverarbeitungsanlagen die Notwendig-Bereitschaftszustand zur Entgegennahme weiterer 4° keit, einen Programmablauf gelegentlich von Hand Speicheranrufe versetzt wird, während für den soeben zu steuern; dabei bedarf es unter anderem auch erkannten Speicheranruf die verschiedenen Rück- eines wahlwcisen Zugriffs zum Speicher. Im Rahmen meldefunktionen abgewickelt werden. Man erzielt des organisatorischen Aufbaus einer Dalenverarbeiateo insgesamt eine maximale Wiederholungsfrequenz tungsanlage hat es sich deshalb als zweckmäßig erfür die Zuordnung von Prioritäten bei erkannten 45 wiesen, für Wartungszwecke und für die Steuerung Speicheranrufen und eine mit bisherigen Schaltungen der Anlage vom Bedienungspult aus einen oder mehzur Steuerung der Zugriffsrangfolge nicht erzielte rere Überwachungsdatenkanäle MC vorzusehen, die Geschwindigkeit der Rückmeldung auf von den funktionell den Eingabe-/Ausgabe-Datenkanälen Datenkanälen ergangene Speicheranrufe unter Be- praktisch gleichgestellt sind, jedoch im allgemeiner rücksichtigung von Prioritätsgrundsätzen bei der Aus- 5» einen geringeren Prioritätsrang aufweisen,
wahl und beim Erkennen der Speicheranrufe. Bei der nachfolgend beschriebenen Schaltung zu:

Ein Ausführungsbeispiel der Erfindung ist in der Steuerung der Zugriffsrangfolge, von der F i g. 1 eir

Zeichnung dargestellt und wird im folgenden näher Blockschaltbild zeigt, wird davon ausgegangen, dai

beschrieben. Es zeigt an die Datenverarbeitungsanlage sechs Eingabe-/Aus

F i g. 1 das Blockschaltbild der Schaltung zur 55 gabe-Datenkanäle 1 bis 6 an ein Überwachungsdaten

Steuerung der Zugriffsrangfolge, kanal MC angeschlossen sind, wobei der E/A-Daten

F i g. 2 das Detailschaltbild der Prioritätsbestim- kanal 1 den höchsten Prioritätsrang aufweist und dii

mungsschaltung, mit den Adressen 2 bis 6 belegten E/A-Datenkanäli

Fig. 3 die der Prioritätsbestimmungsschaltung in entsprechender Abstufung einen jeweils niedrige

nach F i g. 2 nachgeschaltete Pufferflipflopstufe, ⁶<> ren Prioritätsrang aufweisen. Der Prioritätsrang de

Fig. 4 die von der Pufferflipflopstufe nach Fig. 3 Überwachungsdatenkanals MC ist schließlich de

gesteuerte Verzögerungsstrecke, kleinste¹., d. h., er ist noch kleiner als der Prioritäts

Fig. 5 das Detailschaltbild zur Erzeugung der rang des E/A-Datenkanals 6. Es sei jedoch darau

Datenabrufsignale, hingewiesen, daß diese Prioritätsrangfolge willkürlicl

Fig. 6 das Detailschaltbild zur Erzeugung der 65 in dieser Weise angenommen worden ist, um da

Antwortsignale, Ausführungsbeispiel hinlänglich zu konkretisierer

Fig. 7 die in der Schaltung zur Steuerung der Zu- Beim Speicherzugriff wird zunächst die Priorität zwi

griffsrangfolge vorkommenden Impulszyklen, sehen den einzelnen Datenkanälen bestimmt, un

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dann erfolgt noch eine weitere Prioritätsbestimmung sie mit den Datenkanälen wieder in voll wirksamen zwischen dem ausgewählten Datenkanal und der Kontakt kommen und nachfolgende Speicheranrufe Zentraleinheit. Auf den letzteren Punkt wird in der berücksichtigen können, während ein erkannter Speinachfolgenden Beschreibung nicht näher eingegan- cheranruf von der Sammelschienen-Steuereinheit gen; diese Steuerung der Zugriffsrangfolge kann näm- 5 noch verarbeitet wird. Die Prioritätsbestimmungslich nach den gleichen Prinzipien erfolgen.. Praktisch schaltung kann jedoch nicht so früh zurückgestellt ist eine Datenverarbeitungsanlage so organisiert, daß werden, daß der Empfang von Adressen und weiteder Zentraleinheit ein Zugriff zum Speicher so lange ren Informationsdaten von dem Kanal, der gerade gestattet ist, bis von irgendeinem Datenkanal ein seinen Anruf getätigt hat, ausgeschlossen wird. Es Speicheranrufsignal eintrifft. Erst dann wird die m wird deshalb ein Zeitpunkt gewählt, der genügend Steuerungsschaltung zur Bestimmung der Zugriffs- früh liegt, um den nächsten Kanal einen möglichst rangfolge wirksam. Welchem Kanal unter bestimmten frühen Anruf zu gestatten, der aber gleichzeitig ausGegebenheiten ein Speicherzugriff gestattet wird, er- reichend spät liegt, so daß bei der schließlichen gibt sich ausnahmslos durch die Prioritätsbestim- Rückstellung der Prioritätsbestimmungsschaltung der mungsschaltung, wobei die Auswahl des betreffenden 15 Kanal, der ausgewählt und dessen Anruf erkannt wor-Datenkanals nach den Prioritätsgrundsätzen unab- den ist, die notwendigen Rückmeldedaten bereits abhängig von anderen Einflüssen durchgeführt wird. In gegeben bzw. erhalten haben wird und zur Abwickder nachfolgenden Beschreibung wird darauf ver- lung des eigentlichen Speicherzugriffs übergehen ziehtet, beispielsweise ein einziges zentrales Speicher- kann. Dies Taktgabe erfolgt dann, wenn die Datenwerk mit mehr als einem Datenverarbeitungssystem 20 abruf- und Antwortsignale an den ausgewählten Dazu teilen. An sich ist das eine Maßnahme, der man in tenkanal übermittelt werden, wobei die Taktgabe den heute bekannten Datenverarbeitungssystemen für die Rückstellung selbst fixiert ist im Hinblick auf immer häufiger begegnet. Diese Möglichkeit läßt sich einen ganz bestimmten zeitlichen Abstand vom an sich auch berücksichtigen, ist jedoch für den " Setzen der Pufferstufe. Wiewohl es möglich ibt, die Gegenstand der Erfindung nicht maßgebend. ?5 Rückmeldesignale zu jedem dieser Datenkanäle mit

Ein vereinfachtes und schematisiertes Blockdia- genügender Genauigkeit durch Heranziehung der vergramm der Zugriffsrangfolgeschaltung ist in F i g. 1 schiedenen Abgriffe des Verzögerungsschaltkreises dargestellt. Die in F i g. 1 erkennbaren fünf Blocks d. h. durch die von diesen Schaltkreisen gelieferten sind in den Fig. 2 bis 6 in weiteren schaltungs- Taktsignale zu steuern, so kann die Rückstellung der mäßigen Details ausgeführt. An die Zugriffsrangfolge- 3° Prioritätsbestimmungsschaltung in einer vorher festschaltung sind die Datcnkanäle 1 bis 6 und MC an- gelegten Weise erfolgen ohne Rücksicht auf den begeschlossen, die jeweils dann· ein Speicheranrufsignal treffenden Kanal, dessen Speicheraufruf berücksichder Zugriffsrangfolgeschaltung zuführen, wenn der tigt worden ist. Dadurch wird die gesamte Rückstelbetreffende Datenkanal einen Datenaustausch mit lung für die Prioritätsbestimmungsschaltung ganz we dem zentralen Speicherwerk der Datenverarbeitungs- 35 sentlich vereinfacht.

anlage durchzuführen wünscht. Die Speicheranruf- Wir wenden uns nun der Beschreibung der F i g. 2

signale werden der Prioritätsbestimmungsschaltung zu, die in ihrem oberen Teil die Prioritätsbestim-(F i g. 2) zugeführt. Liegen mehrere Anrufe vor, so mungsschaltung und in ihrem unteren Teil den wird der Datenkanal mit der höchsten Priorität aus- Kanalaufrufflipflop zeigt. Die Prioritätsbestimmungsgewählt. Das ausgewählte Anrufsignal gelangt in eine 40 schaltung nach F i g. 2 ordnet den angeschlossenen Pufferstufe (F i g. 3). Diese Pufferstufe aktivieri einen Kanälen 1 bis 6 und MC die entsprechenden Priori-Verzögerungsschaltkreis (Fig.4), der verschiedene, täten zu, wobei der Datenkanal 1 die höchste und für den Kanalaufruf wesentliche Taktsignale liefert. der Datenkanal MC die niedrigste Priorität aufweist Den Datenabrufschaltkreisen (Fig. 5) und Antwort- Zwischen den Extremwerten der höchsten und niedschaltkreisen (Fig. 6) werden sowohl von der Priori- 45 rigsten Priorität ist eine Abstufung voreesehen in de tätsbestimmupgsschaltung, von der Pufferstufe als Rangfolge der Datenkanaladressen, d. h.. Daten auch vom Verzcgerungsschaltkreis entsprechende kanal 2 hat die zweithöchste, Datenkanal 3 die dritt Aktivierungssignale zugeführt, aus denen die Daten- höchste Priorität usw. In funktioneller Hinsicht kam abruf- und Antwortsignale gebildet werden. Vom das Leistungsvermögen der Prioritätsbestimmungs Verzögerungsschaltkreis wird das Verzögerungssteuer- 50 schaltung nach Fig. 2 etwa dahingehend charakteri signal an die Prioritätsbestimmungsschaltung zurück- siert werden, daß diese Schaltung jeden Kanal eine geführt, das zusammen mit einem Rückstellsignal, niedrigeren Priorität ausschaltet, sobald ein Kana das die Speicherbereitschaft anzeigt, das Setzen des einer bestimmten Priorität ausgewählt wurde. Di« Kanalaufruf-Flipflops bewirkt, an dessen Ausgang Auswahl eines bestimmten Datenkanals nach den schließlich das Kanalaufrufsignal erscheint. Gleich- 55 Prioritätsprinzip ist jedoch erst dann vollständig zeitig erfolgt die Rückstellung der Pufferstufe und die wenn der in F i g. 3 dargestellte Pufferflipflop 31 ge Rückstellung der Pnontätsbestimmungsschaltung. setzt ist, was als Antwort auf einen vorliegende! Damit ist die Zugnffssrangfolgeschalrung wieder in Speicheranruf erfolgt. Erst durch das Setzen des Puf die Lage versetzt, weitere Speicheranrufsignale ent- ferflipflops werden in bezug auf die Prioritätsbestim gegenzunehmen, während der soben durch die Priori- 60 mungsschaltung alle weiteren Speicherelemente blök tätsbestimmungsschaltung ausgewählte Datenkanal kiert und finden zunächst keine weitere Bcrücksich aufgerufen ist und nun seinen Datenaustausch mit tigung
dem zentralen Speicherwerk abwickeln kann. Die' Prioritätsbestimmungsschaltnnß nach F i g.

-u λ Sammelschienen-Steuereinheit ist es er- umfaßt im wesentlichen mehrere Flipflops 1, vo wünscht, daß die Priontatsbestirnmungsschallung so 6₅ denen jeder dann gesetzt wird, wenn an dem vorge schnell wie möglich wieder zurückgestellt wird, damit schalteten UND-Glied 2 die vorgesehene UND-Be diese Schaltkreise wieder frei sind zur Durchführung dingung erfüllt ist. Die UND-Glieder 2 haben zwe der Erkennung von Speicheranrufsignalen, d. h., daß Eingänge, von denen einer jeweils an einen Daten

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kanal 1 bis 6 und MC angeschlossen ist, während der Beispiels dürfte die Schaltung der UND-Glieder 4, zweite Eingang für alle UND-Glieder 2 gemeinsam 5, 6 und 7 in ihrem Prinzip verständlich geworden ist und mit dem Ausgang eines UND-Gliedes 3 in sein. Es ist also so, daß von allenfalls mehreren geVerbindung steht. Das UND-Glied 3 hat zwei Ein- setzten Flipflops 1 immer nur derjenige durchgreifen gänge, die mit den A -Takten bzw. mit dem TFR- 5 kann, der dem Datenkanal höchster Priorität zuge-Signal beaufschlagt werden. Das /!-Taktsignal wird ordnet ist. Wie bereits erwähnt, ist deshalb jeweils von einem zentralen Taktgeber erzeugt; es trifft in höchstens eine Prioritäts-Bitleitung aktiviert, regelmäßiger zyklischer Reihenfolge ein. Das TFR- Die in der Prioritätsbestimmungsschaltung verwen-Signal wird vom Pufferflipflop 31 (vgl. Fig. 3) er- deten Flipflops 1 und die mit diesen zusammenarbeizeugt, und zwar ist dieses Signal dann vorhanden, io tenden Einstell-UND-Glieder 2 werden unter Bezugwenn der Pufferflipflop 31 zurückgestellt ist, d. h. sei- nähme auf F ι g. 8 a bis 8 d noch in ihren schaltungsnen »O«-Zustand einnimmt. Auf den Datenkanälen 1 mäßigen Details beschrieben werden. An sich kann bis 6 und MC wird der Prioritätsbestimmungsschal- ir^ndeine beliebige logische Flipfiopschaltung vertung immer dann ein Speicheranruf signal 5-45 züge- wendet werden, die die aus Fi g. 2 ersichtliche Funkführt, wenn der betreffende Datenkanal einen Zugriff 15 tion der Flipflops erfüllt, d. h., daß bei Koinzidenz zum zentralen Speicherwerk wünscht. Wenn der zweier Eingangssignale am UND-Glied 2 der Flip-Pufferflipflop nicht gesetzt ist. d. h. das PFR-Signal flops 1 gesetzt, d. h. in seinen »1 «-Zustand umgevorhanden ist, so ist zur Taktzeit A die logische Be- schaltet wird. Das Setzen des Flipflops 1 erfolgt dingung am UND-Glied 3 erfüllt. Liegt gleichzeitig durch Anlegen eines Aktivierungssignals an den »S<rvon irgendeinem Datenkanal ein Speicheranrufsignal ao Eingang des Flipflops, während die Rückstellung SAS vor, so ist dann auch die logische Bedingung am durch Anlegen eines Aktivierungssignals an den »R«- UND-Glied 2 erfüllt, und in der Prioritätsbestim- Eingang erfolgt. Ist der Flipflop 1 gesetzt, so ist die mungsschaltung wird der entsprechende Flipflop 1 »1 «-Ausgangsleitung aktiviert, während die »O«-Ausgesetzt. Jeder Flipflop 1 hat zwei Ausgänge, einen gangsleitung nicht aktiviert ist. Im rückgestellfui Zu- »1 «-Ausgang, der aktiviert ist, wenn der Flipflop 1 25 stand des Flipflops 1 ist die »1 «-Ausgangsleitung gesetzt ist, d. h. sich in seinem »1 «-Zustand befindet, nicht aktiviert, während die »O«-Ausgangsleitung ak- und einen »O«-Ausgang, der dann aktiviert ist, wenn tiviert ist. Dasselbe Schema gilt in entsprechender der FHpflop 1 nicht gesetzt ist, d. h., wenn er sich in Weise auch für alle anderen in der erfindungsgemäseinem »O«-Zustand befindet. Am Ausgang der Pri- Ben Zugriffsrangfolgeschaltung vorkommenden FHporitätsbestimmungsschaltung sind sieben Leitungen 1 3° flops,
bis 6 und MC vorgesehen, von denen höchstens eine Aus F i g. 2 geht hervor, daß ein Setzen der Flip-Leitung aktiviert ist; das auf dieser aktivierten Lei- flops 1 nicht möglich ist, wenn die FF7?-Leitung nicht tung auftretende Signal ist das die Priorität kenn- aktiviert ist; unter Bezugnahme aus F i g. 3 ist dies zeichnende Bitsignal PRIOR.BIT. Zwischen den dann der Fall, wenn der Pufferflipflop 31 gesetzt ist, Ausgängen der Flipflops 1 und den Prioritäts-BHlei- 35 wobei dann nämlich die »1 «-Ausgangsleitung PFR hingen sind einige UND-Glieder 4, 5, 6 und 7 vorge- aktiviert und die »O«-Ausgangsleitung FPR nicht aksehen, die so geschaltet sind, daß die vorbestimmte tiviert ist.

Prioritätsrangfolge gewahrt ist. Im Prinzip ist die Die Rückstell-Eingangsleitungen der Flipflops 1

Schaltung der erwähnten UND-Glieder so ausgeführt, sind gemeinsam mit dem Ausgang des ODER-Glie-

daß die Flipflopausgänge »1« ab zweitem Prioritäts- 4° des 8 verbunden. Die Rückstellung der Flipflops 1

rang je an ein UND-Glied angeschlossen sind und kann unter zwei verschiedenen Voraussetzungen er-

daß die weiteren UND-Glied-Eingänge jeweils mit folgen, ersten beim Auftreten eines Rückstellsignals

den Flipflopausgängen »0« der höherrangigen Flip- RCK.CPU, das von der zentralen Datenverarbei

flops verbunden sind, so daß am Flipflopausgang »1« tungseinheit geliefert wird, oder durch die Erfüllun

des höchstrangigen Flipflops 1 und an den Ausgängen 45 der logischen Bedingung am UND-Glied 9. Zur Er

der UND-Glieder 4 jeweils nur ein, und zwar das füllung dieser UND-Bestimmung bedarf es des gleich

höchstrangige Prioritäts-Bitsignal erscheint. Greifen zeitigen Auftretens der folgenden drei Signale: VOLL

wir zur Illustration beispielsweise die Prioritäts-Bit- VERZ., SP.BER. und des LB-Taktsignals. Die zu

leitung 6 heraus und betrachten wir das zugehörige letztgenannten beiden Signale werden im UND-Gliec

UND-Glied 4. Der unterste Eingang des UND-Gliedes 50 10 logisch verknüpft. Am Ausgang dieses UND

4 der Prioritäts-Bitleitung 6 ist an den »1 «-Ausgang Gliedeis 10 erscheint das Signal PRIOR.RCK. Da

des Flipflops 1 des Datenkanals 6 angeschlossen. Der dem UND-Glied 9 zugefiihrte Verzögerungssteuer

mittlere Eingang des UND-Gliedes 4 der Prioritäts- signal VOLL VERZ. ist das am UND-Glied 43 (vgl

Bitleitung6 ist an den Ausgang des UND-Gliedes5 Fig.4) auftretende Ausgangssignal. Das Lß-Takt

angeschlossen, dessen drei Eingänge mit den »0«- 55 signal ist ein regelmäßig auftretendes Taktsignal; mai

Ausgängen der den Datenkanälen 1, 2 und 3 züge- findet es in Fig. 7 in der obersten Zeile, in der all

ordneten Flipflops 1 verbunden sind. Der oberste Ein- vorkommenden Takte dargestellt sind. Das als Rück

gang des UND-Gliedes 4 der Prioritäts-Bitleitung 6 stellsignal wirkende Signal SP.BER. zeigt an, da

ist an den Ausgang des UND-Gliedes 6 angeschlos- der Speicher bereit ist, einen Datenaustausch mit dei

sen, dessen beide Eingänge mit den »««-Ausgängen 60 ausgeveählten Datenkanal durchzuführen. Diese

der den Datenkanälen 4 und S zugeordneten Flip- Speicherbereitschaftssignal stellt gewissermaßen di

flops 1 verbunden sind. Ein Prioritätsbit 6 kann also Rückantwort an die Zugrifrsrangfolgeschaltnng voi

nur dann auftreten, wenn die den Datenkanälen 1 zentralen Speicher dar, wobei davon auszugehen is

bis 5 zugeordneten Flipflops 1 sich im »O«-Zustand daß es ursächlich von den Datenabruf- und Antwor

befinden und wenn der dem Datenkanal6 zugeord- 65 Signalen (vgl. Fig. 5 und 6) ausgelöst wurde, wob

tiete Flipflop 1 gesetzt ist. Welchen Zustand der dem es allerdings nur dann auftritt, wenn sich der Spe

Datenkanal MC zugeordnete Flipflop 1 einnimmt, eher tatsächlich im Bereitschaftszustand uefindet.

snielt dabei keine Rolle. An Hand dieses illustrativen Im unteren Teil der Fig. 2 ist der Kanalaufru

13 ^W 14

flipflop 13 dargestellt, dessen genaue Funktionsweise ist, erscheint das Verzögerungssteuersignal nicht frü-

aus Ost späteren Beschre^;bung der Fig. 8 deutlich her als etwa in der Mitte eines fünften Zyklus einer

wird. Am »1 «-Ausgang des Flipflops 13 erscheint Aufrufsequenz, wenn ein Speicheranruf SAS von

das Kanalaufrufsignal (vgL auch hierzu F ig.l). einem Daienkanal eingeleitet wurde. Die Flipflops,

Zusammenfassend läßt sich die Funktionsweise des 5 sobald sie einmal eingesetzt sind, werden in ihrem ge-Kanalaufrufflipflops 13 wie folgt beschreiben: Der setzten Zustand verbleiben, bis die Datenabruf- und Flipflop 13 wird gesetzt, d.h. in seinen »1 «-Zustand Antwortsignale (vgl. Fig. 5 und 6) an den ausgeversetzt, wenn alle drei Eingänge des UND-Gliedes wählten Kanal übermittelt werden können. Es ist je-12 aktiviert sind. Im gesetzten Zustand erscheint ein doch zu beachten, daß in dieser Zeit kein weiterer Kanälaufrufsignal, d.h., der »1 «-Ausgang des Flip- io Speicheranruf berücksichtig wird, da der Pufferflops 13 ist aktiviert. Seine Rückstellung in den »0«- flipflop 31 gesetzt ist. Erst nach Zurückstellung der Zustand erfolgt durch ein Lfl-Taktsignal dann, wenn Flipflops und dem Abklingen des Verzögerungsbeim Erscheinen dieses Signals nicht gleichzeitig die Steuersignals VOLL VERZ. ist der Ausgangszustand UND-Bedingung am Glied 12 erfüllt ist. Es ist dies der Schaltung wiederhergestellt, und es können weiso aufzufassen, daß eine erfüllte UND-Bedingung 15 tere Speicheranrufsignale von den Datenkanälen beüber der. Einfluß des Lß-Taktsignals in bezug auf rücksichtigt und verarbeitet werden,
den »Ä«-Eingam» des Flipflops 13 dominiert. Es sei Bei den in der Zugriffsrangfolgeschaltung verwenan dieser Stelle nochmals darauf hingewiesen, daß deten Taktsignalen handelt es sich um zyklisch aufschaltungsmäßige und funktioneile Einzeleinheiten tretende Signale, da die Arbeitsweise für die Bestimdieser Flipflopschaltung im späteren Verlauf dieser 20 mung der Kanalpriorität nicht durch Einzelzyklus-Beschreibung unter Bezugnahme auf die F i g. 8 a bis Operationen durchgeführt wird unter Steuerung seitens 8 d in aller Ausführlichkeit erläutert werden. des Bedienungspultes. Sollte hingegen tatsächlich ein-

Das am »1 «-Ausgang des Flipflops 13 entstehende mal eine Einzelzyklusoperation eine Kanalantwort

Kanalaufrufsignal kann als definierte Anzeige dafür verursachen, so können die Prioritätsbestimmungs-

angesprochen werden, daß ein Speicheranruf seitens 45 schaltkreise darauf in normaler Weise reagieren bzw.

eines Datenkanals tatsächlich berücksichtigt worden antworten.

ist. Man beachte, daß das Kanalaufnifsignal in kau- Die in Fig. 3 dargestellte Pufferschaltung umfaßt

salem Zusammenhang mit dem Speicherbereitschafts- im wesentlichen den Pufferflipflop 31, der bei Erfül-

signalSP.ßEfl. steht, das nicht auftreten kann, bevor lung der logischen Bedingung am UND-Glied 32 ge-

ein Speicheranruf ein Rückmeldesignal seitens des 30 setzt wird. Das Setzen des PufEerflipflops 31 erfolgt

zentralen Speicherwerks ausgelöst hat, das anzeigt, jeweils zu einer ß-Taktzeit. Allerdings muß dann ein

daß der Speicher für den beabsichtigten Datenaus- Prioritätsbit vorliegen, das durch das ODER-Glied

tausch mit dem Datenkanal tatsächlich bereit ist. 34 hindurchgreift und am oberen Eingang des UND-

Wenn das zentrale Speicherwerk seine Bereitschaft Gliedes 32 erscheint.

durch das erwähnte Speicherbereitschaftssignal mel- 35 Der Pufferflipflop wird innerhalb eines kleinen det, so wird in Übereinstimmung damit ein Speicher- Bruchteils eines Einstellzyklus der Flipflops der Prizyklus ausgelöst. Man kann die Verhältnisse auch so oritätsbestimmungsschaltung (vgl. Fig. 2) gesetzt. betrachten, daß das Kanalaufrufsignal im wesent- Ist der Pufferflipflop 31 gesetzt, so wird ein weiteres liehen zu einem identischen Zeitpunkt auftritt, wie Setzen der Flipflops 1 der Piioritätsbestimmungssich die Rückstellbedingung für die Flip-Flops 1 der 40 schaltung unmöglich gemacht. Das ausgewählte Priontätsbestimmungsschaltung ergibt, nur mit dem Prioritätsbit am Ausgang eines UND-Gliedes 4 (vgl. Unterschied, daß das Kanalaufrufsignal nur für die Fig. 2) bewirkt schließlich die Auswahl des entZeitdauer eines Zyklus bestehenbleibt, da mit dem sprechenden Kanals, dem die Priorität zuerkannt Auftreten des nächsten Lß-Taktsignals eine Rück- wurde. Die Rückstellung des Pußerflipflops 31 erfolgt stellung des Kanalaufrufflipflops 13 erfolgt. 45 durch das Prioritätsrückstellsignal PRIOR.RCK.,

Die Ausgänge der UND-Glieder 4 liefern, wie be- das am Ausgang des UND-Gliedes 10 (vgl. unterer

reits erwälint, die Prioritätsbits, die beim Auftreten Teil von Fig. 2) zur Lß-Taktzeit entsteht, wenn auch

eines ß-Taktsignals den Pufferflipflop 31 setzen (vgl. gleichzeitig das Speicherbereitschaftssignal vorliegt.

F i g. 3). Sie bewirken weiterhin das Auslösen der Der Puffeiflipflop 31 garantiert eine saubere und ein-

Datenabruf -und Antwortsignale, deren Bildung in 5" wandfreie Betriebsweise, auch wenn ein Anrufflip-

den Schaltungen von F i g. 5 und 6 dargestellt ist. flop 1 nur partiell gesetzt ist. Es kann nämlich ge-

Die Flipflops 1 der in F i g. 2 dargestellten Priori- schehen, daß ein Speicheranrufsignal SA S gerade tätsbestimmungsschaltung werden während eines zum Schluß eines A -Taktzeitpunkts auftritt, so daß A -Taktes gesetzt, vorausgesetzt, daß nicht früher das am »5«-Eingang eines Anmfflipflops 1 befindschon ein Setzen dieser Flipflops erfolgt ist und daß 55 liehe UND-Glied 2 nur ein ganz kurzes Impulssignal durch den dabei gesetzten Pufferflipflop 31 ein wei- abgibt, das möglicherweise zu einem vollständiger teres Setzen von Flipflops 1 der Prioritätsbestirn- Setzen des Anrufflipflops 1 nicht ausreicht. Die mungsschaltung unterbunden wird. Die Flipflops 1 Tastung des Pufferflipflops erfolgt ein Viertelzyklus verbleiben in einem gesetzten Zustand bis zum Auf- nach Beendigung des /1-Taktes. Während dieses treten eines Lß-Taktsignals, und zwar eines solchen, 60 Viertelzyklusintervalls wird der Anrufflipflop 1 sich das in irgendeinem Zyklus mit einem Verzögerungs- definitinv in einen stabilen Zustand (»1« oder »0«' Steuersignal VOLL VERZ. und einem Speicher- einstellen; deshalb ist es möglich, eine definitive Pribereitschaftssignal auftritt. Wann das Speicher- oritätsbestimmung durchzuführen,
bereitschaftssignal auftritt, hängt davon ab, ob und In F i g. 4 ist die bereits früher erwähnte Verzögewann das zentrale Speicherwerk seine Bereitschaft 65 rungsschaltung in allen schaltungsmäßigen Einzelzum Datenaustausch erklärt, und zwar kann dies bis heiten dargestellt. Sie besteht im wesentlichen au« zu fünf Maschinenzyklen (1 μβεΰ) später geschehen. einer größeren Anzahl von Verzögerungseinheiter Wie dem Zyklendiagramm aus Fig. 7 zu entnehmen 41, die alle eine gleiche Verzögerungszeit von etwE

100 nsec aufweisen; diese Verzögerungszeit von lOOnsec entspricht einem halben Maschinenzyklus (vgl. Fig. 7). Als Verzögerungseinheiten können beliebige, einem Fachmann durchaus geläufige Verzögerungsstrecken verwendet werden, wobei es ledig-Hch darauf ankommt, daß am Ausgang einer Verzögerungsstrecke 41 die gleiche Signalwellenform nach der festgelegten Verzögerungszeit von 100 nsec auftritt, wie sie vorher dem Eiagang der Verzögerungsstrecke zugeführt wurde. Mit anderen Worten, das zugeführte Puffersignal PFR wird auf der Abgriffleitung VERZ. 1 mit einer Verzögerung von 100 nsec, das ist ein halber Maschinenzyklus, auftreten. Wenn das PFR-Signal am Flipflop 31 verschwindet, so wird das Signal auf der Abgriffleitung VERZA noch 100 nsec andauern.

Die Eingangsleitung PFR der Verzögerungsschaltung wird mit der ersten Abgriffleitung VERZ. 1 in einem UND-Glied 42 logisch verknüpft. Das am Ausgang des UND-Gliedes 42 erscheinende Signal nennen wir VERZASETZ. Der Zweck dieser Schaltungsmaßnahme besteht darin, ein Signal zur Verfügung zu stellen, das dann beginnt, wenn das Puffersignal mit einer Verzögerung von 100 nsec auf der ersten Abgriffleitung VERZ.1 erscheint, und das endet, wenn auch das vom Pufferflipflop 31 abgegebene Puffersignal PFR endet. Die einzelnen Verzögerungsstrecken 41 sind in Kaskade geschaltet, d. h., der Ausgang einer Verzögerungsstrecke ist jeweils mit dem Eingang der nächsten Verzögerungsstrecke verbunden. Von den einzelnen Verbindungsstellen sind Abgriffleitungen VERZ. 1 bis VERZ. 6 abgeführt, die eine Taktgabe für die einzelnen Datenkanäle bewirken. Alle Abgriffleitungen VERZ. 2 bis VERZ. 6 und die Leitung VERZASETZ werden in einem UND-Glied 43 logisch miteinander verknüpft. Am Ausgang dieses UND-Gliedes 43 erscheint das Verzögerungssteuersignal VOLL VERZ. Es ist klar, daß die logische Bedingung am UND-Glied 43 nur dann erfüllt ist, wenn alle Abgriff leitungen VERZA bis V ERZ.6 und die Pufferleitung PFR unter Spannung stehen. Das erwähnte Verzögerungssteuersignal wird in F i g. 2 der Zugriffsrangfolgeschaltung benötigt.

Die in Fig. 5 dargestellte Datenabrufschaltung umfaßt eine Anordnung von Torschaltungen zur Erzeugung von Datenabrufsignalen, die vom ausgewählten Datenkanal an die Sammelschienen-Steuereinheit übermittelt werden. Ein Datenabrufsignal wird auch dann übermittelt, wenn der Datenkanal eine Speicherzugriffsoperation verlangt, um Daten aus dem Speicher in den Kanal zu übertragen, denn die Sammelschienen-Steuereinheit weiß zu diesem Zeitpunkt ja noch nicht, ob der Datenkanal tatsächlich eine Einspeicherungs- oder Abrufoperation wünscht. Die Tastung der Datenabrufschaltung ist etwas kornplex, um den verschiedenen Zeitfolgecharakteristiken der Datenkanäle Rechnung zu tragen, was teilweise darin seine Ursache hat, daß die Datenkanäle in verschiedener räumlicher Anordnung in bezug auf die Sammelschienen-Steuereinheit angeordnet sind. Aus diesem Grunde sind in der Datenabrufschaltung für die Kanäle 1 bis 3 und für die Kanäle 4 bis 6 und auch für den Datenkanal MC verschiedenartige logische Datenabrufschaltungen vorgesehen. Die Erzeugung der Datenabrufsignale für die Kanäle 4 bis 6 erfolgt mit Hilfe der UND-Glieder 51, die je zwei Eingänge haben, denen einmal das PF/?-Signal und zum anderen das entsprechende Prioritätsbit (vgl.

JÖ

Fig. 2) zugeführt werden. Sobald also ein Prioritätsbit 4, 5 oder 6 vorliegt und wenn gleichzeitig das P/-7?-Signal des Pufferflipflops 31 vorhanden ist, erscheint am Ausgang des entsprechenden UND-Gliedes 51 das entsprechende Datenabrufsignal 4, 5 bzw. 6. Für die Datenkanäle 1, 2, 3 und MC sind an Stelle von UND-Gliedern 51 Datenabrufflipflops 53 bzw. 54 vorgesehen. Die den Datenabrufflipflops 53, 54 am »5«-Eingang vorgeschalteten UND-Glieder 52, 53 weisen zwei Eingänge auf, und zwar erscheint am oberen Eingang das in der Schaltung nach F i g. 4 erzeugte Signal VERZASETZ. Die zweiten Eingänge der genannten UND-Glieder 52, 53 werden von den Prioritätsbits 1, 2, 3 bzw. MC beaufschlagt. Dadurch erscheinen die Datenabrufsignale für die Kanäle 1, 2, 3 und MC um eine Verzögerungszeit von 100 nsec später als die Datenabrufsignale für die Kanäle 4, 5 und 6 erscheinen würden. Dadurch, daß für die Datenkanäle 1, 2, 3 und AiC Datenabrufflipflops 53, 54 vorgesehen sind, bleiben die Datenabrufsignale für diese Kanäle auch langer wirksam, als es Datenabrufsignale für die Datenkanäle 4, 5 und 6 wären. Die Rückstellung der Datenabrufflipflops 53 erfolgt dann, wenn das Signal auf der Abgriffleitung VERZ. 1 verschwindet, d. h., wenn das komplementäre Signal VERZ. I erscheint. Dieses Signal VEKZ. I wird den Rückstelleingängen »R« der Datenabrufflipflops 53 zugeführt. Das Datenabrufsignal MC bleibt noch 100 nsec wirksam, denn die Rückstellung des DatenabrufSipflops 54 erfolgt durch das Signal VEKZ. 2. Da die Datenkanäle 1, 2, 3 und AiC der Datensammelschienen-Steuereinheit räumlich so nahe liegen, ist es notwendig, ihre Datenabrufsignale länger aufrechtzuerhalten, um sicherzustellen, daß ein ausreichender Tastimpuls erzeugt wird, um die Übertragung zu speichernder Daten aus dem Datenkanal in das Speicherwerk ordnungsgemäß beenden zu können. Ein Abschalten der Datenabrufsignale für die Kanäle 1, 2, 3 und MC mit Hilfe des PFR -Signals würde zu keinem ausreichenden Austastsignal für die genannten Kanäle führen, denn man muß sich vor Augen halten, je näher der Datenkanal in bezug auf die Sammelschienen-Steuereinheit angeordnet ist, desto schneller ist die Reaktion zwischen der Sammelschienen-Steuereinheit und dem Datenkanal. Ein zweiter Datenabruf könnte in der Tat ausgelöst werden und eine Aktivierung der Signalleitungen herbeiführen, wenn die Datenabrufflipflops 53, 54 nicht während der genannten Periode in ihrem gesetzten Zustand gehalten werden würden, währenddem ein zweites Setzen an sich stattfinden könnte mit unmittelbar darauffolgender Rückstellung. Die Anordnung der Datenabrufflipflops verhindert somit ein fehlerhaftes zweites Setzen der Flipflops, das von demselben Signal herrühren könnte, das auf dieser direkt benachbarten Datenkanälen vorhanden ist.

Wie bereits erwähnt, erfolgt die Rückstellung de; Datenabrufflipflops 54 noch um weitere 100 nsec verzögert durch das Komplementärsignal VEKZ. 2. Diesd nochmalige Verzögerung um 100 nsec ist deshallj notwendig, weil der Datenkanal AiC räumlich so un mittelbar nahe bei der Sammelschienen-Steuereinhei innerhalb des Hauptsteuerungsgestells der zentrale:] Datenverarbeitungseinheit liegt, daß die Gefahr eine: doppelten Setzens des Flipflops noch viel größer is als bei den Datenkanälen 1, 2 und 3.

Die Datenabrufsignale 1 bis 6 und AiC werdei den entsprechenden Datenkanälen zugeleitet, wo di

Signale dazu dienen, die ÜbermitÜung von Daten auf der Sammelschiene zwischen dem ausgewählten Datenkanal und dem zentralen Speicherwerk einzuleiten und zu steuern. Man braucht die Dalenabrufsignale zum Abruf der zu speichernden Daten aus dem Datenkanal und zur Durchführung der Einspeicherungsoperatlon im zentralen Speicherwerk.

Die in Fig.6 dargestellte Antwortschaltung umfaßt im wesentlichen eine Anzahl von UND-Gliedern 61, durch die ebenfalls die Prioritätsbits (vgl. Fig. 2) w beim Vorhandensein des PFR-S\gna\s hindurchgeschleust werden. Am Ausgang der UND-Glieder 61 erscheinen für die Datenkanäle 1 bis 6 die entsprechenden Antwortsignale. Lediglich für den Datenkanal MC ist an Stelle eines UND-Gliedes 61 ein Flipflop 63 vorgesehen. Das Setzen dieses Flipflops 63 erfolgt mit Hilfe eines UND-Gliedes 62, dem einmal das Prioritätsbit MC und zum anderen das Signal VERZ. ISETZ zugeführt werden. Die Rückstellung des MC-Antwortflipflops 63 erfolgt mit Hilfe des Komplementärsignals VERZ. I. Das Setzen des Flipflops 63 erfolgt also mit einer Verzögerung von 100 nsec gegenüber den Antwortsignalen 1 bis 6, da das Signal VERZ. ISETZ 100 nsec später einsetzt als das Signal PFR. Die Rückstellung des Flipflops 63 »5 erfolgt ebenfalls mit einer Verzögerung von 100 nsec, da das Komplementärsignal VERZ.J 100 nsec später einsetzt, als das PFÄ-Signal verschwindet. Zusammenfassend kann gesagt werden, daß die Sammelschienen-Steuereinheit praktisch unverzüglich ein Antwortsignal für die Kanäle 1 bis 6 erzeugt, während das Antwortsignal für den Datenkanal MC demgegenüber eine Verzögerung von 100 nsec erleidet, bezogen auf den Zeitpunkt des Auftretens der entsprechenden Prioritätsbits. Bei einem solchen Antwortsignal handelt es sich um ein Signal, das dem entsprechenden Datenkanal anzeigt, daß diesem Kanal die Priorität zuerkannt worden ist und daß dieser Kanül nun Adressensignale und andere Informationsdaten an die Sammelschienen-Steuereinheit übermitteln kann, so daß im weiteren Verlauf der Operation der Datenaustausch mit dem zentralen Speicherwerk zur Durchführung gelangen kann.

Der ausgewählte Datenkanal wird nun veranlaßt, die gewünschte Speicheradresse, aus der die gespeicherten Daten abgerufen werden sollen oder in die gegebenenfalls Daten einzuspeichern sind, der Sammelschienen-Steuereinheit bekanntzugeben, d.h. die Speicheradresse zu übermitteln. Wenn es sich um eine gültige Adresse handelt und wenn das angerufene zentrale Speicherwerk sich in einem Bereitschaftszustand befindet, erfolgt die Rückmeldung eines Speicherbereitschaftssignals SP.BER., das als Rückstellsignal (vgl. Fig. 1) der Prioritätsbestimmungsschaltung gemäß Fig. 2 zugeführt wird.

Es wird nun auf Fig. 7 Bezug genommen, die in diagrammatischer Darstellung die Prioritätsaufrufzyklen zeigt. Ein Maschinenzyklus MACHCY umfaßt 200 nsec. Innerhalb eines Maschinenzyklüs treten verschiedene Taktsignale auf, beispielsweise A, EB, C, L, B, LB. Obwohl diese einzelnen Taktsignale in Fig. 7 auseinandergezogen gezeichnet sind, kommen sie in jedem einzelnen Maschinenzyklus vor. Die auseinandergezogene Darstellung wurde lediglich gewählt, um den Beginn und das Ende der einzelnen Taktsignale deutlich darstellen zu können. Ein Speicheranrufsignal SAS erscheint zu irgendeinem beliebigen Zeitpunkt. Mit dem Beginn des A -Taktsignals wird —unter der Voraussetzung, daß ein F77?-Signal vorhanden ist, d. h., daß der Puffertrigger nicht aktiviert ist — die logische Bedingung am UND-Glied 3 erfüllt sein, und gleichzeitig wird in Abhängigkeit vom rufenden Kanal der entsprechende Flipflop 1 gesetzt. Mit dem Beginn des ß-Taktes erfolgt das Setzen ars Pufferflipflops 31; es erscheint also zu diesem Zeitpunkt das Signal PFR. Als nächstes findet man in F i g. 7 die verschiedenen Verzögerungssignale VERZ.!,SETZ, 2, 3, 4, S, 6 und VOLL VERZ. Das Prioritätsrückstellsignal PRIOR. RCK. und das Kanalaufrufsignal beginnen mit dem Lß-Takt. Mit dem Auftreten des Prioritätsrückstellsignals erfolgt die Rückstellung des Pufferflipflops 31 und der Speicheranrufflipflops 1. Der Speicherzyklus beginnt zu einem geeigneten Zeitpunkt, während das Kanalaufrufsignal vorhanden ist.

Zum Abschluß wenden wir uns der Beschreibung der in der erfindungsgemäßen Zugriffsrangfolgeschaltung vorkommenden Flipflops zu und nehmen hierbei Bezug auf die Fig. 8a bis 8d. Eine bevorzugte Ausführungsform des Flipflops ist in F i g. 8 a durch eine logische Blockschaltung dargestellt, wobei es sich im wesentlichen um ein UND-NOR-Glied (UND-ODER-Inverter) handelt. Einem NOR-Glied 81 sind zwei UND-Glieder 82, 83 vorgeschaltet. Weiterhin sind noch zwei Inverter oder NICHT-Glieder 84, 85 vorgesehen. Es sind zwei voneinander unabhängige Eingangsleitungen X und Z vorgesehen, während die beiden Ausgangsleitungen Y und Y komplementäre Signale abgeben. Die beiden UND-Glieder 82,83 haben je zwei Eingänge, die mit den Signalen X, Z' bzw. Z, Y beaufschlagt werden. Wie aus Fig. 8d hervorgeht, weist das Signal Z' gegenüber dem Signal Z eine Verzögerung von etwa 7 nsec auf, hervorgerufen durch die Schaltzeit des NICHT-Gliedes 84. Mit einem Querstrich gekennzeichnete Signale stellen die Inversion der ohne Querstrich bezeichneten Signale dar (vgl. hierzu die Signale Z und Z in F i g. 8 d).

Die Funktionsweise des in F i g. 8 a dargestellten Flipflops läßt sich am besten verstehen, wenn man auf das Zeitfolgediagramm von Fig. 8c Bezug nimmt. Zur Erläuterung greifen wir beispielsweise die Zeitpunkte r0 bis 18 heraus. Zum Zeitpunkt fO sind X = 0, Z = 1, Z = 0 und Y = 0. Damit sind die Bedingungen an den UND-Gliedern 82, 83 nicht erfüllt, das NOR-Glied 81 liefert das Signal Y = 1, das im NICHT-Glied 85 komplementiert wird, so daß der Ausgang Y = O ist. Zum Zeitpunkt fl wird X= 1, so daß die logische Bedingung am UND-Glied 82 erfüllt ist; das NOR-Glied 81 liefert somit das Signal Y = O und das NICHT-Glied 85 das Signal Y = 1. Die logische Bedingung am UND-Glied 83 ist nach wie vor nicht erfüllt. Sie wird erst zum Zeitpunkt 12 erfüllt, wenn das Signal Z auf den Wert »1« umschaltet. Etwa 7 nsec später schaltet das Signal Z' auf den Wert »O«, so daß dann erst die logische Bedingung am UND-Glied 82 zu bestehen aufhört. Von diesem Zeitpunkt an befindet sich die Flipflopschaltung in der Selbsthaltelage, und zwar immer so lange, wie die logische Bedingung am UND-Glied 83 erfüllt ist. Zum Zeitpunkt r 3 wird die Selbsthaltelage des flipflops wieder gelöst, da das Signal Z von »1« nach »0« zurückschaltet. Gleichzeitig ist jedoch die logische Bedingung am UND-Glied 82 wieder erfüllt, so daß das Ausgangssignal Y weiterhin den Wert »1« aufweist. Beim Zeitpunkt /4 wird X = 0; da zu diesem Zeitpunkt auch Z=O ist, so ist an keinem der UND-

Glieder 82, 83 die logische Bedingung erfüllt, so daß das Ausgangssignal Y wieder auf den Wert »0« zurückschaltet. Der Zeitpunkt /5 entspricht dem bereits behandelten Zeitpunkt /1. Der Zeitpunkt / 6 entspricht dem bereits behandelten Zeitpunkt 12; es stellt sich jetzt auch wieder die Selbsthaltelage des Flipflopkreises ein. Diese Selbsthaltelage bleibt bis zum Zeitpunkt /8 erhalten, und auch das Ausgangssignal Y bleibt so lange auf dem Wert»1 «_s unabhängig davon, daß in der Zwischenzeit zum Zeitpunkt/7 das Signal X von »1« "^acn *0^K zurückschaltet. Damit sind alle wesentlichen Fälle, die vorkommen können, behandelt.

Fig. 8b zeigt eine symbolische Schaltungsdarstellung des Flipflops unter Verwendung eines UND-Gliedes 86 mit den beiden Eingängen X und Z. Der ⁹ 20

Ausgang des UND-Gliedes 86 aktiviert den »S«-Eingang des Flipflops 87. An den »/««-Eingang des Flipflops 87 ist ebenfalls die Leitung Z angeschlossen, Der »1 «-Ausgang des Fiipflops liefert das Signal Y, während das komplementäre Signal Ύ vom »O«-Ausgang des Flipflops 87 geliefert wird. Aus der symbolischen Darstellung von F i s. 8 b ist zu entnehmen, daß der Flipflop 87 gesetzt wird, wenn X—Λ unc Z=I sind. Der Flipflop wird zurückgestellt, wenr

ίο das Signal Z von »0« nach »1« schaltet und wenr gleichzeitig X = 0 ist. Es sei bemerkt, daß die ir Fig. 8 c eingezeichnete Selbsthaltelage nicht der gesetzten Zustand des Flipflops entspricht, sonderr lediglich die in Fig. 8a durch das rückgekoppelte

Signal Y erfüllte logische Bedingung am UND-Gliec 83 anzeigt.

Hierzu 4 Blatt Zeichnungen

Claims (1)

1 2 kanal anzeigendes Kanalauf ruf signal liefert, wenn Patentansprüche: ein Speicherbereitschaftssignal (SP. BLR.) und das Ausgangssignal (VOLL VERZ.) des an die

1. Schaltungsanordnung zur Verbindung des Abgriffe der Verzögerungsstrecke (41) angeschlos-Speicherwerks der zentralen Verarbeitungseinheit S senen UND-Gliedes (43) vorliegen.

einer durch eine Taktgeberanordnung gesteuerten 4. Schaltungsanordnung nach Anspruch 1 oder und mit vorgegebenen Maschinenzyklen arbeiten- einem der folgenden Ansprüche, dadurch gekennden Datenverarbeitungsanlage mit asynchron zeichnet, daß ein Rückstellkreis vorgesehen ist, dazu arbeitenden, über Datenkanäle angeschlosse- durch den die Rückstellung des Pufferflipflops nen Dateneinheiten, denen in bezug auf von io (31) beim Auftreten eines auf Grund der an den ihnen gleichzeitig abgegebene Speicheranrufsi- Datenkanal zurückgemeldeten Signale von dem gnale unterschiedliche Prioritäten zugeordnet zentralen Speicherwerk ausgesendeten Speichersind, bei der gleichzeitig auftretende Anrufsignale bereitschaftssignals erfolgt,
in zugeordneten Datenkanalflipflops kurzzeitig 5. Schaltungsanordnung nach Anspruch 1 oder gespeichert werden und an die Ausgänge dieser 15 einem der folgenden, dadurch gekennzeichnet, Datenkanalflipflops UND-Glieder derart ange- daß die Rückstellung der Speicheranrufflipflops schlossen sind, daß nur an der mit dem höchst- (1) zu einsr bestimmten Taktzeit (LB) erfolgt, rangigen durch ein Anrufsignal eingestellten Da- wenn gleichzeitig das Speicherbereitschaftssignal tenkanalflipflop verbundenen UND-Stufe ein die- (SP. BER.) und das Verzögerungssteuersignal sen Datenkanal charakterisierendes Signal zwecks so (VOLL VERZ.) vorliegen (vgl. UND-Glieder 9, Auslösung eines das Speicheranrufsignal beant- 10 in F i g. 2).
wortenden Antwortsignals bzw. Datenabrufsignals
erscheint, dadurch gekennzeichnet, daß
die Übernahme der Speicheranrufsignale in die
Datenkanalflipflops (1) in einer ersten vorgegebe- 25
nen Maschinenzyklusphase (A) erfolgt und ein

gemeinsames Pufferflipflop (31) vorgesehen ist, Die Erfindung bezieht sich auf eine Schaltungsandas über ein von den Ausgängen der vorgenann- Ordnung zur Verbindung des Speicherwerks der zenten UND-Glieder (4, 5, 7) gesteuertes ODER- tralen Verarbeitungseinheit einer durch eine Takt-Glied (34) durch das Prioritätssignal in einer wei- 3° geberanordnung gesteuerten und mit vorgegebenen teren Maschinenzyklusphase (B) auf Abgabe eines Maschinenzyklen arbeitenden Datenverarbeitungsan-Ausgangssignals (PFR) einstellbar und in Ab- lage mit asynchron dazu arbeitenden, über Datenhängigkeit eines die Abwicklung des Speicheran- kanäle angeschlossenen Dateneinheiten, denen in berufvorgangs charakterisierenden Speicherbereit- zug auf von ihnen gleichzeitig abgegebene Speicherschaftssignals (SP. BER.) in einer dritten Maschi- 35 anrufsignale unterschiedliche Prioritäten zugeordnet nenzyklusphase (LB) rückstellbar ist und die Ak- sind, bei dsr gleichzeitig auftretende Anrufsignale in tivierung von Datenkanalflipflops (1) durch wei- zugeordneten Datenkanalflipflops kurzzeitig gespeitere Speicheranrufsignale bis zu seiner Rückstel- chert werden und an die Ausgänge dieser Datenkanallung unterdrückt, und daß das Ausgangssignal flipflops UND-Glieder derart angeschlossen sind, daß (PFR) des Pufferflipflops (31) einer mit äquidi- 40 nur an der mit der höchstrangigen durch ein Anrufstanten Abgriffen versehenen Verzögerungsstrecke signal eingestellten Datenkanalflipflop verbundenen (41) zugeführt wird und Abgriffe derselben zur UND-Stufe ein diesen Datenkanal charakterisierendes auf die Eigenschaften des jeweils zugeordneten Signal zwecks Auslösung eines das Spsicheranruf-Datenkanals abgestimmten Taktgabe für Daten- signal beantwortenden Antwortsignals bzw. Datenabruf- und Antwortsignale dienen und sämtliche 45 abrufsignals erscheint.