DE1499192A1 - Informationsverarbeitungsgeraet - Google Patents

Description

191-5 1433192

DIpI. Ing. R. Mertens

.Patentanwalt, Fnnkfurt/fi, Ämmeiburgstraßt 34

H O IT E YW EL L ING.

,. 27^7, Fourth Avenue South,

Minneapolis, Minnestoa/USA

¹¹ Informationsverarbeitung-sgerät ^!t

.-Di© Erfindung betrifft ein elektrisches Iaformationsverarbeitungsgerät, alsoj ein Gerät von der Art, wie sie heute oft als Batenverarbeituxigsgeräte beseichnet werden. Das Gerät naoh dar Erfindung vermag eine Vielfalt von Funktionen auszuüben, und gwar sowohl arithmetische als auch logische

In IaformationsTerarbeitungsgeräten
für vielerlei Zwecke ist es erwünscht, dea Benutzer mit ©iner Anzahl voa Instruktionen verschiedenen Typs au v©rs©h©a_t damit ©ia allgemein-verwendbares Programm (Programm für vielerlei Zwecke): ausgeführt «rdea kann* S^pissh für di© Art lastm^feti-mea siad Befahle für das Addisrea» Subtra-

hieren , Multiplizieren für Substitution,, selektive ßatterung und dergl.i Jede dieser !Instruktionen kann allein durch individuelle Befehle dargestellt werden, wobei diese Befehle von einem Programmierer dazu benutzt werden kön- · ηθη, das ßefehlsforiiiat für ein bestimmtes Programm zu organisieren. Es war bisher üblich, diese individuellen In- ' struktionen. so anzuwenden, daß für alle praktischen Zwecke ein gesonderter Satz logischer Schaltungen für w enigstens die Arithmetik und die auszuführenden separaten logig-chen Funktionen vorgesehea war* Obgleich diese Lösung den Entwurf und die Orgsnisatioa ©ines allgemein verwendbaren Verarbeiters (processor) vereinfachen kann, kann "das sich da- raus ergebend©" Gesät miguXässig- teuer xmä ungefüge warden* Ee wurde ea&annt;* äsJT räele der· in eisern 2ateaverarbeiter ausgeübten liaaelope^ationea aufeinanderfolgend, also sequentiell , so miBSߣnlwt w®rdaa₉ daß^;daim₈- w®nix irgendeine bestiasat® FmalstieE. «imr-sii den y@rarb©it@r g©rade ausgeführt wii?d^ ©ia beteEsii.i'liclier 2?©I1 d@r Sshaltuag leer lauft» Die entsproöhend ö©^ T5?ll®send©n Erfiadimg ausgeübten Techniken, nmts©s 'f.ie gsssisarvsea Sch,altimgs@l©istat@ in größtffiögliches Maße aiiSoBiss® BXsii@nt© w®rd@n als© für ein© Vielzahl von Isstrüktissea bsautzt, so dsß eia® beträchtliche Anzahl von arIti2iS^-öisGli@3. Funktionen und Steiaer« und logischen Punktionen im^®s B®ni3.tzung derselben Grundkoiabinatiosi einer el&ktsQni,m^h®m Belialt'ang angewendet werden kann«,

Die bisfess= trgrs^ssblasis^f¹^ Aaordnxmgea füs öle Addition · sind bisher allsin sii« Ssrs-ske dar Ausführung msusr arith metischen QTf®2?Q,t-%Q". ©?. ttn^s Bioeis vsa liags^siafoysistici nen aD.g©t?ssid@t wr'^/c^_r nfeXich für Addition liiiä Subtralc» tion. Is öi^ass. Ctee^giti^aaB wtrdea mg&i?©^© Bits ©iu«^ bi-

nären oder binär verschlüsselten dezimalen Information, die einen ersten .Operanden bilden, zu (ader von einem zweiten Operanden addiert bzw. subtrahiert, der eine ähnlich verschlüsselte digitale Darstellung bildet. In arithmetischen Operationen kannf die digitale Darstellung, die die gesamten ersten und zweiten Operanden bildet, so angesehen werden, als bestünde eine funktioneile Zwischenbeziehung. Somit folgt für die arithmetische Summe zweier Operanden der Ausdruck;

^Sn ^{β F} (^A»'^Bii* ^n' ^Cn-1* ^Cn-1 ·' · ⁰Q » ⁵O" ⁵ » . ·

worin S_ die Summe von je zwei Bits A , B des ersten und zweiten Operanden darstellt. Die Summe ist weiterhin abhängig von den Transport- und NichttransportSignalen, die für die Operanden niedriger Ordnung erzeugt werden. Demnach werden in einer binären Additionsoperation Ziffern in Paaren von zunehmender Stellenbedeutung einer ersten Stufe eines Binäradders zugeführt. Wenn die Ergebnisse der Addition in der ersten Stufe gleich der die Stellenzahlen bestimmenden Y/urzel sind oder diese, Wurzel, in der die Ziffern ausgedrückt werden, übersteigen, wi!rd einer den Übertrag bewirkenden Torrichtung ein Signal zugeführt und ein Übertragswert oder-signal der nachfolgenden Adderstufe zugeleitet, um die Ergebnisse der Addition zu modifizieren, die dem ZiffeBnpaar der unmittelbar folgenden, größeren Stelle widerfahren ist, wie es darin erzeugt wurde.

Im Gegensatz dazu kann eine logische Operation als eine funktioneile Beziehung angesehen werden, die zwischen zwei einander entsprechenden Bits oder zwei oder mehr Operanden auf aner unabhängigen Basis hergestellt wird}

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d.h.,eine Beziehung, in der die Ergebnisse der Operation an einem bestimmten Satz oder einer bestimmten Gruppe von Bits, die die beiden oder mehrere Operanden darstellen, nicht in Beziehung zu den Ergebnissen einer Operation stehen, die an der vorhergehenden Gruppe oder den vorhergehenden Gruppen von Bits bewirkt sind. In der Ausführung einer logischen Ersatzoperation wird jede Bit-Position ' '. · eines Operanden A mit der entsprechenden Bit-Position eines < VariantzeicHens verglichen und es wird bestimmt, ob das j Α-Bit der entsprechenden Position in dem B-Operanden in ι Übereinstimmung mit der Darstellung der zugeordneten { Variantbits befördert werden soll oder nicht. Insbesondere [. wird der Α-Bit, wenn der entsprechende Variantbit "1 ! beträgt,, für das entsprechende B-Bit gesetzt, während das B-Bit erhalten bleibt, wenn das entsprechende Variantbit · "0" beträgt. Folglich kann die funktioneile Beziehung der . Operanden in einer logischen Substitutionsoperation wie folgt ausgedrückt werden:

LS_n =F (A_n, B_n, V_n), ; ·

worin L S_n das n-t Bit des resultierenden logischen Substitutionsausdruckes darstellt und V_n das n-t Bit des VarJantzeichens wiedergibt. In der normalen Anwendung ist die Schaltung zur Ausführung arithmetischer Operationen körperlich unterscheidbar von derjenigen, die zur Ausführung logischer Operationen verwendet wird.

Demnach besteht eine erste Aufgabe der vorliegenden Erfindung darin_s eine elektronische Schaltung für die Ausführung arithmetischer Operationen auf eine Vielzahl von Operanden anzugeben, die als eine Folge von untereinander in Beziehung stehenden Ziffern einer binär· verschlüsselten Darstellung behandelt werden und andererseits für die Benutzung der im wesentlichen selben Schaltung zur Ausübung bestimmter logischer Op er at ionen, auf ©ine Mehrzahl von Operanden, die als eine Folg© von unabhängigen Ziffern einer binär verschlüsselten Darstellung behandelt werden*

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Erfindungsgemäss ist in einem durch. Gatter gesteuerten (gated), logischen Rechner, der sowohl arithmetische als auch logische Operationen ausführen kann, eine Tielzahl von Operationseingängen vorgesehen, von denen jeder einer gesonderten logischen Punktion zugeordnet ist, die dafür sorgt, dass der zugeordnete Signaleingang aktiv ist, wenn eine Operation in Übereinstimmung mit der entsprechenden logischen Punktion ausgeführt werden soll* ferner wenigstens eine Gattervorrichtung, die federn der Signaloperationseingänge zugeordnet ist, und Mittel zur Erzielung der arithmetischen Operation durch Zurückhalten der die logische Funktion induzierenden Singangssiga&le von den zugeordneten Gattervorrichtungen.

Insbesondere kann der Rechner .ein erstes und ein zweites Register mit vielen Stellen oder Positionen zum Speichern einer digitalen Darstellung e'ines Operanden A und eines Operanden B umfassen, einen vielstufigen Übertragungsgenerator, der in jeder seiner Stufen mehrere G&ttervorrichtungen aufweist, ein vielstufiges Summenrsgister, mittels zum Anscliliessen entsprechender Stufen d©s ersten und zweiten Registers und des Übertragregisters auf das Summen- · register und eijae Einrichtung, die die Operationseingänge einschliesst, die als Yorbereitungs- oder Ansteueruhgs«·, einrichtungen (conditioning means) an die Eingänge der Gattervorrichtungen angeschlossen sind, die ihrerseits jeder Stufe des Übertragsgenerators zugeordnet sind, der \aemi er selektiv betätigt wird, die Addierwerk© oder Adder befähigt¹, sowohl logische als auch arithmetisehe Operationen auszuführen.

In der bevorzugten Ausführungsform ist di@ Gatterschaltung als Dreipegeiscbaltung wie folgt ausgebildet! Si© kann ©inen d©u ersten Pegel entsprechenden Gatterkreiß haben, auf des?©» Eingänge ^uignale gegeben werden, die das genannte ..Operandenpaar darstellen, einen auf dea zweit©» Peg@l "·

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liegenden Gatterkreis, Mittel ■ zum Anschluss des Ausganges des Gatterkreises des ersten Pegels an den Eingang des Gatterkreises mit dem zweiten Pegel, Mittel- zum Koppeln der Operanden·, an den Eingang des Gatterkreises mit dem zweiten Pegel, einen auf einem dritten Pegel oder Niveau liegenden Gatterkreis, Mittel. zum Anschluss des Ausgangs der Gatterls^eise des ersten und zweiten Pegels an den Eingang des Gatterkreises mit dem dritten Pegel und Mittel,: zum Anschluss der Operanden an den Eingang des dritten Gatterkreises.

Für ein "besseres Verständnis der Erfindung wird nachstehend eine vorzuziehende Ausfühnmgsforrn unter Bezugnahme auf die Zeichnung eingehender "beschrieben. Es zeigen:

Fig. 1 ein Blockselialfbild eines Datenverarbeitungsgerätes, das auf den Grundzügen de_r Erfindung aufgebaut ist,

Fig* 2 ein Schaltbild der logischen Schaltung für die Konditionierung oder Ansteuerung eines Übertragungsk§ttengenerators der Fig. 1 mit den für diese Darstellmig üblichen Symbolen,

Fig. 5 ein logisches Schaltbild für die n-t Stufe des Übertragkettengenerators der Fig· I und

Fig. 4- eine! entspre@l3.end© Darstellung der logischen SshaiLtung für fixe n-t Stufe eines Summenregi.sters nach Fig. 1.

In Fig. 1 ist ©in TbXI eines elektronischen Batenverarbeitungssysteas gezeigt, das auf den Grundzügen der Erfindung aufgebaut ist und einen zentralen "Verarbeiter - enthält, der einen Spsicherteil 10 und eine arithmetische Einheit 11 einschliefst* Die Behandlung eines Programmbefehls innerhalb des ©.©atralen Y©s?ai?fe®iteis-,geht in Übereinstimmung mit der SQg&iiiaiffitien Basieteetriebsapt für dieses System, wie sie schos, früher vorgeschlagen wurde, v®% BiQh, Danach ist ein Datenv@2?@rb@itttng£ssj8t©m Forgesetei, das "besonders mit einem Gerät für di© UtoerteagpHis ©iaep IEfosm&tian- auf mehrae

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Aussenvorrichtungen über eine "begrenzte Anzahl von Lese- und Schreibkanälen auf einer Zeitzuteilungsbasis befasst ist· Aufeinanderfolgende Speicherzyklusünterintervalle werden bestimmten Vorrichtungen aus einer" Vielzahl von Aussenvorrichtungen zugeordnet» die so programmiert sind, dass sie während desjenigen Zeitzyklus arbeiten, der allein ; einem bestimmten Lese-Schreibkanal; zugeordnet ist. Die Speicherzyklusunterintervalle, die einem bestimmten Lese-Schreibkanal zugeordnet sind, der sich als durch eine bestimmte Aussenvorriehtung nicht belegt erweist» werden einer arithmetischen Einheit für das Bearbeiten zusätzlicher Programminstruktionen und den Zentralenveraybeitiei? betreffender Befehle zugeteilt. Logische Einrichtungen, die der arithmetischen Einheit zugeordnet sind, werden für das Verarbeiten von Programmbefehlen und für das Ausführen bestimmter.arithmetischer u&d logischer Operationen vorgesehen·

In der in Fig. 1 gezeigten Ausführungsform iet der Speicher- \ teil 10 und die arithmetische Einheit 11 an mehrere nicht gezeigte Aussenvorrichtaagen (z.B„ Eingab©« ©der Ausgabevor- ..__ richtungen) durch eine Leitung 1$ aageselilosssxu Die Aussenvorrichtungen können magnetische Speieheiffeisheiisen, Kartenleser und Kartenlocher, Einheiten für "beliebigem Zugriff, TrommelzwisGhenspeicher, Vearbindungseinriclituiigeii und .viele ', andere Sondervorrichtungen sein. Dies© Aussenvorrichtungen vermögen eine Vielzahl verschiedener Signale.au erzeugen, die bei Übertragung auf den zentralen, 'Verarbeiten über die Leitung 15 die Hatur der erzeugten Anfrag® ode^ Anforderung anzeigen·

Betrachtet man die verschiedenen Bauteile eingehender, so ergibt sich aus Fig. 1 ein Hauptspeicher 15? der eine Koinzidenzstrom-Kernspeiehereinheit j die meliere EbejH^aufweist, enthält * Der Zugriff zum Hauptspeieh©3? 1$ von einem

durch ·

Steuerspeicher 17 geschieht ein vielstufiges Hauptspeicher- j

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adressenregister 19, das die Adresse der betreffenden Speicherstelle im Hauptspeicher enthält. Diesem ist ein Hilfsspeicherregister oder Hilfsregister 21 zugeordnet, dessen Aufgabe darin besteht, die ungeänderten Inhalte des Adressenregisters 19 auf einen vorbezeichneten Bereich des Steuerspeichers 17 zu übertragen, zu inkrementieren oder zu dekrementleren. Die Information erreicht und verlässt die durch das Register 19 über ein Hauptspeicherlokalregister 25 adressierten Hauptspeicherstellen; das lokale Register 25 erzeugt auch die Prüfinformationen, die für'die Daten inbetracht kommen, die in den Speicher eingebracht werden* Es prüft auch wiederum die Daten, wenn sie abgezogen werden.

In den Steuerspeicher 1? sind mehrere Speicherregister für viele Positionen eingeschlossen. Jedes der Register speichert· die Information oder Informationen,die zur Bearbeitung der verschiedenen Programmbefehle gehören. Diesbezüglich werden alle Programmbefehle durch den Steuerspeicher gearbeitet, der eine Unterstützung hinsichtlich der Selektion, Interpretation und Ausführung dieser Befehle gibt. Bei .der Ausübung dieser- Punktionen koordiniert der Steuerspeicher 17 die verschiedenen Aktivitäten von empfangenden Daten, wobei eine Übertragung innerhalb des zentralen Verarbeiters bewirkt und die bearbeiteten Daten an die verschiedenen Aussenvorrichtungen übertragen werden. In der bevorzugten. Ausführungsform finden sich im Steuerspeicher Operandenadressenregister mit den Repertuaren A und B,-Sequenzregister und K'osequenzregister, Stellenregister für den Augenblick und den Anlauf, die jedem aus einer Vielzahl von Lese-Schreibkanälen zugeordnet sind, die ihrerseits dazu benutzt werden, die Verbindung zwischen dem Hauptspeicher und mehreren Aussenvorrichtungen herzustellen. Die Register innerhalb des Steuerspeichers 17 werden durch ein Steuerspeicher-Adressenregister 25 adressiert. Eine Information wird in den Steuerspeicher entweder aus dem

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Hilf sadressenregister 21 oder der arit.hmetisc-h.en Einheit mittels eines Steuerspeicher-'Lokalregisters 27 übertragen. Zusätzlich vermag der Steuerspeieher jede seiner Informationen in das.Hauptspeicher-Adressenregister 19 einzugeben, um diesen zu steuern.

Die arithmetische Einheit 11 der Fig. 1 ist im Grunde zusammengesetzt afus einem Adder 29, der sowohl binäre als auch dezimale Arithmetik ausführen kann. Einzelheiten darüber werden weiter unten vollständiger angegeben. Zwei Operandenspeicherregister 31 und 32 sind im Betrieb an den Eingang des Adders 29 angeschlossen und liefern Mittel für die Speicherung der A- und B-Operandendaten während der Bearbeitung der Programminstruktionen. Zwei zusätzliche Register 35 und 37 dienen der Speicherung des Operationsschlüsseis bzw. des Operationsschlüsselmodifizierers. Der Operations— schlüssel oder -kode, der nachfolgend einfach als Op-Kode bezeichnet ist, legt die durch die Instruktion auszuführende Grundoperation fest. Der Op-Kodemodifizierer oder das ein Variantzeichen oder einen VariantCharakter liefernde Gerät wird dazu benutzt, die vom Op-Kode gelieferten Definitionen auszudehnen.

Die arithmetische Einheit 11 ist weiter mit einem speziellen

Taktgeber- und Folgezyklusregister 39 versehen^das in Übereinstimmung! der Aktivierung der arithmetischen^ selbst aktiviert wird. Es sei bemerkt, dass in der Verarbeitung einer Programminstruktion die arithmetische Einheit dazu benutzt wird, die Natur der Instruktion zu identifizieren und die betreffenden Parameter festzulegen. Die Operation der arithmetischen Einheit wird ihrerseits mit der Operation der äusseren Vorrichtungen synchronisiert, die der die Zwischenverbindungen herstellenden Verbindungsleitung 13 zugeoräßt sind, wöbei.-der äusseren Vorrichtung der.Bearbeitung garantiert wird. In dieser Hinsicht ist die Zuteilung von Speicherzyklus-Zeitintervallen zwischen der arithmetischen Einheit 11 des zentralen Verarbeiters

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und den äusseren Vorrichtungen derart, dass die arithmetische Einheit solange von einer Betätigung während eines bestimmten Taktzyklus ausgeschlossen ist, wie die von aus.sen kommenden Anforderungen (von einer Aussenvorrichtung kommende Anfrage oder Anforderung) für einen bestimmten Lese-Schreibkanal erzeugt wird. Demnach wird das arithmetische Taktgeberund Folgezy^lusregister 39 nur wirksam, wenn ein einem

bestimmten Lese-Schreibkanal zugeordnetes oder zugeteiltes Taktintervall als unter Anfrage durch eine der Aussenvorrichtungen stehend festgestellt wird.

Das Register 39 ist zusammen mit'dem Op-Koderegister 35 und dem Op-Kodemodifizierregister 37 an einen Unterkommande-Entschlüssler 41 angeschlossen. Dieser Entschlüssler 41 ist seinerseits betriebsmässig an den Adder 29 und ausserdem an den £}b icher ab schnitt 10 und die Aussenvorrichtungen über die Zwischenverbindungsleitung 13 angeschlossen, so dass dadurch die Folge der Aktivitäten während der Extrakt tionsphase jeder Instruktion festgelegt wird.

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Nunmehr sei der Adderteil in Fig. 1 betrachtet und insbesondere das Übertragskettenregister 43* Die Aufgabe des Registers 43 ist die selektive Kombination von Signalen aus' entsprechenden'Stuf en der A- und B-Operandenregister 31 und 33 mit übetragungssignalen, die in den unteren Stufen des Registers 43 erzeugt werden. Dieses selektive Kombinieren von Signalen wird in Übereinstimmung mit den Signalen ausgeführt, die innerhalb des Unterkommando-Entschlüßlers 41 erzeugt werden, der die laufende Operation danach identifiziert, ob sie ihrer Hatür nach logisch oder arithmetisch ist.

Ein Übertragsspeicherregister 45 ist betriebsmäßig an das Übertragskettenregister 43 angeschlossen. Als Eingang zum Übertragsspeicherregister 45 ist eine Verbindungsleitung von der höchsten Stufe des Kettenregisters 43 kommend eingeschlossen. Demnach wird ein von der höchsten Stufe des Übertrags kettenregisters verbreitetes Signal dem Übertragsspeicherregister 45 zugeführt und nachfolgend als ein Eingangs- . signal der untersten Stufe des Registers 43 während der Operation an der nächsthöheren Ordnung von Zeichen der Operanden A und B zugeleitet. Für die Ausführung bestimmter logischer Operationen wird auch ein Übertragssignal in das Übertragskettenregister 43 gebracht. Um diese letztgenannte Operation zu

des Op-Kode-Registers 35 und eines dezimalen Übertrags- oder Trägerentsehlüßlers 47 an das Übertragsspeicherregister 45 vorgesehen.

Die Ausgangssignale aus entsprechenden Stufender A- und B-Register 3I und 33 werden mit Signalen aus dem Übertragskettenregister 43 in dem Summenregister 4$ kombiniert. Der Ausgang des Summenregisters 49 ist an einen Summenentschlüßler 51 angeschlossen, der die Signaldarstellung'

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in Dezimalanordnung aufgezeichnet wird, wenn die ursprüngliche Darstellung dezimal war, während der Durchgang durch den Entschlüßler ohne Änderung erlaubt sein mag für binäre Operationen* ' * ,

Der Ausgang des Summenentschlüßlers wird an das Hauptspeicherlokalregister 23 für nachfolgende Speicherung in dem Hauptspeicher I5 gegeben..

In der bevorzugten Aüsführungsform geht die Verarbeitung von Daten (Informationen) und Instruktionen (Anweisungen oder Befehle) auf einer Zeichenbasis vor sich, wobei ein einziges Multi-Bit-Zeichen aus dem Hauptspeicher während {jedes Speicherszyklusunterintervalls übertragen wird. In j'eder programmierten Operation besteht der erste Schritt darin, daß die nächste 2u bearbeitende Instruktion aus dem Speicher entfernt wird. Somit werden während der Bearbeitung einer Instruktion die Instructionszeichen eine nach der anderen aus den successiven Hauptspeicherstellen in verschiedene Operationsr.egister des zentralen Verarbeiters ' und des Steuerspeiihers übertragen. Der typische Programmbefehl (Instruktion) kann bis herab zu einem Zeichen oder zehn und mehr Zeichen einschließen, je nach Art des Befehls und des Adressierverfahrens. .··■"'

Grundlage für alle Instruktionen ist ein einziger Zeichenoperationskode, der die ausführende Grundoperation festlegt. Die meisten Instruktionen haben zwei Adressenteile, die als die Adressenfelder A und B bezeichnet werden. Die Adressenteile können die Speicherstellen für den Anlauf ( starting location) der Operandenfelder im Hauptspeicher 15 anzeigen. Sin Variantcharakter kann außerdem in das Befehlsformat oder Instruktionsformat eingeschlossen sein,

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um den Op-Kode der Instruktion zu modifizieren, wodurch es im Wesen die dadurch angewandte Fundamentaldifinition erstreckt. / "/ .

Das Verarbeiten einer Instruktion, die eine arithmetische· oder logische/Operation betrifft, tritt in zwei operariven Stufen aufs Die Zeichen der Instruktion werden zuerst aus dem Hauptspeicher 15 herausgezogen, worauf die durch die herausgezogenen Zeichen identifizierte Information bearbeitet wird. Das Herausziehen einer Instruktion wird begonnen mit dem Inhalt einer Speicherstelle im Hauptspeicher gemäß der Auswahl durch das Folgeregister des Steuerspeichers 17» worauf der Inhalt herausgezogen und in das Op-Koderegister 35 gebracht wird , worauf das Folgeregister inkrementiert (weitergesehaltet) wird. Die Folgesteuerung der aufeinanderfolgenden Schritte hängt ab von der Natur des ausgezogenen Op-Kodes.

Nunmehr sei die Verarbeitung einer Programminstruktion betrachtet, die in d,em Zweizeichen-Adressierverfahren abläuft, d.h. in einem Verfahren, in dem zwei Informationszeichen dazu benutzt werde'n, die A- und B-Operandenadressenfelder auszudrücken. Dasierste während eines verfügbaren Speicherzyklusunterinvalls herauszuziehende Zeichen ist das Op-Eode-Zeichen, das die Natur der auszuführenden arithmetischen oder logischen Operation identifiziert. Im wesentlichen gleichzeitig mit dem Herausziehen des Op-Kodezeichens wird das Folgeregister des Steuerspeichers 1? inkrementiert.Demgemäß wird der Informationsinhalt der durch das Folgeregister gemäß Inkrementiemrag spezifiziertenSpeicherstelle während des nächsten verfügbaren Speicherzyklusunterintervalls in die am weitesten links gelegene Zeichenlage oder -stellung

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des Adressenregisters A des SteuerSpeichers 17 gebracht. jDas Folgeregister wird dann inkrementi'ert und die in der darin spezifizierten Speicherstelle enthaltene Information wird in der am weitesten rechts gelegenen ^eichenposition des A-Adressenregisters des Steuerspeichersi7 gespeichert. IEn gleicher Weisfe werden die B-Adressenzeichen mit dem Datoeninhalt der Speicherstelle, die in dem Folgeregister spezifiziert (ausgewählt) ist, das in den entsprechenden Zeichenpositionen des B-Adressenregisters des SteuerSpeichers 17 gespeichert ist, verarbeitet. Wenn' die Operation logischer Natur ist und mit einem Variantzeichen befaßt ist, wie es beispielsweise in der logischen Ersatzoperation geschieht, wird der Dateninhalt der Speicherstelle im Hauptspeicher^ gemäß Spezifizierung durch das Folgeregister des SteuerSpeichers *17, wie inkrementiert, auf das Op-Kode-Modifizierregister :57 übertragen. Mit der Verarbeitung oder Bearbeitung des Variantzeichens ist der Extraktionsteil oder 'Herausziehteil des Instruktionszyklus vollendet.

Während der -^hase der Ausführung der Instruktion wird die !Information, die durch den Inhalt des A-Adressenregisters des Steuerspeichers fl7 identifiziert ist ,in das A-Operanden- :register *>Λ gegeben,, und zwar entweder in der normalen Darstellung oder in einer komplementierten Darstellung je nach der Natur der auszuführenden Operation. In dieser Hinsicht wird die arithmetische Subtraktionsoperation dadurch begonnen, daß die Information in das Register 31 hineingegeben wird, und zwar entweder in der Darstellung als "1" oder als Komplement "9" de nachdem, ob die Operation binar oder dezimal ist. In gleicher Weise wird die durch den Inhalt des Adressenre- · gisters B des Steuerspeichers 17 identifiziert® Information

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in das B-Öperandenregister 35 in derselben Barstellung hineingebracht,/Danach werden entsprechende Informationsbits, wie in den A- und B-Registern 31 und 33 gespeichert, in dem Übertragsungskettenregister kombiniert, und es werden Signale, die den reduzierenden Übertragszustand anzeigen, zusammen mit der Information ais den Registern A und B auf das Summenregister 49 übertragen, wodurch die aufeinanderfolgenden Bits der resultierenden Summe erzeugt werden* Die resultierende Wiedergabe wird nachfolgend durch den Summenentschlüßler 51 übertragen, damit sie danach dem Lokalspeicherregister 23 für die erneute Abspeicherung in dem Hauptspeicher 15 während eines nachfolgend verfügbaren Speicherzyklusunterintervalls zurückgeleitet werden.

Die Funktion des Summenentschlüßlers 51 läßt sich am besten an einem Beispiel zeigen, das eine dezimale Addier- oder Subtrahieroperation einschließt. Beim Empfang eines die djezimale Addier- oder Subtrahieroperation identifizieren- -,* de Zeichens im B-Koderegister 35 werden die ersten beiden Ziffern der Felder" A und B als Binärzahlen kombiniert ,die durch einen möglichen Übertrag von rechts modifiziert sind. Daraufhin wird das Ergebnis einschließlich des gegebenenfalls vorhandenen binären Übertrags durch den Summenentschlüßler 51 in eine Dezimalziffer und einen möglichen Übertrag entziffert* Folglich wird dem Dezimalübertragsentschlüßler 4? beim Empfang des dio Dezimaloperation identifizierenden Op-Kodezeichens ein Signal zugeführt» Dadurch können aufeinanderfolgende Ausgangssignale des Summenregisters 49 über Torschaltungen in den dezimalen übertragsentschlüßler 47 gegeben und darin darauf geprüft werden, ob sich

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ein dezimaler Übertragszustand feststellen läßt. Die Entdeckung oder feststellung eines dezimalen Übertrages leitet die Übertragung 'eines Signals zum Übertragsspeicherregister 45 ein, um so einen Übertrag in die Bitposition niedriger Ordnung des Übertragskettenregisters 43 zu treiben. Dieser Übertrag' wird dann zu der digitalen Darstellung{addiert, die während des nächstfolgenden Operationszyklus aus den Hegistern A und B übertragen wird.

Das Signal, das die dezimale Addier- oder Subtrahieroperation anzeigt, wird ebenfalls aus dem Eingang des Summenentschlüßlers 5Ί gegeben. Dieses Signal beeinflußt eine Entschlüßler-Eihrichtung, die arbeitet, wenn die Signaldarstellung aus dem Summenregister 49 übertragen will, wodurch die Übertragungssignaldarstellung wieder in eine Dezimaldarstellung verschlüsselt wird. Nachdem die im Summenregister 49 entstehende. Signaldarstellung in dem Suminenentschlüßler 51 entschlüsselt worden ist, wird sie zurück zum Hauptspeicherlokalregister 23 übertragen, damit sie nachfolgend in der Speicherstelle des Hauptspeichers gespeichert wird, die; zuvor von der digitalen Darstellung des B-Registers 33 besetzt„war.

Das Übertragsspeicherregister wird so aufgebaut und ge- . · steuert, daß- ein Übertrag in die Stufe niedriger Ordnung (niedriger Stelle)· des Übertragskettenregisters 43 gebracht wird, um die Zweier- oder Zehnerkomplementierung des A-Operanden wahrend einer binären bzw* dezimalen Subtraktionsoperation herzustellen, in gleicher Weise wird ein Übertrags zustand, der aus der einer hohen Ordnung zugewiesenen

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Position des Übertragskettenregisters 43 wahrend einer binären Addieroperation hervorgebracht worden ist, auf das Übertragsspeieherregister 46 übertragen ,...das seinerseits einen Übertrag in die Bitposition niedriger Ordnung des Übertragungskettenregisters 43 treibt, damit er su der digitale^ Darstellung addiert wir^_s die dort durch die Register A und B während des nächsten folgenden Op©- , rationszyklus übertragea werden oder übertragen sind.

Wie oben erwähnt _f läuft die InfonuatfcissTerarbeitung auf . einer gleichen Basis ab, worin Jedes binäre Z®±@h,®n seohs Informationsbits umfaßt und jedes dezimal© geieheji ams binär verschlüsselten dezimalen Ziffern von vi<sr Bits besteht, jedoch mit Ausnahm© &@r $©lchea aiidrigo^ Ordnung in jedem binär verschlüsselten Bezimalf©id_s äag-susä&zlich zu den vier Informationsbits auch zwei Zeichenbits (siga bits) umfaßt*

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Die Figo 2 und 3 zeigen die Übertragskettenlogik, die der η-ten Position des Summenregisters zugeordnet ist. I¹Xg. gibt die Logik an, di© der n^ten-Bit-Postion des Summenregisters sugeordnet isto Das Instruktionsprogramm oder Befehlsprogramm (installation repertoire) hat die Fähigkeit, binäre Summen- "und Differsnaoperationen, Brsatzbefehle und die Logikpr^dulctoperationen md aus8chliessliche "ODER-Operationes" aussufüteea·

In Figβ 2 ist eis ®@il -des Übertragskettenregisters der !Fig. 1 gea®igt« äas ©©feses¹® IIHD«=Gatter G» bis G,. enthält. Jedes' dieses* Gattea? wird wenigstens von ©in©m Signaloperationseiiig&ag asgogrfetii© E¹Ii^ d@r Mit @is®i? 3^iseli@a Operation verbunden igt,- di© dasla"ausgeführt werden kann» Biese Signale werden isB©2?iaalfe des Tlnterbef ©hlsentsclilüsslers 41 erzeugt raid aiii das Hbertragskettenregistes= 4-3 auf den angegebensa "ferfeinduagsl^iteagen übertragen» Als Ansteuerungsleitung©a su d@a Gattern Q^ "bis GL sind Bejatoings- oder VerneinOagsgigsslaasstollOagea d@s n«=»t@2i— Bits der Operanden A, B und If al® ©.liefe, di© ¥©rn©ismig des Übe^tr'ags'zustandes für das Bit (η·=Ί)_β Bi©--i.usgäag© der'varsehiedenen Satter-

vorrichtimg©» Q-,' Ms G-,, sind aa liagaag eines Inverters I₁ ⁰I 4- ° · ^ö _ 1

zusammeagef ütet ί" der laT^rt-esausgang kann als Übertragszustand £ür die/Bit-Position (a«»l) dieses Baispiefe angeseher werden« Ia Ufoereinstisifiimg mit der hier ami Zwecke der .

Erläuterung der logis©h©a Sehaltnag der 3?ig_G 2, J und 4 hier angeaommenea DaBst@llimg ^ird die Anwesenheit eines tnn>-7opb@reitungssignals {oder AnsteusEungssignals) , an einer Gattar^orricfetiaag "dae Ausgangseigaal des Gatters nach "oben" teeibQHi b,1bq oIsb fettem öii@n_; vorauf das Ausgangssignal .seinerseits5 w®aa ©s als Singangssignai an einen Inverter g©l©agi5₉ das Imsgangssiga®! oder den Ausgang des Inverting aaek "untea"¹ te©iet % ia dies©® Fall·© ist das darge"bo"fe©ao Äusgaaggisigiial a.1© "'falseli" ^®s@i©lmst _s "

Nun isu S³Ig₀ Js-Basla tdaä aetets® UMBieattes⁵ Qv-' Ms G₀" gezeigt α Bi© ülB^ßa'fe'fe©^¹ ß^ "bis G·« v®su,@m dws&h, selektive Eombi2iati©s.ea ä@'£^j a<=t@a^Mt-©fwiifeell?ia§ £ns dia Operanden A

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und B als auch eines Bestätigungsübertragungssignals C-,» wie es in der logischen Schaltung der Fig. 2 erzeugt wird, angesteuert· Das UND-Gatter Gg wird von einem einsigen Operati ons eingang aus dem Unterkommando-Entsehlüssler 41 angesteuert, wodurch angezeigt wird, dass die logische Operation, die gerade ausgeführt wird, die Form eines logischen Produktes hat, das, wie weiter unten erläutert wird, das ,Erzeugen einer "1" in jeder Stufe des Übertragskettengenerators 43 einleitet· Die Ausgänge der UND-Gatter

sind
Gn "bis Gg zur Bildung eines Einganges.zu einem Inverter Ip zusammengeführtj die Ausgangsdarstellung dieses Inverters bildet ein "Ke in-Übertrag"-Signal für die n-t-Stufe des Übertragskettenregisters 43.

In Fig. 4 sind mehrere Gattervorrichtungen Gq bis G^g gezeigt, die von selektiven Kombinationen sowohl der Best ätigungssignale zu dem n-ten-Bit der Bestätigungs- und Verneinungssignale für die (n-l)-ten und n-ten-Bit-Positionen der Übertragskettenregister angesteuert werden. Die Ausgänge der Gatter Gq bis Gto ^wer<ien so kombiniert, dass sie den Eingang zu einem Inverter I, bilden; die wahre

ο Darstellung des Ausgangs des Inverters!, bezeichnet ein "keine Summe"-Signal für die n-t-Bit-Position des Summenregisters 49· ; -

Ein vollständigeres Verständnis der logischen Darstellungen der Fig. 2, 3 und 4, das das System befähigt, die arith- _r metischen Operationen, die normalerweise in einem Adder gefunden werden, zu kombinieren mit den logischen Operationen, die normalerweise in zugeordneten Registern angewendet werden, ergibt sich aus einer Betrachtung der verschiedenen Operationen, die hier ausführbar sind.

Demnach ist das Folgende eine Erläuterung der Operation "ausschliesslich oder", wie sie innerhalb des Multifunktionsadders bewirkt wird. Zunächst sei Fig. 2 betrachtet, wonach dessen Gatter Gg in einer "ausschliesslich oder"-Operation

von einem Eingangssignal angesteuert wird, das innerhalb des Unterbefehlsentschlüsslers 4-1 der Pig. I erzeugt wird. Das Ausgangssignal des Gatters Gp wird dann auf den Eingang des Inverters.1, gegeben. Wenn der Eingang des Inverters I₁ "noch oben" geht, geht sein Ausgang "nach unten", so . · dass die representative Funktion ^c _n_^ (d.h., der Übertrag von der (n-iO-Stufe) als "falsch" betrachtet werden kann. Es sei hervorgehoben, dass die nicht gezeigten herkömmliehen Schaltungsmittel dafür vorgesehen sind, den usgang der logischen Schaltung nach Fig. 2 mit dem Eingang der Gatter der logischen Kreise der Fig. 3 und 4· zu verbinden.

Sie Deutung (Interpretation) der Funktion "ausschlieeslich ODER" (exclusiv OR) kann als ein Zustand ausgedrückt werden, der befriedigt wird, falls ein entsprechendes Α-Bit oder B-Bit für die n-t-Stufe vorhanden ist, doch wird dieser Zustand nicht befriedigt sein, wenn das Α-Bit oder das B-Bit oder weder das A-Bit noch das B-Bit vorhaxLen ist. Demnach wird weder das Gatter 5 der Fig. 3 noch 'das Gatter Gg oder G„ Beziehung "ausschliesslich ODER" befriedigt, da schon oben festgestellt worden ist, dass bei Anwesenheit eines den Zustand "ausschliesslich ODER" herstellenden Signals,' das innerhalb das Unterbefehlsentschlüsslers 41 erzeugt wird, der Ausgang des Gatters Gg der Fig. 2 den Ausgang des Inverters I^ "abwärts"'-'treibt, so dass das Signal C_n-^ ; "falsch" ist. Da keines der Gatter G₁-, Gg und G„ den entsprechenden Zustand hat, steht deren Ausgang, der-den Eingang des Inverters Ip bildet, "unten", was zur Folge hat, dass der Ausgang des Inverters Ig auf "oben" steht und das Signal S_n* »wahr·¹ ist.

Neben der Darstellung der Signale A und B und im ÜbertragezuBband aus der (n-]>Eit-Pcsition werden die Signale TJT selektiv so kombiniert, dass sie die Eingänge zu den Gattern Gq bis G₁₂ ^{der ri}S· 4- t>5»läen« Zu Anfan|^sSie Aufmerksamkeit auf die Einstellung oder Ansteuerung der Gatter G« und'

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gerichtet. Wenn, entweder Gatter Gq oder Gatter G₁Q ein Eingangssignal empf angpnjhat, wird das dadurch gebildete Ausgangssignal den Ausgang des Inverters I, nach "unten" schalten, so .,dass das Signal "ST "falsch" sein wird. In •Ausdrücken der gegenwärtigen Operation führt dies zu der Deutung, dass der Zustand "ausschliesslich ODER" für die n-ten-Bit der Operanden A und B zufrieden gestellt sein wird. Die Schaltung der Fig. 3 schliesst die Möglichkeit aus, dass das n-t-Bit der Operanden A und B in beiden Fälen das-selbe sein wird, da dies zu einer Ansteuerung des Gatters G,- führt, wodurch die Möglichkeit ausgeschlossen wird, dass der Ausgang des Inverters Ig, nämlich "U^ "wahr" sein wird, welches eine Notwendigkeit für die Vorbereitung oder Ansteuerung der Gatter Gg und Q-, η ist. Die Gatter G-,-, und G-, ~ sind beide davon ausgeschlossen, dass sie in der Operation "auschliesslich ODER" befriedigt werden, da die Einstellung dieser beiden Gatter von einer "wahr"-Darstdlung des Signals O_n-^ abhängt, die schon als "falsch" in der Ausführung der Funktion "ausschliesslich ODER" gezeigt worden ist.

Eine weitere logische Operation, die durch den Multifunktionsadder der (gegenwärtigen Erfindung ausgeführt werden kann, ist der logische Ersatzbefehl (logical substitute), in dem die Bits eine s-"\Tariant zeichens in ihrem Wesen eine Maske oder Abdeckung für das Einsetzen der Bits eines Α-Operanden in die entsprechenden Bit-Positionen eines B-Operanden bilden. Bei eingehender Betrachtung heisst das, dass die A-Bit-Darstellung der ^-Bit-Stelle zugeführt wird, wenn das entsprechende Variantbit eine "1" ist, während das B-Bit bewahrt bleibt, wenn das entsprechende Variantbit eine "0" ist· Die Operation der Iogischon Schaltung nach den Fig· 2, 3 und 4- während der Ausführung des logischen Eraatzbefehls (logical substitute order)

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ergibt sich, aus einer Übersicht über die möglichen Kombinationen der Bits A, B und "Variant", wie in den nachfolgenden Beispielen dargestellt ist: ·

I ·, (1) A B V R ■ ;

110 1

Die obige Darstellung zeigt, dass das resultierende Bit, welches in dem B-Speicherplatz in Übereinstimmung mit den , oben dargelegten Regeln abzuspeichern ist, unabhängig von | dem Α-Bit insofern ist, als das entsprechende Bit des ; Variantzeichens eine "0" ist. Somit ist das Bit des im L B-Speicherplatz zu speichernden Zeichens dasselbe wie das zuvor darin gespeicherte. Da weder das Gatter G-^ noch die Gatter Gp, G, oder G^, angesteuert sind, bleibt der Ausgang des Inverters I₁ "oben" und das Signal C_n--I wird "wahr" sein· Das Signal C , wird seinerseits mit den Signalen A und B so kombiniert, dass das Gatter G^, angesteuert , wird, wodurch der Ausgang des Inverters I, nach "unten" getrieben wird und das Signal ¹^SS_n" "falsch" macht und dadurch einen Summenzustand von "1" für jenen besonderen Bitr Speicherplatz anzeigt.

(2) ABVR
/ 1111

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ORIGINAL

Die Erläuterung des Beispiels 2 folgt dem identischen Betätigungspfad, wie er oben für das Beispiel 1 angegeben worden ist. EineÄhnlichkeit oder Gleichheit ist hier herauszustellen, nämlich diejenige, daß in beiden Fällen das erneut zu speichernde Bit identisch zu dem zuvor darin befindlichen ist/ Dieses Ergebnis ist aus der Natur der entsprechenden A-und B-Bits zu erwarten, die in beiden Fällen "Einsen" waren.

(3) ABVR
10 0 0

Die Erläuterung des Funktionierens der logischen Kreise in diesem Beispiel findet den Ausgang des Inverters 1* "oben", so daß die Signaldarstellung O_n-^ "wahr" ist, wodurch die Ansteuerung des Gatters G^ möglich wird. Dies treibt den Ausgang des Inverters I₂ "nach unten", so daß das Signal U_n "falsch" gemacht wird. Somit sind C_n-^ "wahr" und C~ "falsch", nicht kombinierbar, um irgendeines der Gatter Gq, G^,. oder so anzusteuern,, daß der Ausgang des Inverters I-, "oben"

SL ""

bleibt und das Sigtial S_n "wahr" ist.

(4) A B T R
10 11

Diese Signaldarstellung ist eine natürliche für die Ansteuerung des Gatters G^, das seinerseits den Ausgang des Inverters I^"nach unten" treibt, O_n^ "falsch" zu machen» Dies seinerseits schließt die Vorbereitung der Ansteuerung der Gatter Gg und G„aus, so daß das Signal C_n am Ausgang'des Inverters Io ^M wahr" "bleibt· Ebenso bedeutet die Tatsache,

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daß B=O ist, daß das Gatter G^ unbeeinfluß bleibt, also ■ nicht angesteuert wird, und das gewährleistet ferner, daß der Ausgang des inverters Ip "wahr" bleibt. Dies liefert weiter die nowendige Einstellung des Gatters Gq, um dadurch den Ausgang des Inverters I, nach "unten" zu treiben, so daß für das Signal Ψ_η ein Zustand "falsch" angezeigt wird.

(5) A B V R
0 0 10

Die Vorbereitung oder Ansteuerung der logischen Kreise der Fig. 2, 3 und 4 folgt dem in Beispiel 4 dargelegten, jedoch mit der Ausnahme, daß die Bestimmung des im B - Speicherplatz wieder zu speichernden resultierenden Bits durch die Natur der A - Bitdarstellung gegeben ist, die in diesem Falle eine " Null" ist.

(6) j A B V E
,0 0 0 0

Die Signaldarstellung dieses Beispieles ist eine natürliche für die Ansteuerung des Gatters G,, so daß die Signaldarstellung C_n_/j "falsch" wird, wenn der Ausgang des Inverters I* nach "unten" geht.Da keines der Gatter der Fig. 3 zufriedengestellt ist;, bleibt der Ausgang des Inverters I« weiter auf "oben", doch schließt er die Möglichkeit der Ansteuerung des Gatters G^₂ aus, da C_n-^ auf "falsch" steht. Die Gatter Gq, G^₀ und G^ sind in gleicher Weise davon ausgeschlossen, durch die Abwesenheit irgendeines A_n- oder B^- Bits vorbereitet oder angesteuert zu werden. So/bleibt der Ausgang des Inverters I, "oben" und die zugehörige Signaldarstellung ist "wahr".

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(7) A B V R
0 10 1

Die Signaldarstellung dieses Beispieles ist eine natürliche für die Ansteuerung des Gatters G,, da es seinerseits den Ausgang des Invertes 1* veranlaßt» nach "unten" zu gehen, wodurch die Feststellung CJ* lautet: "falsch". Bei dieser Feststellung C_n-1 "falsch" bleiben die Gatter G₆ und G₇ unangesteuert, wodurch der Ausgang des Inverters Ip "oben" bleiben kann, so daß die Feststellung C* " wahr" ist,. Die Kombination von B_nund C_n steuert dadurch das Gatter an, so daß der Ausgang des Inverters I, abwärtsgetrieb en wird und das Signal S_n als "falsch" herstellt.

(8) A B V R
0 110

Da keines cter Gatter jG* bis G^ durch die Eingaben dieses Beispieles angesteuert wird, bleibt der Ausgang des Inverters I^ "oben" und die Feststellung C_n-1 ist "wahr".

^Cn-1 ^w*^r<i kombiniert mit dem Signal B_n , um das Gatter G₁-, der Fig. 5 anzusteuern, wodurch der Ausgang des Inverters nach "unten" getrieben wird und die Feststellung Ü*_n "falsch" gemacht wird. Mit S_n "falsch" ist die Möglichkeit der Ansteuerung der Gatter Gq , G10 und G^o ausgeschlossen und ohne das Signal A kann das Gatter G^ nicht angesteuert werden. Ausgang des Inverters I» bleibt also "oben" und das Signal S_n ist "wahr".

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Eine dritte logische Funktion, die durch den Ader der vorliegenden Erfindung ausgeführt werden kann, ist die Bildung des logischen Produktes. Um ein Ausgangssignal S aus dem Inverte^ I₇, der Fig. ^LV in Antwort auf die Operation "logishes Produkt" zu erzeugen,ist es nicht nötig, die logische Schaltung der Fig. 2 zu benutzen. Die Susführung die ses Befehls wird durch die automatische Ansteuerung des Gat ters Gg bewirkt, so daß der Ausgang des Inverters Ip nach " unten" getrieben und demzufolge ein Zustand "falsch" für C hergestellt wird. Da das Signal S* für die Ansteuerung der Gatter Gq, G^₀ und G^o der Fig. 4- nötig ist, ist das Gatter Gy.^ , wenn es richtig angesteuert wird, in der Lage, den Ausgang des Inverters I, nach "unten" zu treiben und so einen Zustand "falsch" für das Signal 2Γ zu schaffen. Das

dem Gatter Gg zugeführte Signal des logischen Produktes bewirkt, daß ein Überbragszustand in jeder Stufe des f herbeigeführt wird derart, daß die Anwesenheit von A und B in einer bestimmten Bitposition ein Ausgangssignal S

für die betrachtete; Stufe schafft.

Die arithmetischen Operationen des binären und dezimalen Addierens und Subtrahierens können durch die oben beschriebene allgemeine Schaltung ausgeführt werden. Wenn die Summierung der entsprechenden Bits A ,. und B ,. nicht in der Erzeugung eines Ubertragssignals C * wirksam wird, wird in dieser Hinsicht in der binären Addieroperation die Ansteuerung des Gatters G^j der Fig. 2 vorgenommen, wodurch der Ausgang; des Inverters I^ nach "unten" getrieben wird, so daß die Feststellung C /j "falsch" gemacht wird. Dies zeigt

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einfach an, daß kein Übertrag da ist, der aus der vorhergehenden Stufe hervorgebracht werden müßte. Wenn dieser Zustand eingestellt ist_r ist von den Gattern G,- bis Gg allein das Gatter G₁- ansteuerbar und dies hängt damit zusammen, daß die entsprechenden Bits A und B beides "Einsen" sind. Wenn diese letztgenannten Bedingungen vorhanden sind, ist der Ausgang des Inverters I₂ "unten" und die Feststellung C~_n " falsch". Da C_n und C /, beide "falsch" sind, können die Gatter Gq , G^₀, G^. und Gy,2 nicht angesteuert werdan und der Ausgang des Inverters I, bleibt "oben", wodurch die Feststellung S* bestätigt wird.

Andererseits würde Gatter G₁-- oder G_n , wenn das Signal G _Λ "falsch" wäre und eines der Signale A und B eine "Eins" war, so angesteuert werden, daß der Ausgang des Inverters I₂ nach "unten" getrieben wird und die Feststellung C* "falsch" macht. Bei (T "Falsch", sind Gq, G^q und G^ davon ausgeschlossen, angesteuert zu werdan. In gleicher Weise isb das Gatter G^ ausgeschlossen, da nur A oder B_n als "Eins" angenommen war« Unter diesen Umstanden bleibt der Ausgang des Inverters I₇ "oben" und die Feststellung S" ist "wahr".

Wenn jedoch C^ ^:"falsch" ist und A_n und B_n beide "Einsen" sind, wird der Ausgang des Inverters I₂ nach "unten" durch die kombinierte oder einzelne Aktion der Gatter Gc, G,- und G₇ getrieben, so daß die Feststellung C_n "falsch" bleibt. Wenn C 7 "falsch" ist, muß G _Λ "währ" sein. Somit treiben die im Gatter G^ kombinierten Signale A_n, B_n und C_n_^ den Ausgang des Inverters I, nach "unten" und machen so die Feststellung S"_n "falsch"« Die Lage, in der sowohl A_n und B_n "Nullen" sind, und Oy. "wahr" ist_t wird das Gatter G^ so angesteuert, daß

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der Ausgang des Inverters I^ nach "unten" getrieben und C y. "falsch" sein wird. Andererseits würde C-* "wahr" bleiben, wenn sowohl A als auch B " Nullen" und C^ '•'falsch" ist bzw. wäre. Jedoch ist die Ansteuerung der Gatter Gc bis Gg der Fig. 3 unabhängig von der Natur des Signals Gy,, da in/allen Fällen eine notwendige Bedingung die ist,

daß A^ oder B^ oder beide "Einsen" sind. Somit bleibt DT η η η

in beiden Fällen "wahr". Mit C_n "wahr" und A_Q und B_n beide "Null" kann die Ansteuerung der Gatterschaltung der Fig. 4 nur im Gatter G^o vo*¹ sich gehen. Dies wird wiederum von der Natur des Signals C /, abhängig gemacht, die, wenn das Signal "wahr" ist, das Gatter G^o so ansteuert, daß das Ausgangssignal des Inverters I, nach "unten" getrieben und S~~ "falsch" gemacht wird.

Wie oben erwähnt, wird die Operation des binären Subtrahierens durch Übertragung der Information in das A-Operandenregister 31 in einer Darstellung des Komplementes zu "Eins" , eingeleitet, wonach die Information zu der Information im B-Feld addiert w₍ird und das Ergebnis in der B-FeId-A dr es se" des Hauptspeichers in Übereinstimmung mit dem normalen Arbeitsprogramm gespeichert wird. In der Institution des Befehls zum binären Subtrahieren wird ein Übertrag aus dem Übertragsspeicherregister 45 zu"der Stufe niedriger Ordnung des Übertragskettenregisters 43 übertragen, um die Zweier-Komplementienng abzuschließen» In einer etwas ähnlichen Weise wird die, Operation der dezimalen Subtraktion dadurch eingeleitet, daß die digitale Darstellung aus dem Speicherlokalregister 23 in das A-Register 31 in einer "Neuner"-Komplementdarstellung übertragen und dann wieder ein Übertrag in die Stufe niedriger Ordnung getrieben wird, wodurch die

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Zehner-Komplementierung vollendet wird,

Patentansprüche :

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INSPECTED

Claims (1)

1. H99192

   Pa tentansprüche

   1. Durch Gatter gesteuerter logischer Rechner, der sowohl arithmetische.· als auch logische Operationen auszuführen vermag, dadurch gekennzeichnet, dass mehrere Operationseingänge vorhanden sind, deren Jeder einer getrennten logischen Funktion zugeordnet ist, die dafür sorgt, dass die zugeordneten Signaleingänge aktiv sind, wenn eine Operation in Übereinstimmung mit der entsprechenden logischen Funktion ausgeführt werden soll, dass wenigstens eine Gatfvorrichtung vorgesehen ist, die jedem der genannten Eingänge zugeordnet ist,und dass Mittel für die Ausübung der arithmetischen Operation unter Fernhaltung der die logische Funktion induzierenden Eingänge von den zugeordneten Gattervorrichtungen vorgesehen sind.

   2. Rechner nach Anspruch !,gekennzeichnet durch je ein erstes und ein zweites Register mit vielen Stellen für die Speicherung einer digitalen Darstellung eines A- und B-Operanden,durch einen vielstufigen Über'tragsgenerator, der in jeder Stufe mehrere Gattervorrichtungen enthält, durch ein vielstufiges Summenregister, durch Verbindungen von entsprechenden Stufen des ersten und zweiten Registers und des Übertrager egisters mit dem Summenregister und Mittel, die die Vielzahl von Operations-eingängen einschliessen, die als Ansteuerungsvorrichtung zum Eingang der Gattervorrichtungen angeschlossen sind, die jeder Stufe des Ubertragsgenerators zugeordnet sind, der, wenn er selektiv betätigt ist, das Addierwerk (den Adder) zur Ausführung sowhl logischer als auch aithmetischer Operationen befähigt.

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   Unterlagen (Art 7 § 1 Abs. 2 Nr. l Satz 3 des Anderungsges. v- 4.9.<-"

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   5. Rechner nach Anspruch 2, dadurch gekennzeichnet, dass mit Jeder der Gattervorrichtungen wenigstens einer der Operationseingänge verbunden ist.

   4. Rechner nach Anspruch 2 oder 3» dadurch gekennzeichnet , dass Mittel vorgesehen sind, die betriebsgemäss aufeinanderfolgende BitspeicherstelLen des ersten und zweiten, vielstelligen Registers an eine* zugeordnete Stufe des Übertragsgenerators anschliessen, und dass im Übertragsgenerator Übertragssignale in Übereinstimmung mit der Natur der Signale erzeugt, die in den zugeordneten Bitstellen oder Bitspeicherstellen des ersten und zweiten Registers gespeichert sind.

   5· Rechner nach Anspruch 2, 3 oder 4·, gekennzeichnet du r c h eine zweite Vielzahl von Gattervorrichtungen, deren jede zum Teil durch den Ausgang der ersten Gattervorrichtungen und zum Te^iI durch entsprechende Bits der ersten und zweiten A- und B-Operanden angesteuert wird.

   6. Rechner nach Anspruch 5» dadurch gekenn-' zeichnet , dass er eine dritte Gruppe von mehreren Gattervorrichtungen enthält, deren jede zum Teil durch die Ausgänge der ersten und zweiten Gattervorrichtungen

   und zum Teil durch entsprechende Bits der ersten und zweiten A- und B-Operanden einstellbar ist bzw. angesteuert wird.

   7« Rechner nach Anspruch 5 oder 6, dadurch gekennzeichnet , dass wenigstens ein Operationssignal, das eine logische Funktion einleitet, der zweiten Vielzahl (Gruppe) von .Gattervarichtungen zugeführt wird.

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   8. Rechner nach Anspruch 1 für die Erzeugung mehrerer logischer und arithmetischer Funktionen in Bezug auf ein Paar Eingabeoperanden, die in dem einen oder anderen von zwei/sich wechselseitig ausschliessenden Zuständen ausgedrückt sind, gekennzeichnet durch, einen auf einem ersten Niveau oder Pegel stehenden Gatterktfeis, an dessen Eingänge Signale gelegt werden, die eine Darstellung für das genannte Operandenpaar sind, durch einen auf einem zweiten Niveau oder Pegel stehenden oder arbeitenden Gatterkreis, durch Mittel zum Verbinden des Ausgangs des das erste Niveau einnehmenden Gatterkreises mit dem Eingang des auf einem zweiten Niveau stehenden Gatterkreises, durch Mittel zum Anschluss der Operanden an den Eingang des Gatterkreises des zweiten Niveaus oder Pegels, durch einen auf einem dritten Niveau stehenden Gatterkreis, durch Mittel für den Anschluss des Ausgangs des ersten und zweiten Gatterkreises an den Eingang des auf dem dritten Niveau stehenden Gatterkreises und durch Mittel für den Anschluss der Operanden an den Eingang des dritten Gatterkreises.

   9· Gerät nach Anspruch 8,dadurch gekennz e i c h η Je t , dass erste logische Steuersignale auf den das;erste Niveau einnehmenden Gatterkreis und daß zweite logische Steuersignale auf den;;das zweite Niveau einnehmenden .Gatterkreis geschaltet werden bzw. sind.

   10· Gerät nach Anspruch 8 oder 9» d a d u r c h gekennzeichnet , dass jeder der auf dem ersten und zweiten Niveau stehenden Gatterkreis ferner mdrere Gatter-vorrichtungen umfasst, die teilweise durch daran angeschlossene logische Steuersignale angesteuert werden oder ansteuerbar sind.

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   11. Rechner nach Anspruch 1 für die Bearbeitung einer Mehrzahl von Operanden, deren jeder aus mehreren sich gegenseitig ausschliessenden Informationsbits besteht, gekennzeichnet durch einen Gatberkreis eines ersten Niveaus, an den mehrere Eingänge angeschlossen sind, die ihrerseits an den ersten Gatterkreis angeschlossen sind, der Signale bietet, die entsprechende Bits aus der Mehrzahl von Operanden darstellen, durch einen auf einem zweiten Niveau stehenden Gatterkreis, an den mehrere Eingänge angeschlossen sind, durch Mittel, die die Ausgänge des auf dem ersten Niveau oder Fegeis stehenden Gatterkreises zusammen mit den Signalen, die entsprechende Bits aus der Mehrzahl von Operanden darstellen, als Eingaben an den auf dem zweiten Niveau stehenden Gatterkreis liegen, durch einen auf einem dritten Niveau stehenden Gatterkreis und durch Mittel, die den Ausgang des ersten* Gatterkreises und des zweiten Gatterkreises zusammen mit den Signalen, die entsprechende Bits der Mehrzahl von Operanden darstellen, als Eingäben an den auf dem dritten Niveau stehenden Gatterkreis legen, wobei die Vielzahl von Eingängen, die an den auf dem ersten P^gel stehenden und den auf dem zweiten Pegel stehenden Gatterkreis angeschlossen sind, eine Vielzahl von logischen Steuersignalen enthält, und ferner durch Mittel für die selektive Aktivierung der Mehrzahl von Steuersignaleingängen zu den auf dem ersten und zweiten Niveau stehenden Gatterkreisen, um dadurch das Informationsbehandlungsgerät zu befähigen, sowohl logische als auch arithmetische Operationen auszuführen.

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