DE1474023A1 - Synchronisiersystem fuer Datenverarbeitungs-Anlage - Google Patents

Description

PATENTANWÄLTE DR.-ING. H. FINCK? DIPL-ING. H. BO' * MÖNCHEN β

DIPL-ING. S. STAEGEft MUU.ERSTR.31 4 .Juni 1964

Mappe 5369

Beschreibung

zu dar Patentanmeldung

der Firma Control Data Oorporaticn, Minneapolis 20, Minnesota, 7,St₀A₆

betreffend
"Siynohronisiersystem für Datonverarboitungs-Anlage"

Priorität: 4, Juni 1963

Sie Erfindung betrifft ein Synchronisiersystem für Datenverarbeifcungeai&asen, insbesondere eine Anordnung zum Umwandeln eines asynobronen Dateneingangesignols ron willkürlicher L äug ο in ein. mit dem Taktsignal der Anlage synchrones Datensignal·

Bei bekannten Oyno&ponisiereyßteauuf ist es üblieh, Qynehro-. nieiersehaltAusgsircsiee zu verwenden, die dieselbe Arbeite«· goscbwindigkeit aufweisen wie die Baugruppen des Dateiwer- £jr-beituDge8ystei3s sslbst» Bei derartigen Systemen ist es da- ©rf ordaflioh, dafür au eorgen^ ''daß mehrere lafctjzyklen vo31o Aufl?Je7j.ns dor Infcriaaticn ^ewöiirleiisten» ob ein.

ist oder nicht«. ORIGINAL

Die Erfindung "betrifft ein Syiiehronisieraystem, mit dem asynchrono Datene inganges ignale von willkürlicher Länge in weniger als einer halben Taktpexiode aufgelöst werden, so daß eine Synchronisation des Datensignal© ermöglicht ist, welches dann spätestens eineinhalb TaJtefc-· perioden später auftritt.

Die 3chaltnagsanordnuns genäS der Erfindung arbeitet schneller ale .ie Baugruppen eines Datenverarbeitungssystems,.

Die Erfindung umfaßt ferner eine logisolis Sofcaltungean~ ordnung für den SynchronisierechaltiiDgskrois, der dafür sorgt ι daß das synchronisierte Datensignal die gleiche Faasenlänge hat nie daß faktelgn&l«

Die Brfindunß lot im folgenden a&hand achematisoher Seichnungen an einam Ausfühxungsljeisp.ti&l erg&z^sxtd b«so3£3iriel?en*

« 1 ist ein Blockschaltbild einer Anlage der Brf indungj

* 2 ist ein Zeit<üagraiBraj wslchea die

weise des Systems voranßchauliolxt, itqwi daß Dateneingangssignal zeitlich günstig geleg&n list, so daß das Singangeslgnal inüerjlalb einer aufseiöfft werden kaant

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Figo 3 let ein Zeitdiagramm, welches die Arbeitsweise des Syst oma veranschaulicht, wenn das Dateneingangssignal ungünstig gelegen ist, so AaB das Eingangssignal nicht innerhalb einer Phasenlänge aufgelöst werdezi. Äann,und

?ig. 4 3 et ein schematischeo Schaltbild eines bevoreugten Schaltungakreises entsprechend dem Blockschaltbild von Fig. 1.

Die Erfindung besteht im wesentlichen darin» daß eine logieohe Anordnung vorgesehen 1st, in der ein willkürliches Eingangssignal an einen Inverter gelegt wird, und daß eine Verzögerungsleitung und eine .Torsohaltung vorgesehen sind, um einen Impuls zu erzeugen» dessen Länge gleich der'Zeitverftdgerung der Verzögerungsleitung- ist ο Dieser liepuls stellt einen ersten FIip-ίΊορ ein· Die Information an dor Einst eil-Leit\ing des ersten Flip-flfips wl£d mit einer halben Period· eines umgekehrt oc Taktiei^nalee mx die Einstell-iiingangeleitung eines aweit*>i riip-flcpe d-arehgeeehaltet· Wenn dertö Flip-flop eiceaetöllt ist,.wird der Ausgeng der Leitung g-lrtobaeitl£ mit einer halben Periode des Twlts dai?<5hsescbe3tot, um 4in wlodev synchronisierte ο Aufigangsßia-nal uud e.iu Prei^ebeeienal fftr den ersten" zn GZ-eeuQetifr lodajm wird der zweite Tlip-fiop frei um zu vorbinaem, a.aß ein weiteres Av.B^aBG8«ign«l erzeugt wird«

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nlaiersohaltungekreises gemäß der Srf lndime dargestellt« Der Kreis umfaßt einen Eingangeanschluß 1O_V an den dl· asynchronen. Signale von willkürlicher Länge angelegt werden. Der Ansohluß 10 ist mit einem logischen PegelumBetser 12 verbunden« Dieser Umsetzer wandelt den äußeren digitalen lcgiBOhen Pegel der asynchronen Signal· in interne logieoho Pegel um, wie sie für die Synohronisierschaltung ▼erwendet werdenβ In Reihe mit dem Auflgangsansehluß des logischen Pegelumsetzer a 12 sind eine VerBÖgerungsleitung 14 und ein Inverter 16 geschaltet· Der' Ansgang des Inverters 16 let mit einem Eingang der URD-Schaltung 18 verbunden. Zwischen dem Auegans des UmsetBere 12 und einem zweiten Eingangeanechluß der ÜHD-Scnaltung 1Θ liegt eine Leitung 20· Die Ausgansaleltung 22 der UND-Schaltung 18 dient als Einatell-Eingangeleitung eines bistabilen Multivibrator· 24 (Flip-flop)ο An den aweiten Eingangeanechluß 26 der Sjnohroniolersohaltung sind gerade oder ungerade Taktaigaaie geleitet« Der Anschluß 26 ist mit eines logischen Pegelumeetisexr 28 verbunden, der In gleicher fei·· arbeitet wie dar Umsetzer 12 und den äußeren digitalen logischen Peg·! der Taktsignal· in die internen iagieehea Pegel, wie. sie für 61· aynchronieierechaltung verwendet werden«, umwandelt· Der Auegang dee Umsetzer· 28 1st Über •ine Leitung 30 mit einem Eingang einer UHD-Sohaltung 32 verbunden« Die Ausgangsleitung 34 von der Toraohaltung dlant ale Frelgabe-Eingangsleltung für den Flip-flop 24« Der Flip-flop 24 umfaßt ein Paar Inverter 36 und 38, die

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kreuswolso rückgekoppelt sind· Diese Art bistabiler Vorrichtungen ist im einzelnen in der USA-Patentanmeldung Serial-No· 233 »778 vom 29 .Oktober 1962, auf den Hamen von Jameo S* Thornton und Ernest J. Hood, beschrieben. Die Einstell-Ausgangsleitung 40 des Plip-flopa 24 ist mit einem £ingangsanschluß einer UND-Schaltung 42 verbunden» Die Rreigabe-Ausgangsleitung 44 dient als Eingang für eine UHD-Schaltung 46« Mit der Ausgangsleitung 30 des loglsohen Pegelumsetzers 28 ist ein Inverter 48 verbunden· Die Ausgangsleitung 50 dieses Inverters 1st mit den zweiten Eingangsansohlüssen der UND-Schaltungen 42 bzw· 46 verbunden· Die Aasgangsleitung 52 der UND-Schaltung 42 dient als Einatell-Eingangsleitung für einen zweiten Flip-flop 54· Die Ausgangsleitung 56 der UND-Schaltung 46 bildet die Freigabe-Eingangflleitung für den Flipflop 54· Dieser ist von derselben Bauart wie der Flip-flop 24 und umfaßt ein Paar Inverter 58 und 6O₉ die kreuzweise rückgekoppelt sind· .Die Einatell-Ausgangsleitung 62 des Flip-flops ist mit der Leitung 64 verbunden, um den Flip» f lop-Elnatall-Auagane mit einen aweiten Eingang der UHD-Schaltung 32 au verbinden· Die Leitung 62 ist ferner mit dem Bingengsanscaluß einer UHD-3olialtung 66 verbunden· Der jrroita Eingang derselben 1st über eine Leitung 68 mit dom Ausgang dos logischen Pegelumsetsere 28 verbunden· Der Auegang der OIDV-Bchaltung 66 ist duroh eine Leitung 70 mit einem ^Logischen Peselumsefcssr 72 verbunden, der die Intern«!

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logischen Pegel der Synchronisier schaltung wieder in die externen digitalen logischen Pegel der Hechenanlage zurüolnrerwandelt, wobei der Ausgang des Umsetzers 72 das inbezug auf die Heohenmaschinentakte wieder synchronisierte Eingangssignal repräsentiert«

Anhand des oben beschriebenen Blockschaltbildes einer Synchronisier schaltung nach der Erfindung wird nunmehr deren Wirkungsweise im einzelnen beschrieben· Um diese Beschreibung zu erleichtern, werden die Zeitdiagranaae der Fig« 2 und 3 verwendete Zum Zwecke der Erläuterung sei angenommen, daß die externen digitalen logischen Pegel den asynchronen Einsangssignales und des laktsignales gleich -1,1 Volt für den logischen Wert Hull und -5,8 Volt für den logischen Wert Eins sind, und daß die internen logischen Pegel der Synchronisier schaltung für die entsprechenden Werto gleich -j-0,7 bzw. +1,7VoIt sind. Obgleich das System asynchrone Signale willkürlicher Länge synchronisiert, muß die Länge des Eingangssignales größer sein als die Vermöge« rungszeit der Verzögerungsleitung 14, wobei die Verzögerungezeit so gewählt ist, daß ein Impuls von genügender Länge erzeugt wird, um den Flip-flop 24 wirksam einzustellen, wie weiter unten noch beschrieben ist_o In diesem Beispiel haben die Taktsignale eine Phasenlänge von 62,5 Nanosekunden und die Verzögerung der Leitung 14 beträgt etwa 25 Nanoeekunden, Zur Klarkeit werden die Schaltungselemente als gleichzeitig

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tätig beschrieben, obwohl sie Verzögerungen durch oioh hervorrufen. Es sei jedoch schon hler erwähnt, daß die genaue, anhand von Fige 4 beschriebene Schaltung so aufgebaut 1st, daß die in den einzelnen Schaltungeelementen hervorgerufenen Verzögerungen berücksichtigt werden* wobei die im folgenden beschriebene drundoperation beibehalten ist·

Es Bei angenommen, daß in ursprünglichen Zustand die Plip-flops 24 und 54 freigegeben sind, und daß ein logischer Wert Null kontinuierlich an den Eingang 10 der Synchronisierschaltung gegeben wird· Der logische Pegelumsetzer 12 wandelt den diesem logischen Wert entsprechenden Pegel von -1,1 Volt in eine Spannung von 40,7 Volt um zwecks Verwendung in der Synchronisiereohaltung. Dieser logische Wart Hull verhindert das Durchschalten der Eine an die Ausgangeleitung des Inverters 16 und die dadurch hervorgerufene Einstellung dee Flip-flop* 24. Der Wert Nu¹I an der Einstell-Auegangsleiininff 40 des ?lip-flope verhindert auch das Einstellen dos Flip-flope 5*_t da die UND-Schaltung 42 nicht t&g werden kann. Zn gleicher Weiee kann die uTD-aohaltuae 66 nicht eingestellt werden· Daher gelangt eine dem logischen Wert Hull entsprechende Spannung von +0.7 Volt an den logischen Pegelumsetser 72. Dieser wandelt den internen Pegel wieder In eine Spannung von -1,1 Volt en Ausgang dar Synehronlsloreohaltung um*

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Der Funktlonsablauf der Schaltung "bei Eingabe dee logischen Wertes Eins ist wie folgt: Der logische Pegelumseteer 12 wandelt den äußeren Pegel von -5 #8 Volt entsprechend dem Wert Eins in eine Spannung von +1,7 Volt für die Zwecke der Verwendung in der Synchronisierschaltung um« Dieser Wert Eins wird über die Leitung 20 an die UND-Schaltung 18 gelegt« Da die Verzögerungsleitung 11- eine Weiterleitung des Wertes Eins an den Inverter für 25 Nanosekunden verhindert, bleibt der Ausgang dee Inverters in der Stellung 1, da an dessen Eingang der Wert Null liegt« Demgemäß wird die UND-Schaltung 18 für 25 Nanosekunden eingeschaltet und eine Eins an die Einst eil-Eingangsleitung des Flip-flops 24 gelegt, so daß dieser eingestellt wird und eine Eins an seiner Ausgangeleitung 40 erzeugt» Trotz des Umstandes, daß der Impuls an der Einstell-Eingangsleitüng 22 eine Länge von lediglich 25 Nanosekunden hat, bleibt der Flip-flop 24 eingestellt, bis er durch ein Eingangssignal an die IHTO^fichAltune 32 freigegeben wird· Dies kann jedoch nicht geschehen, bevor der näohste Flip-flop 54 eingestellt ist« Gleichzeitig mit den oben beschriebenen Funktionen ist ein Taktsignal mit einer Fhaßenlänge von 62,5 NanoSekunden durch den Umsetzer 28 in die internen logischen Pegel der Syncbronisiersohaltung umgewandelt worden» Der Inverter 48 dient zur Umkehrung dieses Signales, und dieses wird über eine Leitung 50 an die URD-Schaltungen 42 und 46 geleitet« Wenn an der Leitung 15 von den Inverter der Wert Eins erscheint, wird die UND-; Schaltung 42 durohgeschaltet und gibt den Wert Eins an

die EinsteU-Eingangsleitung 52 des Flip-flops 54_a Dieser

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erzeugt eine Sins an der Binatell-Ausgangsleitung 62 des Flip-flops, und dieser Wert bleibt "bestehen, "bis der Flip-flop 24 und sodann der Flip-flop 54 freigegeben sind. Der Inverter 48 und die UMD-Schaltung 46 gewährleisten, daß der Flip-flop 54 nicht vor Ablauf einer Phasenlänge nach der Freigabe des Flip-flops 24 freigegeben w±rd₀ Ein Talstimpule entsprechend dem logischen Wert Bins am Ausgang des logischen Pegelumsetzers 28 wird über die Leitungen 30 und 68 an die UHD-Schaltuns 66 geleitet und läßt einen Impuls von 62,5 Nanosekunden an den logischen Pegelumsetzer 72 gelangen» wobei gleichzeitig der Flip-flop 24 freigegeben wird, da die UND-Schaltung 32 eingestellt wirdo Das schnelle Ansprechen der Schaltung und die in dem Systera verwendete logische Anordnung verhindern, deJ3 der Flip-flop-54 bei Anliegen eines logischen Wertes Eins über die Leitung 68 an der UND«Schaltung 66 eingestellt wird. Diese Bedingung würde in unerwünschter Weise einen Ausganssimpuls von geringerer Länge als 62,5 Hanosekunden erzeugen»

Anhand der Zeitdiagramme der Fig* 2 und 3 sind typische Funktionsperiodsn des Synchronisiersystems nach Fig_e beschriebene Fig_e 2 zeigt eine Periode» bei der das Dateneingangssignal von dem logischen Wert Null auf den Wert Eins wechselt, und zwar zu einer günstigen Zeit, so daß

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das" System das Eingangssignal Innerhalb einer Phasen» länge auflösen kann» Figo 3 zeigt hingegen einen Funk-. tiönsäblaüf* der von dem ungünstigeren Zustand ausgeht,, daß äas Eingangssignal zur Erzeugung eines synchronisierien Avm& Ligssignales innerhalb einer einzigen Phasenlange nicht aufgelöst wird. Gemäß dem Beispiel in Figo 3 wird jedoch oine Synchronisation dee Datensigna-» les in einer maximalen Zeit von drei Phasenlängen bzw_o eineinhalb Taktperioden erzielt·

Die Phasenzeit des in Figo 2 verwendeten Taktsignales beträgt 62,5 NanoSekunden₀ Dieses Taktsignal hat einen variablen Pegel entsprechend den externen logischen PegeErder "Reohenaniäge. Diese Pegel umfassen die Vierte -1,1 Volt für den logischen Wert Null und -5,E den logischen Wert Eins,, Es ist auch ein Eingangssignal mit den externen logischen Spannungspegeln der Bechenmaschine dargestellt, wobei diese Signale von dem logischen Wert Null zum logischen Wert Eins wechseln, kurz nachdem die Phasenzelt von 250 NanoSekunden des Takt~ signals beginntο Der logische Pegelumsetzer 12 wandelt dieses Eingangssignal in die internen logischen Pegel der ßynchronisierschaltung um_o Diese Pegel betragen +0,7 Volt und +1,7 Volt für die logischen Werte Null bzw* Eins» Da zur besseren Erläuterung angenommen 1st, daß Baugruppe* der Schaltung gleichzeitig arbeitet, fällt der

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Wechsel von dem Wert Null zu dem Wert Sine des externen Eingangesignales zeitlich mit dem Wechsel dieser Signale nach der Umwandlung durch den logischen Fegelumsetzer 12 zusammen* Aufgrund der Verzögerung von etwa 25 Nanosekunden durch die Impulsleitung 14 bleibt das Ausgangssignal des Inverters 16 der logische Wert Eins, und zwar für etwa 25 Nanosekunden nach dem Wechsel des Eingangssignales von Null auf EInB₀ Hierdurch wird die UND-Schaltung 18 geschaltet und erzeugt einen 25~Nanosekunden-Eingangsimpuls an der Einstell-Leitung des Flip-flops 24, wodurch die Ausgangs-Einstell-Leitung dieses Flip-flops umgeschaltet wird«, Nach dieser Umschaltung ist das umgekehrte Taktsignal, welches auf den internen logischen Pegel der Synchronisierschaltung duroh den logischen Pegelumsetzer 28 umgewandelt ist, gleich. dem logischen Wert Eins, so daß die UND-Sohaltung 42 beeinflußt wird und den Flip-flop 54 einstellt« Nimmt man weiter an, daß die Baugruppen der Schaltung gleichzeitig tätig werden, so wird der Flip-flop 54 zu gleicher Zeit mit der Umwandlung des Eingangssignales von dem .., Wert Null auf Ein3 eingestellt» Bevor das Ausgangssignal der Einstell-Leitimtj das Flip-flops 54 aus der Synchroni si er schaltung ausgetastet werden kann, muß es den dem logischen Wert Eins entsprechenden Taktimpuls abwarten« Da das Einstellen des Flip-flops 54 während der dem log!«» sehen Wert Null entsprechenden Phasenlänge des Taktlmpuleee vor sich ging, gelangt das Taktsignal des logischen Wert·«

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Sins innerhalb einer Phasenlänge an die UM)-Sohaltung 660 Wenn diese eingestellt ist, wandelt der logische Pegelumsetzer 72 den logischen Wert Eins in den entsprechenden externen logischen Wert der Rechenanlage unto Tinter Zugrundelegung der Schaltung nach Fig. 4 ist die Funktionsweise der logischen Pegelumsetzer und der Inverter ausreichend schnell> so daß die Phasenbeziehungen zwischen dem Eingangssignal und die Auflösung dieses Signales in ein synchronisiertes Ausgangesignal innerhalb einer Phasenlänge nicht gestört werden«

Fig· 3 zeigt die zeitlichen Beziehungen des Funktionsablaufes, wenn das Eingangssignal von dem Wert Null auf Eins wechselt, und zwar zu einer solchen Zeit, daß die Schaltung den Wechsel nicht innerhalb einer Phasenlänge auflösen kanne Das betrachtete Beispiel zeigt* einen Zustand an, der etwa der niedrigsten Ansprechgeschwindigkeit der Schaltung auf das Eingangssignal entspricht« Bor Wechsel des Eingangssignal es von Null auf Eins geschieht kurz nach einer Zeit von 187,5 Nano Sekunden, wenn das Taktsignal, wie dargestellt, auf dem Pegel entsprechend dem Wert Eine igt „ unter diesen Bedingungen wird der Flip-flop 24 in genau der gleichen Art einge— Stellt, wie sie anhand von Fig· 2 beschrieben igt· Wenn jedoch die Einstell-Ausgangsleltung des Flip-flops 24 von Hull nach Eins wechselt, 1st das Ausgangssignal an dem inverter *M3, der einen Auagangswert Eins an die Einstell-

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Leitung des Flip-flops 54 gibt, eine Null« Demgemäß muß das System abwarten, bis der Inverter 4ö von Null nach Eins wechselt, da erst zu dieser Zeit der Flip-flop 54· eingestellt wird» Bevor die Information an der Einstell-Ausgangsleitung des Flip-flops 54 an den Ausgang der Synchronisierschaltung weitergegeben werden kann, muß das System eine ganze Phasenzeit warten, bis der Ausgang des logischen Pegelumsetzers 28 sich von dem Wert Null noch lins ändert. Bei diesem Übergang wird das Ausgangssignal an der Einstell-Leitung des Flip-flops 54 durchgeschaltet und erzeugt ein Ausgangssignal von 62,5 Nanosekunden Länge entsprechend dem logischen Wert Eins_e Man erkennt aus Fig* 3» daß das System nicht in der Lage ist, das Eingangssignal für fast zwei Phasenlängen aufzulöst-n«, Betrachtet man die durch dio Funktion der Schaltung gegebenen Verzögerungen, so kann diese Auflösungszeit sich über zwei Phasenlängen hinaus er3trecken₀ Die Schaltung ist Jedoch so getroffen, daß die Synchronisation des Dateneingangssignales den maximalen Wert von drei Phasenlängen nioht überschreitet·

Nachdem nunmehr die logische Funktion des Synchronisiersystems anhand der Zeittafeln beschrieben ist, ist im folgen* den eine bevorzugte Schaltung für die in Fig« 1 dargestellte Anlage anhand von Fig. M- beschriebene Die Werte der Bau*· teile in dieser Anordnung sind gewählt für äußere logische Pegel von -1,1 Volt und -5,8 Volt für die logischen Werte Null bzwo Eins und für die inneren logischen Pegel +0,7 Volt

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und +1,7 Volt für die logischen Vierte Hull bzw.. Bins«. Der Eingangsanschluß 10 ist mit dem logischen Pegelumsetzer 12 verbunden, der im wesentlichen einen NPN-Transistor 12* umfaßt, sswischen dessen Basis und Kollektor zwei Tunneldioden 11 in Reihe geschaltet sind» wobei die Basis des Transistors 12' über ein Diodensystem mit einer Zener diode 13 mit dem Bingangsanschluß 10 verbunden ist₀ Der Kollektor des Transistors 12* ist über eine Verzögerungsleitung 14 mit der Basis des NPN-Transistors 16* verbunden, der die grundlegenden Teile des Inverters 16 umfaßt„ Die Verzögerungsleitung 14 hat eine 7erzögerungszeit von annähernd 25 Nanosekunden, um zu gewährleisten, daß der zum Einstellen des Flip-flops 24 erzeugte Impuls, wie weiter unten noch beschrieben ist, eine ausreichende Länge hat, um den Flip-flop selbBt zu stabilisieren» Genau so wie bei dem Umsefcaer 12 ist der NBMransistor des Inverters 16 mit zwei Tunneldioden 15 in Reihenschaltung zwischen Basis und Kollektor verbundene Die Kollektoren der beiden Transistoren 12· und 16* sind über gleiche Widerstände 17 mit der Basis des NEN-Transistors 36* verbunden, der einen wesentlichen Teil des Flipflops 24 darstellt« Zwischen dem Kollektor und der Basis des Transistors 36* liegt ein Paar Tunneldioden 19o Der an der Basis des Transistors 36» erzeugte Spannungspegel aufgrund der Ausgangssignale der Transistoren 12* und 16*, die über die zugeordneten Widerstände 17 geleitet werden, arbeitet mit den. Tunneldioden 19 zusammen, um eine UND-

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Funktion der Torschaltung 18 der logischen Schaltung zu erreichen» Die DHD-Funktion ist im folgenden noch genauer beschriebene Der NPN-Transietor 38' weist Tunneldioden 21 zwischen Kollektor und Basis auf, die den anderen wesentlichen Teil des Flip-flops 24 darstellen. Die Transistoren 36* und 38· sind Bestandteile von zwei Inverterschaltung en, welche vom Kollektor zur Basis kreuz-

weise rückgekoppelt sind und einen Flip-flop 24 bilden, doho eine bistabile Schaltung, die eine Information speichern kann· Die Einstell-Ausgangsleitung 40 des Flip-tflops 24liqgt über dem Widerstand 23 ^r ah der Basis des Trane!*· stors 58' und bildet einen Inverterteil des Flip-flops 54» Die Freigabe-Ausgangsleitung 44 des Flip-flops 24 ist über den Widerstand 25 mit der Basis des anderen Inverterteiles 60^f des Flip-flops 54 verbunden, und die Teile 58» und 60* bilden HHT-Transistoren« Diese sind mit jeweils zwei Tunneldioden 27 bzwo 29 zwischen Sollektor "und Basis zusammengeschalteto An don Anschluß 26» an cien die Taktsignale gegeben werden, ist ein logischer Pegelumsefczer 28 angeschaltet, der praktisch gleich aufgebaut ist wie der vorherbeschriebene Umsetzer 12· Dor WPN-dJransistor 28♦ bildet einen wesentlichen Teil dieses Umsetzers· Der einzige Unterschied gegenüber den Umsetzern 12 und 28 besteht darin« daß ein Beschleunigungskondensator 31 in den Basiekreie des Transistors 28» vorgesehen ist» Der Ausgang des Umsetzer« 28 ist mit einem Inverter 48 gelcuppolt, der einen

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48* als wesentliches Bauteil aufweist. Zwischen der Balis und dem Kollektor dieses Transistors liegen ein Paar Tunneldioden 35« Der Ausgang dee Inverters 48 liegt über die Leitung 50 und die Widerstände 37 bzw. 39 an den Basisansohlüssen der !Transistoren 58* bis 65' des Flip-flops 54» In der bereits oben beschriebenen Art ist der Spannungepegel an der Verbindungsstelle der Widerstände 23 und 37 mit den Tunneldioden 27 funktionsmäßig kombiniert und bildet eine UND-Sohaltung, die der In Pigβ 1 dargestellten Torschaltung 42 entspricht₀ In gleicher Weise wirkt der Spannungepegel an der Verbindungsstelle der Widerstände 25 und 39 an der Basis des Transistors 60* mit den Tunneldioden 29 zusammen und bildet eine Addierstufe entsprechend der Torschaltung von Figo 1o Die Einatell-Ausgangsleitung des Flip-flops 54 ist über eine Leitung 64 und den Widerstand 41 mit der Basis des Transistors 38* des Flip-flops 24 verbunden» Ebenso ist der Ausgang des logischen Pegelumsetzers 28 über die Leitung 30 und den Widerstand 43 an dieselbe St el-* Ie angeschaltet. Daher wirkt der Spannungepegel an der Verbindungsstelle der Widerstände 41 und 43 an der Basis des Transistors 38* mit den Tunneldioden 21 zusammen im Sinne einer UND-Schaltung, die der Torschaltung 32 gemäß Flg. 1 entspricht ο Das Ausgangssignal von dem Kollektor des Transistors 60* des Flip-flops 54 und des logischen Pegelumseteere 28 ist über eine positive TMD-Schaltung mit dem Hingag eines logisphen Pegelumsetzers 72 verbunden«

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Dieser dient als Inverter für awei Pegel und umfaßt grundsätzlich ein Paar PRIWEranaietoren 72» und 72"» welche mit Dioden-Eüokkopplungsleitungen versehen sind· Diese Schaltung ist vollständig in der gleichseitig eingereichten Patentanmeldung von Leo IO Slattery nit dem Titel "Inverterschaltung für zwei Pegelstufen" beschriebene

Mit Ausnahme der Transistoren in dem Ausgangs-Pegelumsetζer 72 sind alle anderen Transistoren der Synchronisierschaltung schnelle NFN-SilioiunHTransistoren mit einer Teretärkunssbandbrelte von 1 EMC (1 QHz), welche eine Inversion»« zeit von annähernd 4 NanoSekunden in der verwendeten Schaltung ergeben· Das in Verbindung mit den NPN«fl!ransistoren verwendete Tunneldioden-Netzwerk bildet eine Bingangsepan·· nungsschwelle und hält die Auegangsspannungen auf der Summ· der Tunneldloden-Spannungßabfälle und des Spannungsabfalles an der Basis-Emitter strecke des Transistors« Ss sind axial· Tunneldioden vorgesehen mit einem Spitzenström von 1 mA und einer Durchlaßspannung von 500 mW Da jedes Netzwerk zwei in Reihe geschaltete Tunneldioden umfaßt, schalten die Dioden im Idealzustand 1 mA bei einer Summendurohlaßspannung von 1 Volt ο Obgleich nicht immer zwei Tunneldioden zur gleichen Zeit schalten, sind die Unterschiede in der schnellen Schaltung gemäß der Erfindung vernachlässigbar·

Die logischen Pegelumsetzer 12 und 28 wirken derart, daß sie

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die dem logieohen Wert Bins entsprechende Spannung von -5,8 Volt in den Wert +1,7 Volt und die dem logischen Wert Null entsprechende Spannung von -1,1 Volt in den Wert +0,7 Volt umwandeln» Bei einer Eingangeepannung -1,1 Volt entsprechend dem VJert Null sind die runneldioden rückgespannt und führen eine niedrige Spannung· Da die transistoren aufgrund der üblichen Vorspannungseinriohtuns leiten, wird das Kollektorpotential derselben auf Basispotential gehalten entsprechend einem Wert von annähernd +0,7 Volt, da die Emitter geerdet sind« Bei einer Eingangsspannung von -5»8 Volt entsteht ein Spannunseabfall von 6,2 Volt an der Zenerdiode, der ein Ansteigen des 'funneldiodenstromes auf einen >7ert von etwa 1,2 mA verursacht, so daß die Dioden in den Zustand mit hohem Spannungsabfall umschalten· Hierdurch ninmt die Leitfähigkeit des Transistors ab, und die Kollektorspannuns wird gleich der Summe der lunneldiodenepannungen und den Spannungsabfall an der Emitterbasisstrecke, d.ho insgesamt +1,7 Volt« Die Inverterschaltungen des Synchronisier systems wandeln eine Spannung von +1,7 Volt entsprechend dem Wert Eins in eine Spannung von +0,7 Volt entsprechend dem Wert Null, am Ausgang um, und umgekehrt« Die Ausgangspegel werden von dem Kollektor abgenommen, und das Kollektorpotential ist wiederum gleich der Summe der Tunneldioden-Spannungsabfälle und des Spannungsabfalls an der Emitterbasisstrecke des Silicium-Transistors. Die Übergangszeit von einem in den anderen Schaltzustand beträgt etwa 4- Nano— Bekunden«

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Um die verschiedenen DHD-Funktionen dee Systems in weiteren Einzelheiten zu beschreiben», wird die Anordnung zugrundegelegt zum Treiben der Basis dee Transistors 36*, der einen wesentlichen Teil des Flip-flops 24 darstellt. Wenn an den Kollektoren der Transistoren 12* und 16* Hull-Pegel liegen oder wenn einer, jedoch nicht beide Kollektoren eine dem Wert Eins entsprechende Spannung' von +1,7 VpIt führen, soll sich das System im Ruhezustand befinden, währenddem die Tunneldioden 19 in Durchlaßrichtung vorgespannt sind und der Transistor 36* leitet und eine Kollektorspannung von +1,7 Volt hat₀ Wenn jedoch Pegel entsprechend dem Wert Eins an den Kollektoren der beiden Transistoren 12* und 16* liegen, erzeugen die Widerstand« 17 an der Basis des Transistors 36* eine Spannung, die die Tunneldioden in Sperriohtung vorspannt und die Leitfähigkeit des Transistors 36* erhöht, so daß dessen Kollektor» spannung auf +0,7 Volt entsprechend dem Wert Eins abfallt· Durch richtige Wahl der Sohaltungsparameter werden die Tunneldioden nur dann in Sperrichtung vorgespannt, wenn beide Eingangesignale über die Widerstände 17 an die Einstell-Eingangeleitung des Flip-flops 24 die Werte Eins führen. Dadurch ist eine TJND-Funktion erreicht· Die übrigen OHD* Schaltungen des Systems, mit Ausnahme der Dioden-UND-Schaltung 66, sind durch gleiche Schaltungen gebildet·

Der Ausgangsumsetzer 72 wandelt die Spannung +0,7 Volt +1,7 Volt, die den Werten 0 bzw· 1 entsprechen, in

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die Ausgangsspannungen -1,1 bzw» ~5f8 ToIt um«

Mit der anhand der Figo 1 bis 3 beschriebenen Schaltung läßt sich ein Synohronisationssystem schaff en, welohes mit schnellerer Geschwindigkeit arbeitet als die Baugruppen des Datenverarbeitungssysteme, in dem das ßynohronisationssystem verwendet wird. Durch eine derartige Anordnung kann ein Dateneingangesignal von willkürlicher Länge mit dem Reohenmaschinen-Taktaignal synchronisiert werden» wobei die einzige Vorschrift für die Länge des asynchronen Signale darin besteht, daß es länger sein muß als die Verzögerungezeit der verwendeten Verzögerungsleitung in dem SyncnronisationsBystemo Im Betrieb bleibt das Ausgangssignal des Synchronisationesystems auf dem äußeren Hull-Pegel der Rechenmaschine, bis der Eingangewert Bins an das Bestem gelegt wird. Bodann erzeugt das Qynchronieationssystem den Auegangewert Eins, der gleich lax« ist wie die Impulsdauer des

Die Erfindung ist natürlich nicht auf das beschriebene Aus-;, führungsbeißpiel beschränkt· Sie beschriebenen Anlegen können im Rahmen dee allgemeinen Erf induzigBgedankene abgeändert oder andere ausgebildet sein·

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Claims (1)

1. Patentansprüche

   Synchronisationssystem zum Umwandeln eines asynchronen Dateneingangssignals willkürlicher Lange bei einer Datenverarbeitungsniasohine in ein mit dem Taktsignal derselben synchrones Ausgangssignal, gekennzeichnet durch eine bistabile Einrichtung, durch eine Einrichtung zum Einstellen der bistabilen Einrichtung in Abhängigkeit von dem asynchronen Dateneingangssignal willkürlicher Länge, und durch eine auf das eingestellte (umgeschaltete) Ausgangssignal der bistabilen Einrichtung und das Taktsignal ansprechende Schaltung zum Erzeugen eines Datenausgangssignale, welches mit dem Taktsignal synchron ist*

   2« Synchronisiersystem nach Anspruch 1, dadurch gekennzeichnet , daß die Einrichtung zum Einstellen der bistabilen Einrichtung eine UND-Schaltung mit zwei Eingängen umfaßt, eine das Dateneingangeeignal an einen der Eingänge leitende Leitung, und eine eine Verzögerungsleitung und einen Inverter in Reihenschaltung umfassende Einrichtung» die das Dateneingangssignal alt dem anderen Eingang der UND-Schaltung verbindet, so daß die UND-Schaltung durch Einspeisen des Dateneingangssignalee einen Ausgangeimpule an der UND-Schaltung bildet, welcher eine der VerzÖgerung»- zeit der Verzögerungsleitung entsprechende Dauer aufweist,

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   usd durch eine Einrichtung aim Verbinden des Iapuleee ait der bistabilen Vorrichtung,

   Synchronisiersystem naoh Anspruch 1 oder 2. dadurch kennzeichnet, daß die bistabile Einrichtung ein Paar Flip-flops umfaßt, daß der erste Flip-flop abhängig von dem Dateneingangssignal mit willkürlicher Lange eingestellt wird» und daß eine Inversionevorriehtung für das Taktsignal sowie eine auf das umgeschaltete Auegangesignal des ersten Flip-flops und auf das inverse Taktsignal ansprechende Einrichtung zum Einstellen des zweiten Flip-flops vorgesehen sind·

   4· Synchronisier system naoh Anspruch 3· gekennzeichnet durch eine UND-Schaltung mit zwei Eingängen, wobei der Sinstellausgang des zweiten Flip-flops mit dem «inen Singang und das Taktsignal mit dem anderen Tfrfwgg^Tg verbunden 1st und die UND-Schaltung so eingestellt ist, daß . sie ein mit dem Taktsignal synchrones Datenausgangesignal lieferte

   5· Qynohronisiersyste* naoh Anspruch 4, fftfttffnTtaffinTfr durch eine Einrichtung zum Freigeben des «raten Flipflope beim Einstellen der ÜHD-Schaltung·

   6· ßynchronislereyatem naoh Anepameh 5, K»*»*mm+±tihnM± durch eine Einrichtung sum Freigeben dee »weiten Flipflops vor der abermaligen Einstellung der ÜHD-Öchaltung·

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   BAD ORIGINAL

   7. Synohronisiersystem naoh Anspruch 1 und 2, gekennzeichnet durch einen ersten Flip-flop mit Elnstell- und Freigabe-Eingangsleituiigen und Einstell- und Freigabe-Ausgangsleitungen, durch eine Vorrichtung zum Verbinden des Ausganges der ersten UND-Schaltung mit der Sinetell-Singangsleltung des ersten Flip-flops, durch eine aweite und eine dritte UHD-^chaltung, die jeweils zwei Eingänge aufweisen» durch eine Vorrichtung sum Verbinden der Einstell-Ausgangsleltung des ersten Flip-flops mit einem Eingang der zweiten UND-Schaltung, durch eine Einrichtung zum Verbinden der Freigabe-Ausgangsleitung des ersten Flip-flops mit dem Eingang der dritten UND-Schaltung, durch eine Einrichtung zum Umkehren des Takt signals, durch eine Ver— bindungseinrichtungy die den Ausgang der Umkehreinrichtung mit dem zweiten Eingang der zweiten und dritten ÜJRD-Schaltungen verbindet, durch einen zweiten Flipflop, der Einstell- und Freigabe—Eingangaleitungen und eine Sinstell-Attsgangeleitung aufweist₉ wobei die Einettll-Eingangsieitung desselben mit dem Ausgang der zweiten UHD-Schaltung und die. Freigabe-Bingangaleitung des dritten Flip-flope mit dem Ausgang der dritten UHD-Schaltung verbunden 1st, durch eine vierte UHD-Schaltung mit zwei Eingangen, deren einer Eingang mit dem Einefcfll-Außgang des zweiten Flip-flöpa verbunden 1st, durch eine das Taktsignal an den zweiten Eingang der vierten tB!D'^3chaltnn|s

   BAD ORiGINAL-

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   leitende Einrichtung, duroh eine Ausgangsleitung der vierten UND-Schaltung, die die synchronisierten Datensignale liefert, duroh eine fünfte ÜHD-Schaltung mit zwei Eingängen, wobei das Taktsignal an einen der Eingänge geleitet ist und die Binstell^Ausgangsleitunt, des zweiten Flip-flops an den anderen Eingang der fünften UHD-Schaltung, und duroh eine Einrichtung zum Verbinden des Ausganges der fünften UMD-Bohaltung mit der Freigabe-Eingangsleitung des ersten Flip-flops«

   DtHNO. H. FINOS, 0IW--ING. H. ΒΟΗ·

   BAD ORiGiNAL

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