DE1299326B - Speicherverfahren fuer einen aus einer Verzoegerungsleitung aufgebauten dynamischen Speicher und Anordnung zur Durchfuehrung des Verfahrens - Google Patents

Speicherverfahren fuer einen aus einer Verzoegerungsleitung aufgebauten dynamischen Speicher und Anordnung zur Durchfuehrung des Verfahrens

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DE1299326B
DE1299326B DEC35021A DEC0035021A DE1299326B DE 1299326 B DE1299326 B DE 1299326B DE C35021 A DEC35021 A DE C35021A DE C0035021 A DEC0035021 A DE C0035021A DE 1299326 B DE1299326 B DE 1299326B
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Computron Corp
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Description

aufzubauen, um den Aufwand des Speichers selbst io einheit zur Erzeugung der C-Signale,
und der dazugehörigen Baueinheiten möglichst niedrig F i g. 3 ein schematisches Schaubild der Bittakt-
zu halten. Da Kleinrechner aber im allgemeinen mit verhältnismäßig niedriger Rechengeschwindigkeit arbeiten, haben sich bei ihnen Verzögerungsleitungen als
Signale n\ bis h5 und N 127 bilden, welche der Zeitsteuerung der im Speicher umlaufenden Informationen zugeordnet sind,
F i g. 5 ein schematisches Schaltbild der Anordnung zur Erzeugung der Signale, die bestimmte Zeitperioden innerhalb jedes Maschinenzyklus darstellen,
F i g. 6 ein schematisches Schaubild der Speicher-
F i g. 7 eine magnetostriktive Verzögerungsleitung, die bei der Speicherlogik nach F i g. 6 verwendet werden kann,
F i g. 8 in größerem Maßstab eine Ansicht der bei der Verzögerungsleitung nach F i g. 7 verwendeten Koppeleinheit,
F i g. 9 ein Schaltbild des Schreibverstärkers des Speichers,
Fig. 10 ein Schaltbild des Leseverstärkers des Speichers,
F i g. 11 ein Blockschaltbild des als Zwischenspeicher dienenden Registers D,
Fig. 12 ein Blockschaltbild der zur Erzeugung
Logikeinheit zur Erzeugung der i- und Quadrantsignale,
F i g. 4 ein Blockschaltbild des Taktgenerators
Hauptspeicher bisher in der Praxis nicht durchsetzen 15 und der Flip-Flops TO bis T6, die einen weiteren können. Um nämlich die Kapazität einer Verzöge- Teil der Taktgeber-Logikeinheit zur Erzeugung der rungsleitung voll auszunutzen, muß diese mit verhältnismäßig hoher Speichergeschwindigkeit betrieben
werden. Diese Speichergeschwindigkeit ist jedoch im
allgemeinen für das Rechenwerk eines Kleinrechners 20
zu hoch.
Der Erfindung liegt die Aufgabe zugrunde, ein Speicherverfahren für einen aus einer Verzögerungsleitung aufgebauten dynamischen Speicher zu schaffen,
das mit hoher Geschwindigkeit arbeitet und bei dem 25 logik einschließlich der Verzögerungsleitung und die gespeicherten Informationen über eine Ausgabe- der Flip-Flops M, S und D,., einheit für verhältnismäßig lange Zeit zur Verfügung
stehen.
Die gestellte Aufgabe wird dadurch gelöst, daß bei
dem Umlauf eine aus mindestens einem Bit be- 3°
stehende Bitgruppe unterdrückt und in einem gesonderten Zwischenspeicher für einen Speicherzyklus
zwischengespeichert wird, daß an Stelle dieser unterdrückten Bitgruppe die nächstfolgende Bitgruppe
aufgerückt und in den Speicher eingespeichert wird 35
und beim nächstfolgenden Speicherzyklus diese zwischengespeicherte Bitgruppe wieder an dem entsprechenden Platz der Informationsfolge in den
Speicher eingespeichert und die in der Informationsfolge nächstfolgende Bitgruppe unterdrückt und zwi- 4° des Signals d' verwendeten Schaltungsanordnung, schengespeichert wird. F i g. 13 ein Blockschaltbild der zur Erzeugung
Die der Reihe nach zwischengespeicherten Bit- des Speichereingangssignals M' benutzten Schaltungsgruppen stehen für je einen Speicherzyklus zur Aus- anordnung,
gäbe bereit. Dies erlaubt eine hohe Informations- Fig. 14 ein schematisches Schaltbild eines Taktumlaufgeschwindigkeit in der Verzögerungsleitung 45 generators,
und damit die Verwendung einer verhältnismäßig Fig. 15 ein schematisches Schaltbild einer Flipkurzen Verzögerungsleitung, ohne daß die Rechen- Flop-Grundschaltung mit Einstell- und Rückstellgeschwindigkeit hoch zu sein braucht. eingängen,
Bei der Speicherung von beliebigen Zeichen, z.B. Fig. 16 ein schematisches Schaltbild eines Flip-
Dezimalziffern, durch verschiedenwertige Bits eines 5° Flops mit einem zusätzlichen Komplementeingang Codewortes können in weiterer Ausgestaltung der sowie
Erfindung die Codewörter für die verschiedenen Fig. 17 ein Schaltbild eines Flip-Flops mit zuZeichen durch Aufeinanderfolgen gleichwertiger Bits sätzlichen Sterneingängen.
ineinander verschachtelt gespeichert werden, und Das Speicherverfahren nach der Erfindung ist im
dabei erfolgt das Wiedereinspeichern der Informations- 55 folgenden an Hand eines Verzögerungsleitungsspeifolge um jeweils eine Bitgruppe verschoben. Infolge chers erläutert, der für ein Tischrechengerät entder Verschachtelung gleichwertiger Bits kann die In- wickelt wurde. Die im Speicher umlaufenden Inforformalionseingabe und -ausgabe in bzw. aus dem mationen bilden drei Arbeitsregister, deren Inhalt, Speicher mit der Taktgeschwindigkeit des Speichers z. B. durch geeignete Ansteuerung einer Kathodenerfolgen, während die Bits der jeweiligen Bitgruppen 6o strahlröhre, sichtbar gemacht werden kann. Jedem für eine Zeitspanne zur Verfugung stehen, die minde- dieser Arbeitsregister ist ein Hilfsregister gleicherstens eine Größenordnung größer als eine Takt- Kapazität zugeordnet, dessen Inhalt nicht sichtbar periode ist. * gemacht wird und das z. B. für die Durchführung
Jede Bitgruppe kann aus mehreren Bits bestehen, von Rechenoperationen benötigte Hilfszeichen entvon denen jedes Bit verschiedenen Einheiten, insbeon- (>5 hält. Die gespeicherten Informationen werden in dere Register, einer Rechenanlage od. dgl. zu- einem Impulscode dargestellt. Die in einem bestimmgeordnet ist. ten Zeitpunkt erfolgende Eingabe eines Impulses in Weitere vorteilhafte Ausgestaltungen des Erfin- die Verzögerungsleitung oder die Ausgabe eines
Impulses von dort gibt an, daß das entsprechende Informationsbit den Wert 1 hat. Das Nichtvorhandensein dieses Impulses stellt den Wert 0 dar.
Ein im einzelnen in den F i g. 1 bis 4 veranschaulichter Taktgeber gibt die Zeitintervalle vor, innerhalb deren aufeinanderfolgende Informationsbits in den Speicher eingebracht und aus diesem entnommen werden. Der Taktgeber weist Flip-Flops TO, Tl... T12 sowie Flip-Flops P und K auf. Die Zustands-
Außer dem Arbeitsregisterinhalt hält die Verzögerungsleitung weitere 240 Bits in Umlauf, die den Hilfsregisterinhalt bilden. In jeder Bitperiode wird ein Bit der Hilfsregister in einem Flip-Flop S gehalten. 5 Bei einigen Operationen des Rechengerätes werden die in dem Flip-Flop S befindlichen Bits geändert, indem die im Flip-Flop M gehaltenen Bits in das Flip-Flop S hineinkopiert werden. In den übrigen Fällen läuft der Hilfsregisterinhalt ungeändert um.
gestellt. Jeder Halbzyklus ist in 30 Zeichenperioden unterteilt. In jeder Zeichenperiode steht ein Zeichen der in einem der drei Arbeitsregister gehaltenen
periode zur Verfügung steht, gewisse Abwandlungen und wird in eine Gruppe von vier Flip-Flops D1 bis D4 (Fig. 11) eingebracht. Diese vier Flip-Flops
wechsel der Flip-Flops TO bis T12 sowie der Flip- io Bei diesem Umlauf wird das Flip-Flop S in jedem Flops P und K werden durch einen Taktmulti- Maschinenzyklus Für eine Bitperiode belegt,
vibrator Cp (F i g. 4) bestimmt, der mit Cp bezeich- Die erste Zeichenperiode des ersten Halbzyklus
nete primäre Taktimpulse erzeugt. Die Flip-Flops des Maschinenzyklus ist mit KPCO bezeichnet, wobei bestimmen verschiedene Teile einer Zeitperiode, die CO einen der Zustände der Flip-Flops T9, TlO, TIl als ein Maschinenzyklus bezeichnet wird. Die Dauer 15 und T12 (Fig. 2) darstellt. Die zweite Zeicheneines Maschinenzyklus beträgt ungefähr 30 ms. Jeder periode des ersten Halbzyklus ist mit K_PCQ be-Maschinenzyklus wird mittels des Flip-Flops K, das zeichnet. Die dritte und vierte Zeichenperiode sind im ersten Halbzyklus ausgeschaltet (mit JC bezeichnet) mit KPC \ und JCPCl bezeichnet usw. In ähnlicher und im zweiten Halbzyklus eingeschaltet ist (mit K Weise sind die aufeinanderfolgenden Zeichenperioden bezeichnet), in zwei Halbzyklen unterteilt. Der Zu- 20 der zweiten Hälfte des Maschinenzyklus mit XPCO, standswechsel des Flip-Flops K ist in F i g. 1 dar- XPCO usw. bezeichnet. Das Flip-Flop P wechselt
den Zustand nach jeder Zeichenperiode, und es tritt ein Zustandswechsel für eines oder mehrere der Flip-Flops T9 bis T12 ein, wenn das Flip-Flop P von Zahlen zur Verarbeitung zur Verfügung. Im all- 25 »Ein« nach »Aus« wechselt. Die Steuerung der gemeinen erfährt ein Zeichen, das in einer Zeichen- Flip-Flops T9 bis T12 durch das Flip-Flop P ist in
F i g. 1 dargestellt. Zwei aufeinanderfolgende Zeichenperioden, von denen die erste mit ^P und die zweite mit P bezeichnet ist, werden als ein Zeichenbilden ein zusätzliches Register D, dessen Arbeits- 30 periodenpaar bezeichnet und haben eine gemeinweise später beschrieben wird. Das in dem Register D same C-Zahl, welche die Zustände der Flip-Flops T9 gehaltene Zeichen steht dann zur weiteren Verarbei- bis T12 kennzeichnet.
tung in der folgenden Zeichenperiode zur Verfügung. Die fünfzehn C-Zahlen CO, Cl... C14 werden
Im allgemeinen ist die Verarbeitung des Zeichens zu durch die Flip-Flops T9, TlO, TIl und T12 unterdiesem Zeitpunkt abgeschlossen und wird das Zeichen κ schieden und sind wie folgt markiert:
bis zum nächsten Maschinenzyklus in einem inaktiven
Zustand in den Speicher zurückgegeben.
Ein Zeichen besteht aus vier Bits, die in Serienform verarbeitet werden, und zwar zunächst das niedrigstwertige Bit, dann die zweit- und drittwertigen Bits sowie schließlich das höchstwertige Bit. Ein Zeichen kann eine Dezimalziffer, ein Vorzeichen oder ein Teil einer Dezimalstellungsangabe sein. Jede Zeichenperiode ist in vier Bitperioden unterteilt. Jede Bitperiode ist ihrerseits, mit einer später beschriebenen Ausnahme, in 120 Taktperioden unterteilt. Die Art der Erzeugung der die Bitperioden kennzeichnenden Signale ergibt sich aus F i g. 3.
Der Speicher besteht aus einer Verzögerungsleitung 200 (F i g. 6 und 7), auf der ungefähr 480 Informationsbits umlaufen. Die Umlaufperiode beträgt eine Zeichenperiode. Infolgedessen ist ein im Speicher befindliches Bit einmal innerhalb jeder Zeichenperiode verfügbar. Im allgemeinen wird ein Bit nur während der einen Bitperiode jedes Maschinenzyklus verarbeitet, innerhalb deren das Bit in einem einer Gruppe von Puffer-Flip-Flops gespeichert ist, wie dies im folgenden erläutert ist. Da die Umlaufperiode eine Zeichenperiode ausmacht, wird diese Zeitperiode auch als ein Speicherzyklus bezeichnet.
Jede Bitperiode ist in vier Quadranten unterteilt. Die letzten drei der vier Quadranten sind von gleicher Länge. Der erste Quadrant ist gelegentlich jedoch länger, da er eine Totzeitperiode einschließen kann, die im folgenden definiert ist. In jeder Bitperiode wird ein einzelnes Bit der Arbeitsregister in einem Flip-Flop M gehalten und zur Verarbeitung verfügbar gemacht. Der Arbeitsregisterinhalt besteht aus 240 Bits.
0 TW TU
CO 1 0 0
Cl 0 0 0
C2 1 1 0
C3 0 1 0
CA 1 0 1
CS 0 0 1
C6 1 1 1
Cl 0 1 1
CS 1 0 0
C9 0 0 0
ClO 1 1 0
CIl 0 1 0
C12 1 0 1
C13 0 0 1
C14 1 1
Γ12
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1
Die ersten zwölf C-Zahlen sind gemeinsam mit CO-Il bezeichnet, die drei letzten C-Zahlen mit C12-14 und die zwei letzten mit C13-14. Andere Gruppen von C-Zahlen sind als Cl-Il und C1-12 bezeichnet. Die einzelnen C-Zahlen und Gruppen von C-Zahlen werden in der Schaltungsanordnung nach F i g. 2 abgeleitet.
Jede C-Zahl wird während zweier Zeichenperioden gehalten, die durch das Flip-Flop P unterschieden werden. Das Flip-Flop P ist für die erste Zeichenperiode des Paares ausgeschaltet und für die zweite
Periode eingeschaltet. Die Unterscheidung der vier Bitperioden (r 1, ti, (3, r4) jeder Zeichenperiode erfolgt mittels der Flip-Flops Γ7 und Γ8 (Fig. 3), die nach dem Gray-Code-Muster umlaufen. Zur Unterscheidung der vier Quadranten (V4I, 1J4.!, V4 3 und 1Z4I) jeder der vier Bitperioden dienen die Zustände der Flip-Flops TS und T6, die entsprechend F i g. 3 im Binärcode umgesteuert werden.
Bis auf den ersten Quadranten der ersten Bitperiode einer Zeichenperiode (V41 ί 1) wird jeder Quadrant in 30 Taktperioden unterteilt, und zwar mit Hilfe der Flip-Flops Γ0, ΓΙ, Γ2, T3 und Γ4. Diese Flip-Flops bilden einen normalen Binärzähler, mit der Ausnahme, daß die beiden Zustände Tl Tl T3 TA (mil 70 = 0 und TO = 1) meistens nicht benutzt werden. Diese beiden mit NO und NI bezeichneten Zustände werden jedoch zu Beginn des ersten Quadranten jeder Zeichenperiode benutzt und kennzeichnen die Totzeilperiode. Während der Totzeitperiode ist der normale Informationsumlauf in der Verzögerungsleitung unterbrochen. Die Totzeit bildet nur in der 11-Bitperiode einen Teil des ersten Quadranten. Das heißt, die Totzeit liegt zwischen der i4-Bilperiode in einem Maschinenzyklus und dem Nutzteil des ersten Quadranten von 11 in der nächsten Zeichenperiode. Der erste und der zweite Quadrant einer Bitperiode sind durch den Index —, der dritte und der vierte Quadrant durch den Index + gekennzeichnet. So bedeutet r4_ den Quadranten (I 4l+1 42)r4 und f2+ = ('43+ l,44) f 2. Die Totzeitperiode ist ein Teil von fl_ oder spezieller von l 4lfl.
Der Eintritt in den Zustand NO wird durch ein in F i g. 4 angegebenes Signal »Entsperren *jTl« ermöglicht. Tritt das Signal »Entsperren *χΐ« nicht auf. so erscheint der Zustand NO ebenso wie der Zustand N 1 nicht. Der Zustand N1, der zweite der zwei Taktperioden der Totzeitperiode, ist von unbeschränkt langer Dauer, und zwar infolge der Unterdrückung des Signals »Entsperren Cp«. welches das freie Kippen des Multivibrators Cp gestattet. Jede der übrigen Taklpcrioden hat eine Dauer von ungefähr 1 as. Die den beiden außerordentlichen Taktperioden NO und Nl folgenden dreißig ordentlichen Taktperioden tragen die Bezeichnungen N 2 bis Λ'31. Die drei nächsten Quadranten ('42rl. 1 43 11 und ' 44 f 1) weisen jeweils 30 Taktperioden auf, die mit N 34 bis N 63, N66 bis N 95 und N 98 bis N 127 bezeichnet sind. (Die Bezeichnungen N32, N33. N 64. S 65, N 96 und .V 97 werden nicht benutzt, da die diesen Bezeichnungen entsprechenden Zustände nicht auftreten.) Die Bitperiode ί 1 hat infolgedessen 122 Taktperioden, von welchen die zweite außergewöhnlich lang ist. Jede der folgenden drei Bitperioden (? 2. f 3 und /4) hat nur 120 Taktperioden, die mit N 2 bis Λ" 127 bezeichnet sind. (Die Bezeichnungen N32, Λ'33...Λ'97 sind wiederum ausgelassen.) Die Bezeichnungen der Taktperioden werden durch die Zustände der Flip-Flops 70 bis Td angegeben, wobei TO das niedrigstwertige Bit ist und einen Slelrungswert von 1 aufweist. T1 hat einen Stellungswert von 2 usw. bis T6. das einen Wert von 64 hat. Bestimmte Kombinationen der Zustände der Flip-Flops TO bis Γ6 werden zur Bildung von Signalen el, »2. /ι3, η4, fi5 und N127 entsprechend F i g. 4 benutzt. Diese Signale dienen der Ableitung der wenigen speziellen Taktperioden, die unterschieden werden müssen.
Während die Dauer der normalen Taktperioden jeweils einen Nennwert von 1 |zs hat, braucht die Folgefrequenz des frei kippenden Taktmultivibrators C1, nur näherungsweise 1 MHz zu betragen, da Abweichungen von diesem Wert während der Taklperiode Nl auskompensiert werden. In der Taktperiode Nl wird das Betriebsverhalten des Taktmultivibrators derart modifiziert, daß er in einem seiner beiden Zustände für eine lange Zeitdauer verharren kann. Normalerweise herrscht der stabile
'° Zustand des Taktmultivibrators vor, bis vom Speicher ein Markierimpuls empfangen wird. Der Markicrimpuls rückt den in den Flip-Flops T gehaltenen Zählwert auf N 2 vor, um den Taktmultivibrator in den frei kippenden Zustand zurückzuführen. Der •5 Taktmultivibrator kann während der Taktperiode N1 beispielsweise bis zu einigen Dutzend Mikrosekunden in dem monostabilen Zustand verharren. Die Zeildauer hängt im einzelnen von Abweichungen von der Nenntaktfrequenz des Taktmultivibrators (1 MHz) und von der Nennverzögerungszeit der Verzögerungsleitung (etwas mehr als 482 ys) ab.
Der monostabile Zustand des Taktmultivibrators ist jedoch nicht absolut. Der Taklmullivibrator ist so ausgelegt, daß er seinen Zustand spontan wechselt und in den frei kippenden Zustand zurückkehrt, wenn nach einer langen Andauer von Nl kein Markierimpuls empfangen wurde. In den Taktperioden N 3 wird stets ein Einer-Bit in die Verzögerungsleitung eingespeichert. Dies stellt das Auftreten eines Markier-
3" impulses zu einer passenden Zeit in der nächsten Totzeitperiode sicher. In dem dem ersten Einschalten des Geräts folgenden Anfangszustand können jedoch die Flip-Flops des Taktgebers in den Zustand N1 gelangen, bevor irgendwelche Einer-Bits eingespeichert wurden. Wäre der metastabile Zustand des Taklmultivibrators völlig stabil, dann könnte in einem solchen Falle dieser Zustand nicht mehr verlassen werden.
Die primären Taktimpulse C1, des Taktmultivibra-
tors steuern in der durch die Gleichungen der F i g. 4 beschriebenen Weise den Umlauf der Flip-Flops 7 0 bis Tf).
Die Rückstellung des Flip-Flops T6 markiert das Ende einer Bitperiode und liefert ein Signal zur Aussteuerung der Flip-Flops T7. 7'8 entsprechend den der F i g. 1 zugeordneten Gleichungen. Die Rückstellung des Flip-Flops T8 markiert das Ende eines Speicherzyklus und dient dem Zustandswechsel des Flip-Flops P entsprechend Fig. 1. Die Rückstellung des Flip-Flops P liefert ein Taktsignal C4, welches die Flip-Flops T9, TlO, TIl, T12 und K aussteuert. Diese Wechsel werden durch die Gleichungen nach F i g. 1 beschrieben. Die Rückstellung des Flip-Flops K markiert das Ende eines vollen Maschinenzyklus.
Die Flip-Flops K und P liefern zusammen mit den C-Zahlen eine Mehrzahl von Signalen, weiche Zeitperioden angeben, die bei der Einstellung und Rückstellung der Flip-Flops häufig auftreten. Diese Signale
''" werden in der Schaltungsanordnung nach F i g. 5 entwickelt.
Die Information läuft in der Verzögerungsleitung 200 (F i g. 6) um, die eine Nennverzögerungszeit von mehr als 480 as hat. Eine zusätzliche Zeitdauer ist
(l5 vorgesehen, um Toleranzen sowohl in der Verzögerungsleitungslänge als auch der Frequenz des Taktmultivibrators zuzulassen sowie für einige zusätzliche Mikrosekunden. die für den blockierten Zustand N1
vorgesehen sind. Es ist erwünscht, daß außer der Totzeitperiode der Zustandswechsel des Multivibrators fat völlig frei von einem Einfluß durch Signale ist, die von der Verzögerungsleitung aufgenommen werden. Eine kleine Beeinflussung der Periode des Multivibrators durch die umlaufenden Bits ist tragbar, jedoch nicht erwünscht.
Die Verzögerungsleitung 200 kann elektromechanisch aufgebaut sein, wie dies im einzelnen in den F i g. 7 und 8 veranschaulicht ist. Die Verzögerungsleitung 200 weist ein langes Drahtstück 202 auf, das die erforderliche Zeitverzögerung auf mechanische Weise liefert. Der Draht 202 wird durch das der Verzögerungsleitung zugefülirte, über eine Eingangskoppeleinheit 204 laufende Eingangssigna! torsionsmäßig angeregt. Das Ausgangssignal wird von der Verzögerungsleitung über eine Ausgangskoppeleinheit 206 abgenommen. Die Eingangs- und die Ausgangskoppeleinheit haben gleichen Aufbau, der im einzelnen aus F i g. 8 hervorgeht.
Zwei Spulen 208 und 210 sind nebeneinander angeordnet. Die Spulen 208 und 210 weisen hohle zylindrische Spulenkörper 212 und 214 auf. Um die Spulenkörper 212 und 214 sind Wicklungen 216 und 218 in entgegengesetztem Sinn gelegt. Die einen Enden der Wicklungen sind elektrisch miteinander verbunden, während die anderen Enden als Eingangsoder Ausgangsklemmen benutzt werden. Ein Magnet 220 ist in der Nähe der beiden Spulen angeordnet und dient als magnetisches Vorspannungselement.
Mehrere Bänder 222 laufen durch die Spulenkörper 212, 214 hindurch und bilden eine den Draht 202 umfassende Halbwindung. Die Enden der Bänder 222 sind zwischen Schichten eines Dämpfungselements 224 aus Silikongummi übereinandergelegt. Die Bänder 222 sind an dem Draht 202 befestigt, beispielsweise mit diesem verschweißt, und bestehen aus einem magnetostrikliven Material.
Wenn das Eingangssignal an die Eingangskoppeleinheit 204 angelegt wird, ändert sich die Länge der magnetostrikti ven Bänder, die entsprechend den Eigenschaften des Eingangssignals länger oder kürzer werden. Da die Spulen 208 und 210 entgegengesetzt gewickelt sind, ist die Längenänderung der Bänder, welche durch den Spulenkörper 212 laufen, von entgegengesetztem Vorzeichen wie die Längenänderung der durch den Spulenkörper 214 laufenden Bänder. Das Ende des Drahtes 202 wird infolgedessen entsprechend den Eigenschaften des Eingangssignals verdreht.
Das Signal läuft über den Draht 202 und wird von der Ausgangskoppeleinheit 206 in umgekehrter Weise erfaßt. Das heißt, die mechanische Bewegung des magnetostriktiven Bandes erzeugt in den Wicklungen ein Ausgangssignal, welches der Bewegung und damit dem Eingangssignal proportional ist.
Der Verzögerungsleitung 200 wird ein Eingangssignal durch einen Schreibverstärker 250 (F i g. 6) zugeführt. Das Ausgangssignal der Verzögerungsleitung 200 wird mittels eines Leseverstärkers 252 verstärkt. Der Schreib- und der Leseverstärker sind im einzelnen in den F i g. 9 und 10 wiedergegeben. Das Eingangssignal für den Schreibverstärker 250 ist ein im Takt aufgegebenes Eingangssignal, und zwar wird das Informationssignal D' an die Verbindungsstelle eines Kondensators 254 und einer Diode 256 angelegt, während der invertierte Taktimpuls^ an diese Verbindungsstelle über eine zusätzliche Siliziumdiode 258 und die Diode 256 angekoppelt wird. Die Siliziumdiode 258 sperrt den Schreibverstärker gegen Rauschen und andere im Taktimpuls vorhandene Fremdsignale.
Der Kondensator 254 wirkt als Hochpaßfilter und gibt einen Impulszug an die Basis eines Transistors 260. Das Ausgangssignal des Transistors 260 wird am Kollektor abgenommen und an die Basis eines zweiten Transistors 262 gelegt. Die Emitter der Transistoren 260 und 262 sind mit einem Bezugspotential, beispielsweise Masse, verbunden. Die Widerstände 264 und 266 dienen der Vorspannung der Transistoren und liegen auf einem negativen Potential, das einen Wert in der Größenordnung von — 12VoIt haben kann.
Das Ausgangssignal des Transistors 262 wird am Kollektor abgenommen und an eine erste Klemme einer Eingangswicklung 268 angelegt. Die Wicklung kann beispielsweise die Spulen der Eingangskoppeleinheit 204 nach Fig. 7 darstellen. Eine impulsformende Parallelschaltung aus einem Widerstand 270 und einem Kondensator 272 ist zwischen die zweite Klemme der Eingangswicklung 268 und das negative Potential gelegt. Eine Abkappdiode 274 ist ferner zwischen die erste Klemme der Eingangswicklung 268 und das negative Potential gelegt. Das an die Verzögerungsleitung gegebene Signal hat eine Impulsbreite von ungefähr 1 jxs.
Das Eingangssignal des Leseverstärkers 252 stammt aus einer Ausgangswicklung 276 der Verzögerungsleitung 200. Die Ausgangswicklung 276 kann beispielsweise durch die Spulen der Ausgangskoppeleinheit 206 nach F i g. 7 gebildet sein. Das von der Verzögerungsleitung abgehende Signal hat eine Impulsbreite von ungefähr ! μβ. Die Wicklung 276 liegt zwischen der ersten Klemme eines Kondensators 278 und einem Bezugspotential, beispielsweise Masse. Ein Widerstand 280 liegt zwischen der zweiten Klemme des Kondensators 278 und der Basis eines Transistors
282. Das Ausgangssignal des Transistors 282 wird am Kollektor abgenommen und an die Basis eines Transistors 284 angelegt. Das Ausgangssignal des Transistors 284 wird am Kollektor abgenommen und über einen Kondensator 286 an die Basis eines Transistors 288 angelegt.
Mittels Widerständen 290, 292, 294 und 296 werden die Transistoren 282, 284 und 288 in geeigneter Weise vorgespannt. Widerstände 298 und 300 sind zwischen der Basis des Transistors 282 und dem Bezugspolential in Serie geschaltet. Die Widerstände 298 und 300 wirken zusammen mit dem Widerstand 280 als Spannungsteiler. Eine Serienschaltung, bestehend aus einem Kondensator 302 und einem Regelwiderstand 304, liegt zwischen der Verbindungstelle der Widerstände 298 und 300 und dem Bezugspotential. Der Regelwiderstand 304 dient der Einstellung der Verstärkung des Leseverstärkers 252. Das Ausgangssignal DLa des Leseverstärkers erscheint am Kollektor des Transistors 288 und besteht aus einem negativen Impuls mit einer Breite von 0,4 μβ, wenn eine Einer-Bit-Information dargestellt wird.
Die beiden Flip-Flops M und S (Fig. 6) halten ein Arbeitsbit und das zugehörige Hilfsbit während des größeren Teils jeder Bitperiode, wie dies oben
f>5 erwähnt ist. Die Aufnahme dieser Bits vom Ausgang D der Verzögerungsleitung erfolgt während der Taktperioden N 3 bzw. N 2. Die Taktperioden N 2 und N 3 werden wie folgt markiert:
909 529/267
JV2 = «3 Tl oder (TO Tl T_3 T4χ5 Τβ) Τ1, JV3 = n2T0Tloder(T2X3X4X5X6)T0Tl.
Der Aufnahmevorgang wird beschrieben durch*S, *S., sM und rM, wie dies durch die Schaltungsanordnung und die logischen Gleichungen in F i g. 6 dargestellt ist. Bei dieser Figur ist der in den Ausdrucken für JV 2 oder JV 3 erscheinende Faktor Tl in den Ausdrucken für *S usw. weggelassen, so daß diese Ausdrücke Eingangssignal sowohl für die Taktperioden NO oder JVl als auch für die Taktperioden Nl oder N 3 darstellen. Der Wert von D in den Taktperioden JV 0 und JV1 und infolgedessen der in die Flip-Flops S und M zu Beginn der Totzeitperiode eingebrachte Wert ist, wie unten gezeigt, Null.
Das in das Flip-Flop S während der Taktperiode JV2 jeder Bitperiode eingebrachte Bit wird für die Zeitdauer dieser Bitperiode (im allgemeinen ohne Änderung) gehalten und in die Verzögerungsleitung zu Beginn der nächsten Bitperiode (zur Zeit JV 2 oder JVO) eingebracht. Das Eingangssignal für die Verzögerungsleitung ist mit D' bezeichnet, und das Einspeichern des Bits ist in dem folgenden Teil der in F i g. 6 dargestellten Gleichung für D' beschrieben.
register. Die Löschung erfolgt durch Einstellung des Flip-Flops M (auf das Signal Rc hin) oder durch Einstellung der beiden Flip-Flops M und S 'auf das Signal/, hin) auf den Wert (^l C12 + C13-14) entsprechend den folgenden logischen Gleichungen:
sS = ICM + ... (F i g. 6),
rS = /t.M + ... (F i g. 6),
sM = (/t. + Rc) (Il C12 + C13-14) + ... (Fi g. 6), rM = (J1. + R1.) (i 1 C12 -t- CO-Il) + ... (F i g. 6).
D' = S
IA15 Iß)+ --.(Fig. 6).
(Das Symbol »+...« gibt an, daß D' weitere hier nicht wiedergegebene Ausdrücke umfaßt. Das Symbol »+...« wird im folgenden in ähnlicher Weise verwendet. Die Angabe »(Fig. 6)« bedeutet, daß sich die zur Erzeugung des D'-Signals verwendete Schaltungsanordnung in F i g. 6 findet. Auch diese Bezeichnungsweise wird in der weiteren Beschreibung beibehalten.) Die obige Gleichung beschreibt außerdem das Einspeichern einer Null in der Taktperiode JV 2 der Bitperiode 11, da das Flip-Flop S zur Zeit JVOiI auf Null gestellt war.
Eine 1 wird in jeder Taktperiode JV 3 eingespeichert, wie dies durch den folgenden Ausdruck in D' beschrieben wird.
D' = TO Tl (T2X3X4X5X6) + ... (Fi g. 6).
Jedes in einem Speicherzyklus eingeschriebene Bit wird im folgenden Speicherzyklus zu einem Zeitpunkt empfangen, der um zwei Taktperioden früher liegt. So erscheint insbesondere das zur Zeit JV3il registrierte Einer-Bit im folgenden Zyklus als das Markierbit, welches bewirkt, daß der Multivibrator den blockierten Zustand verläßt. Das Markierbit ist das erste während der Taktperiode N 1 empfangene Signal, da in der Taktperiode JV 2 eine Null eingeschrieben wurde und während der Taktperiode JV 1 kein Einschreibevorgang stattgefunden hat.
In der letzten Taktperiode JV127 jeder Bitperiode wird ein mit M' bezeichnetes Bit eingeschrieben. Das Bit M' wird von dem Logikteil der Anordnung gebildet, und zwar teilweise auf Grund des Wertes von M in der entsprechenden Bitperiode des vorhergehenden Speicherzyklus. In allen dazwischenliegenden Taktperioden JV 4 bis N 126 wird das von der Verzögerungsleitung kommende Bit ungeändert wieder eingeschrieben. Das vollständige Eingangssignal D' der Verzögerungsleitung ist in F i g. 6 angegeben.
Während des durch ein Signal J1. gekennzeichneten f>5 Anfangszustandes werden sämtliche Register einschließlich der Hilfsregister gelöscht. Ein Signal R1. löscht die Arbeitsregäster, jedoch nicht die HilfsDas Signal Ic wird durch eine RC-Schaltung erzeugt. Die Zeitkonstante der RC-Schaltung muß hinreichend groß sein, um zu gewährleisten, daß die obigen Ausdrücke für mindestens einen Maschinenzyklus (ungefähr 30 ms) gelten bleiben.
Ein Zeichen wird durch den Speicher in Form von vier Bits dargestellt, die im Flip-Flop M (Fig. 6) in den vier aufeinanderfolgenden Bitperioden einer Zeichenperiode gehalten werden. Im allgemeinen wird das Zeichen in ein ein Zeichen fassendes Register D eingebracht, das entsprechend F i g. 11 vier Flip-Flops D1, Dl, D 3 und DA aufweist. Das Eingangssignal gelangt zu dem Register D über ein fünftes Flip-Flop De und wird mit d' bezeichnet. Das Ausgangssignal des Registers D trägt die Bezeichnung d. Die vier Flip-Flops Dl bis D 4 sind nicht als Verschieberegister geschaltet, sondern werden einzeln eingestellt und dann in zyklischer Reihenfolge abgefragt. Beispielsweise wird ein in einer Bitperiode f 1 als el' dargestelltes Bit zu Beginn der folgenden Bitperiode f 2 in das Flip-Flop Dl eingebracht. Das Bit wird inzwischen in dem Flip-Flop D1, gehalten. In ähnlicher Weise wird der Wert von (/' während der Bitperiode ί 2 zunächst in das Flip-Flop D1, eingebracht und gelangt dann zu Beginn der Bitperiode r 3 in das Flip-Flop D 2. Das Flip-Flop D1, wird stets im dritten Quadranten einer Bitperiode zurückgestellt und dann entsprechend der Gleichung
J-D1, = V*3 (Fig. 12);
.S-D1, = T6d' (Fig. 12)
eingestellt, falls d' = 1 (T6 bezeichnet den dritten und vierten Quadranten). In der ersten Hälfte einer Bitperiode wird das in D1, gehaltene Bit entsprechend den Gleichungen nach F i g. 11 in eines der vier Flip-Flops Dl bis D4 eingebracht.
Die Werte der in den vier Flip-Flops D1 bis D4 gehaltenen Bits werden der Reihe nach abgefragt und als das Signal d dargestellt, welches definiert ist als
d =
(Fig. 11).
In jeder Bitperiode stellt d das Bit dar, das als d' in der vierten vorhergehenden Bitperiode gehalten wurde. Die volle Gleichung für d' ist in F i g. 12 angegeben, welche die Steuerung des Flip-Flops D1. darstellt.
Die Informationen werden von dem Verzögerungsleitungsspeicher in Form des Signals M dargestellt. Entsprechend beinhaltet das Signal M' die Informationen, die in den Speicher zurückgegeben werden. Das Signal M' wird in das umlaufende Informationsmuster derart eingeordnet, daß es von dem Speicher nach einer Verzögerung zurückgegeben wird, die
gleich einem vollen Maschinenzyklus weniger einer Zeichenperiode ist. Beispielsweise wird ein in den Speicher als Signal M' in der Bitperiode r3 KPCS eingegebenes Bit in dem folgenden Maschinenzyklus als Signal M zur Zeit f 3 KPCl zurückgegeben. Um die Inhalte der Arbeitsregister ungeändert umlaufen zu lassen, muß das Signal M um eine Zeichenperiode verzögert werden, bevor es an den Speicher als das Signal M' zurückgeführt wird. Diese Verzögerung wird dadurch erreicht, daß man den Inhalt der Arbeitsregister über das Register D laufen läßt, so daß gilt:
= A/; M' = J (normaler Umlauf).
Nachdem der Speicher gelöscht wurde, können neue Informationen mit Hilfe einer nicht veranschaulichten Tastatur in den Speicher eingegeben werden. Die vier jeweils ein Zeichen bildenden Bits Sl, Sl, S3 und S4 werden dabei in Serienform als ein Signal s dargestellt. Dieses Signal s ersetzt dann in einer der Zeichenperioden das Signal d als Eingangssignal für den Speicher (Fig. 13) oder das Signal M als Eingangssignal für das Register!) (Fig. 12).
Fig. 14 zeigt ein schematisches Schaltbild eines Taktgenerators 400, der als Taktgenerator C1, in F i g. 4 benutzt werden kann. Der innerhalb der gestrichelten Linien wiedergegebene Teil 402 des Taktgenerators ist ein herkömmlicher frei kippender Multivibrator. Der Taktgenerator zeichnet sich dadurch aus, daß der Multivibrator nur dann frei kippt, wenn das Entsperr-Eingangssignal C1, wahr ist. Dieses Signa! wird während der Tcizeitperiode NQ und N 1 (oben beschrieben) falsch. Während der Totzeitperiode ist der Multivibrator durch das falsche Eingangssignal in einen metastabilen Zustand vorgespannt, wodurch der Multivibrator gesperrt wird. Die Stabilität des Multivibrators ist nicht absolut. Nach einer bestimmten Zeitperiode wird das falsche Entsperr-Eingangssignal C1, durch eine ÄC-Schaltung mit einem Widerstand 404 und einem Kondensator 406 gegen ein Bezugspotential, beispielsweise Masse, abgeleitet, so daß der Multivibrator 402 in den frei kippenden Zustand zurückkehrt.
Eine Flip-Flop-Grundschaltung410 ist in Fig. 15 wiedergegeben. Sie weist Einstell(s)- und Rückstell(r)-Eingänge auf. Das Flip-Flop als solches kann in bekannter Weise aufgebaut sein, beispielsweise als bistabiler Eccless-Jordan-Multivibrator oder als direkt gekoppelter bistabiler Multivibrator gemäß F i g. 15. so Das Flip-Flop410 nach Fig. 15 kann für sämtliche Flip-Flops vorgesehen werden, die Einstell- und Rückstelleingänge erfordern, wie die Flip-Flops D1,, M und DL.
Fi g. 16 zeigt ein Flip-Flop 412, welches die Flip-Flop-Grundschaltung410 nach Fig. 15 umfaßt, jedoch außerdem einen Komplementeingang c aufweist. Wenn das Komplementeingangssignal wahr ist, ändert das Flip-Flop 412 seinen Zustand nach Auftreten eines Taktsignals. Fig. 16 zeigt speziell (>o das Flip-Flop D1 als Beispiel hierfür. Die Schaltungsanordnung nach Fig. 16 kann für die Flip-Flops D1, Dl und D3 vorgesehen werden. Außerdem sind einige der Flip-Flops entsprechend der Schaltungsanordnung nach Fig. 16 aufgebaut, ohne jedoch sämtliche Eingänge aufzuweisen. Beispielsweise hat das Flip-Flop 79 nur den Einstelleingangs und den Komplementeingang c, während die Flip-Flops K, P, 70, T 2, 73, T4, 75, 76, TlO, 711 und 712 nur einen Komplementeingang c besitzen.
Die Fig. 17 zeigt ein Flip-Flop414, welches die Flip-Flop-Grundschaltung 410 nach Fig. 15 einschließt, zusätzlich jedoch mit Sterneingängen (*) versehen ist. Die Sterneingänge sind ähnlich den Einstell- und Rückstelleingängen, mit der Ausnahme, daß eine Zustandsänderung des Flip-Flops 414 nach Auftreten eines Taktsignals erfolgt. Fig. 17 zeigt speziell das Flip-Flop S als Beispiel hierfür, wobei das Signal^, als Taktsignal dient. Andere Flip-Flops können mit anderen Taktsignalen arbeiten. Die Schaltungsanordnung nach Fig. 17 kann für die Flip-Flops D4 und S vorgesehen sein. Außerdem sind weitere Flip-Flops der Anordnung entsprechend der Schaltung nach Fig. 17 aufgebaut, ohne sämtliche Eingänge aufzuweisen. Beispielsweise besitzen die Flip-Flops 71, 77 und 78 nur die beiden Sterneingänge.
Die vorgesehenen UND-und ODER-Gatter können übliche Diodengatter sein. Die Umkehrstufen und die Emitterfolgestufen können in üblicher Weise transistorisiert aufgebaut sein, um den Raumbedarf und die Leistungsaufnahme niedrig zu halten.

Claims (6)

Patentansprüche:
1. Speicherverfahren für einen aus einer Verzögerungsleitung aufgebauten dynamischen Speicher, in dem die Informationen zyklisch umlaufen, wobei der Anfang der Informationsfolge durch einen Markierungsimpuls gekennzeichnet ist, dadurch gekennzeichnet, daß bei dem Umlauf eine aus mindestens einem Bit bestehende Bitgruppe unterdrückt und in einem gesonderten Zwischenspeicher für einen Speicherzyklus zwischengespeichert wird, daß an Stelle dieser unterdrückten Bitgruppe die nächstfolgende Bitgruppe aufgerückt und in den Speicher eingespeichert wird und daß beim nächstfolgenden Speicherzyklus diese zwischengespeicherte Bitgruppe wieder an dem entsprechenden Platz der Informationsfolge in den Speicher eingespeichert und die in der Informationsfolge nächstfolgende Bitgruppe unterdrückt und zwischengespeichert wird.
2. Speicherverfahren nach Anspruch 1 zur Speicherung von beliebigen Zeichen, z. B. Dezimalziffern, durch verschiedenwertige Bits eines Codewortes, dadurch gekennzeichnet, daß die Codewörter für die verschiedenen Zeichen durch Aufeinanderfolgen gleichwertiger Bits ineinander verschachtelt gespeichert werden und daß das Wiedereinspeichern der Informationsfolge um jeweils eine Bitgruppe verschoben erfolgt.
3. Speicherverfahren nach Anspruch 1, dadurch gekennzeichnet, daß jede Bitgruppe aus mehreren Bits besteht, von denen jedes Bit verschiedenen Einheiten einer Rechenanlage od. dgl. zugeordnet ist.
4. Speicherverfahren nach den Ansprüchen 2 und 3, dadurch gekennzeichnet, daß in der Informationsfolge zunächst gleichwertige Bits gleichartiger Codewörter verschiedener Einheiten der Anlage und dann gleichwertige Bits folgender Codewörter und dann die nächstwertigen Bits dieser Codewörter aufeinanderfolgen.
5. Anordnung zur Durchführung des Speicherverfahrens nach einem oder mehreren der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß als Zwischenspeicher für jedes Bit eine Flip-Flop-Slufe vorgesehen ist.
6. Anordnung zur Durchführung des Speicherverfahrens nach Anspruch 2 oder 4, dadurch gekennzeichnet, daß als Zwischenspeicher ein Register vorgesehen ist, dessen Stellenanzahl der Anzahl der Bits pro Codewort entspricht.
Hierzu 3 Blatt Zeichnungen
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3676654A (en) * 1970-05-21 1972-07-11 Collins Radio Co Digitalized filter
US4366553A (en) * 1972-07-07 1982-12-28 Hewlett-Packard Company Electronic computing apparatus employing basic language
US3932709A (en) * 1973-04-16 1976-01-13 General Teletronics Incorporated Electronic business telephone
US3905022A (en) * 1973-06-26 1975-09-09 Addressograph Multigraph Data entry terminal having data correction means
US4099247A (en) * 1974-02-04 1978-07-04 Canon Kabushiki Kaisha Electronic instrument with non-volatile display
US3974497A (en) * 1974-12-20 1976-08-10 Mitsubishi Denki Kabushiki Kaisha Display device
US4078251A (en) * 1976-10-27 1978-03-07 Texas Instruments Incorporated Electronic calculator or microprocessor with mask logic effective during data exchange operation
US4546448A (en) * 1980-10-24 1985-10-08 Hewlett-Packard Company Programmable calculator including program variable initialization means and definition means array
US4852057A (en) * 1986-10-27 1989-07-25 Hewlett-Packard Company Algebraic expression manipulation method and implementation for an electronic data processing apparatus

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1096088B (de) * 1954-02-03 1960-12-29 Olivetti & Co Spa Rechenvorrichtung mit dynamischem Register
DE1224273B (de) * 1964-06-23 1966-09-08 Siemens Ag Vorrichtung zum tiegelfreien Zonenschmelzen

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE971068C (de) * 1949-12-02 1958-11-20 Standard Telephones and Cables Limited, London Prüfgerät für Nachrichtenaufzeichnungen
US2783455A (en) * 1955-07-05 1957-02-26 Paul Grimm Self synchronous delay line
US2978679A (en) * 1957-01-07 1961-04-04 Honeywell Regulator Co Electrical information processing apparatus
US2978680A (en) * 1957-12-06 1961-04-04 Bell Telephone Labor Inc Precession storage delay circuit
US3164817A (en) * 1958-06-25 1965-01-05 Monroe Int Memory system
US3064241A (en) * 1958-11-10 1962-11-13 Bell Telephone Labor Inc Data storage system
US3107344A (en) * 1959-09-29 1963-10-15 Bell Telephone Labor Inc Self-synchronizing delay line data translation
US3156815A (en) * 1961-01-03 1964-11-10 Bunker Ramo Register monitor
US3219802A (en) * 1961-10-03 1965-11-23 Bunker Ramo Multiple input counter utilizing magnetic drum storage
US3223981A (en) * 1962-01-17 1965-12-14 Logitek Inc Long term timing device and pulse storage system
US3231867A (en) * 1962-03-02 1966-01-25 Gen Dynamics Corp Dynamic data storage circuit
US3309671A (en) * 1962-09-04 1967-03-14 Gen Precision Inc Input-output section
NL299950A (de) * 1962-12-03
US3302176A (en) * 1962-12-07 1967-01-31 Ibm Message routing system
US3324456A (en) * 1963-01-22 1967-06-06 Gen Precision Inc Binary counter
US3289174A (en) * 1963-01-22 1966-11-29 Gen Precision Inc Memory sector selection circuit
US3275993A (en) * 1963-07-01 1966-09-27 Gen Dynamics Corp Multiple shift register buffer store
US3328763A (en) * 1963-10-01 1967-06-27 Monroe International Inc Electronic desk-type computer
US3273131A (en) * 1963-12-31 1966-09-13 Ibm Queue reducing memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1096088B (de) * 1954-02-03 1960-12-29 Olivetti & Co Spa Rechenvorrichtung mit dynamischem Register
DE1224273B (de) * 1964-06-23 1966-09-08 Siemens Ag Vorrichtung zum tiegelfreien Zonenschmelzen

Also Published As

Publication number Publication date
DE1774921A1 (de) 1971-07-08
SE321956B (de) 1970-03-23
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NL6501461A (de) 1965-08-09
US3518629A (en) 1970-06-30
BE659373A (de) 1965-02-05
GB1105694A (en) 1968-03-13
LU47921A1 (de) 1965-04-06
GB1105695A (en) 1968-03-13

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