DE1279083B - Bistabiles Speicherelement - Google Patents

Description

BUNDESREPUBLIK DEUTSCHLAND DEUTSCHES 4WKW> PATENTAMT Int. Cl.:

H03k

AUSLEGESCHRIFT

Deutsche Kl.: 21 al-36/14

Nummer:
Aktenzeichen:
Anmeldetag:
Ausiegetag:

P 12 79 083.9-31 (T 34482)

1. August 1967

3. Oktober 1968

In der Patentanmeldung T 31738 VIII a/21 a¹ (deutsche Auslegeschrift 1 246 027) ist eine logische Schaltung beschrieben, die trotz geringen Schaltungsaufwandes einen hohen logischen Verknüpfungswert hat. Die Fig. la zeigt das logische Ersatzschaltbild dieser logischen Schaltung. Sie hat demnach eine erste Gruppe von EingängenA1, Al, A3, deren Signale einer ODER-Verknüpfung unterzogen werden und eine zweite Gruppe von Eingängen Bl, B2, B3, deren Signale einer NOR-Verknüpfung unterzogen werden. Durch eine weitere ODER/NOR-Verknüpfung werden zueinander komplementäre Ausgangssignale C und C abgeleitet, die sich aus den mit den Eingangsklemmen gleichnamigen Eingangssignalen wie folgt ergeben:

S-*	A\ H-	Al +	A3 +	(Bl	+	Bl -	B 3)
*■"·	Αϊ ■	Αϊ ■	A3 ·	[Bl	Bl +	B 3).

Bistabiles Speicherelement

Zusatz zur Anmeldung: T 31738 viii a/21 al-Auslegeschrift 1 246 027

Anmelder:
Telefunken

Patentverwertungsgesellschaft m. b. H.,
7900 Ulm, Elisabethenstr. 3

Als Erfinder benannt:

Dipl.-Ing. Dieter Sträub, 7750 Konstanz

Die in Fig. la gezeigte logische Schaltung nach dem Hauptpatent ist vorzugsweise in integrierter Technik hergestellt und zeichnet sich insbesondere durch kurze Schaltzeiten (z. B. 0,5 ns) und kurze f mpulsHankenanstiegszeiten (ζ. B. 1 ns) aus. Um auch in der Zeichnung zum Ausdruck zu bringen, daß sie eine bauliche Einheit (z. B. Chip) darstellt, ist sie in Fig Ib nochmals als solche wiedergegeben.

Die Aufgabe der vorliegenden Erfindung ist es, unter ausschließlicher Verwendung von logischen Schaltungen nach dem Hauptpatent ein aufwandsarmes bistabiles Speicherelement zu schaffen, dessen Ausgahgssignale einem ersten Eingangssignal unter der Maßgabe, daß ein zweites Eingangssignal gleichzeitig vorhanden ist, direkt folgt, jedoch dann seinen jeweiligen Zustand beibehält, wenn das zweite Eingangssignal nicht vorhanden ist.

Die Erfindung betrifft demnach ein bistabiles Speicherelement mit einem ersten und einem zweiten Steuereingang und einem ersten das gespeicherte Signal abgebenden Ausgang und einem zweiten das gespeicherte Signal negiert abgebenden Ausgang unter Verwendung von logischen Schaltungen nach der Hauptpatentanmeldung, deren jede ODER-Eingänge und NOR-Eingänge aufweist und aus ihren ODER-verknüpften und N OR-verknüpften Eingangssignalen zusammen durch eine weitere ODER/NOR-Verknüpfung das an einem ersten Ausgang stehende Ausgangssignal und das an einem zweiten Ausgang stehende negierte Ausgangssignal bildet. Das bistabile Speicherelement ist gemäß der Erfindung dadurch gekennzeichnet, daß zwei derartige logische Schaltungen vorgesehen sind, die derart miteinander verbunden sind, daß der zweite Ausgang der ersten logischen Schaltung mit einem ODER-Eingang der zweiten logischen Schaltung und deren zweiter Ausgang mit einem ODER-Eingang der ersten logischen Schaltung verbunden sind, daß der erste Steuereingang mit je einem ersten NOR-Eingang der ersten und der zweiten logischen Schaltung und der zweite Steuereingang mit einem weiteren NOR-Eingang der zweiten logischen Schaltung verbunden sind und daß der erste und der zweite Ausgang der zweiten logischen Schaltung den ersten und den zweiten Ausgang des bistabilen Speicherelementes bilden.

Bistabile Speicherelemente mit einem Ubergangsverhalten, wie es für das erfindungsgemäße Speicherelement eingangs gefordert wurde, sind an sich schon bekannt und in der Zeitschrift »Elektronische Rechenanlage«, 9. Jahrgang, Heft 1, S. 9 bis 16, beschrieben. Sie sind dort als DV-Fli-Flop bezeichnet (D-Flip-Flop mit Vorentscheidungseingang) und aus NAND- bzw. NOR-Gliedern aufgebaut. Ein normales DK-Flip-Flop benötigt dort z. B. sieben einzelne NAND-Schaltungen bzw. acht einzelne NOR-Schaltungen. Demgegenüber benötigt das die gleiche Funktion durchführende bistabile Speicherelement nach der Erfindung nur zwei logische Schaltungen nach dem Hauptpatent. Durch die Erfindung wird somit eine wesentliche Ersparnis an logischen Elementen beim Aufbau von DK-Flip-Flops erzielt, was seinerseits wieder zur Folge hat, daß die erfindungsgemäßen DF-Flip-Flops, bedingt durch die geringe Anzahl logischer Elemente, noch bei sehr hohen Umschaltfrequenzen arbeiten können, z.B. bis zu 170MHz.

809 619/51?

Weitere Ausgestaltungen der Erfindung ergeben sich aus den Ausführungsbeispielen, die an Hand der Zeichnung im folgenden beschrieben werden. In der Zeichnung zeigt

Fig. 2 das erfindungsgemäße bistabile Speicherelement,

F i g. 3 das um einen Auslöseeingang erweiterte Speicherelement nach F i g. 2 mit einem zusätzlich nachgeschalteten Speicher,

F i g. 4 das Speicherelement nach F i g. 2 mit einer nachgeschalteten logischen Schaltung nach dem Hauptpatent und

F i g. 5 ein die Funktion der Schaltung nach F i g. 4 beschreibendes Impuls-Zeit-Diagramm.

Nach der zitierten Literaturstelle hat ein D F-FHp-Flop mit„einem Eingang D (Folgeeingang) und einem Eingang V (Vorentscheidungseingang) folgende Ubergangsfunktion:

logischen Schaltung 11 und dem dritten NOR-Eingang £3 der logischen Schaltung 12 verbunden ist. Diese Schaltung hat folgende Ubergangsfunktion:

Tabelle 2

D	V	T	ft«
0	0	0	Qt
0	0	1	Qt
0	1	0	Qt
0	1	1	0
1	0	0	or
1	0	1	Q1
1	1	0	Qt
r. 1	1	1	1

	Tabelle 1	e,+i
V	D	Qt
0	0	Q:
0	1	0
1	0	1
1	1

oder in anderer Darstellung:

Dabei bezeichnet Q die Schaltstellung des Flip-Flops allgemein, Q_x diejenige zur Zeit t und Q₁₊₁ die Schaltstellung, die aus der Schaltstellung Q. durch . Änderung einer der Eingangsvariablen F und D hervorgegangen ist.

Die Schaltung der F i g. 2 realisiert diese Funktion und stellt somit ein DF-Flip-Flopl dar. Sie besteht aus zwei logischen Schaltungen 11 und 12 nach dem Hauptpatent. Der Ausgang C der logischen Schaltung 11 ist mit dem Eingang A1 der logischen Schaltung 12 verbunden, ebenso der Ausgang C der letzteren mit dem. Eingang Al der ersteren. Das DF-Flip-Flopl hat zwei Eingänge D und V, die gleichnamige Eingangssignale aufnehmen. Der Eingang F ist mit dem Eingang Bl sowohl der logischen Schaltung 11 als auch der logischen Schaltung 12 und der Eingang D mit dem Eingang B 2 der logischen Schaltung 12 verbunden. Die Ausgänge C und C der logischen Schaltung 12 bilden zugleich die Ausgänge Q und Q des DF-FKp-Flops.

Je nach Einsatz des erfindungsgemäßen DF-FHp-Fl ops 1 kann es erwünscht sein, daß dieses auch dann in die eine oder andere Lage gebracht werden kann, wenn F=O ist. Ein Umsetzen von Q = 1 auf Q = O wird in diesem Fall durch Anlegen einer Spannung entsprechend logisch 1 an einen der nicht benutzten ODER-Eingänge der logischen Schaltung 11 erreicht, ein Umsetzen von Q = O auf Q = I durch Anlegen einer entsprechenden Spannung an einen der nicht benutzten ODER-Eingänge der logischen Schaltung 12.

Eine erweiterte Form des in F i g. 2 gezeigten DF-Flip-Flops 1 zeigt die Schaltung 2 in F i g. 3. Diese Schaltung entspricht derjenigen der_ F i g. 2 direkt, jedoch ist ein weiterer Eingang Γ hinzugekommen, der mit dem zweiten NOR-Eingang der Nach der Tabelle 2 folgt der Ausgang Q dem Eingang D nur dann, wenn sowohl F als auch T ' gleich 1 (V · T = 1) sind. In allen anderen Fällen behält die Schaltung 2 ihren Zustand Q₁ bei.

Da das Flip-Flop 2 von drei Eingangsvariablen angesteuert wird, nämlich D, V und T, wird es in der Folge DFT-Flip-Flop genannt werden.

Dem DFT-Flip-Flop2 in Fig. 3 sind weitere logische Schaltungen 31 und 32 entsprechend F i g. 1 b nachgeschaltet. Beide bilden zusammen ein KS-J⁷Kp-Flop, das nur dann von den Ausgängen Q und Q des DFT-FHp-Flops 2 Information übernimmt, wenn ein ihnen eingangsseitig zugeführtes Signal T, das_zu T komplementär ist, gleich 0 ist. Dann ist aber T=I, und das DFT-Flip-Flop2 befindet sich in Uberein-

Stimmung mit der Tabelle 2' in seiner Speicherphase. Bei T = 1 speichert das .RS-Flip-Flop die übernommene Information. Da nun T = O ist, nimmt das DFT-Flip-Flop 2 nach Maßgabe seiner weiteren Eingangssignale D und F neue Information auf. Das RS-Flip-Flop arbeitet somit gegenphasig zum DVT-Flip-Flop2, so daß beide zusammen ein DVT-Master-Slave-Flip-Flop 3 darstellen.

Zur Realisierung der i?S-FHp-Flop-Funktion ist der Ausgange der logischen Schalturg31 mit dem ODER-Eingang ,43 der logischen Schaltung 32 und der Ausgang C der letzteren mit dem ODER-Eingang der ersteren verbunden. Der Ausgang O des DV-Flip-Flops2 ist einem NOR-Eingang der logischen Schaltung 31, der Ausgang Q einem NOR-Eingang der logischen Schaltung 32 zugeführt. Je ein NOR-Eingang beider logischer Schaltungen ist mit dem Eingang Γ verbunden und alle restlichen ODER- und NOR-Eingänge mit einer logisch 0 entsprechenden Spannung. Der Ausgang C der logischer^ Schaltung

31 bildet mit dem Q* den direkten und derAüsgang C der logischen Schaltung 32 bildet mit Q* den negierten Ausgang des DFT-Master-Slave-Flip-FlopsS.

In vielen Flip-Flop-Anwendungsfällen innerhalb sequentieller Schaltungen, wo also jedem Flip-Flop ein Hilfsspeichsr zur Informationszwischenspeiche-'rung zugeordnet ist, sind dynamische Zwischenspeicher an Stelle von statischen Zwischenspeichern ausreichend, z. B. bei Schieberegistern, manchen Zählertypen usw. In der F i g. 4 ist dem DF-Flip-Flop nach F i g. 1 eine logische Schaltung nach dem Hauptpatent nachgeschaltet, die &ls dynamischer Zwischenspeicher arbeitet. Ihr ODER-Eingang Al ist dazu mit dem Ausgang Q und ihr NOR-Eingang Sl

mit dem Ausgang Q des DF-Flip-Flops 1 verbunden. Eine Vertauschung von Al und Bl ist ohne Beeinträchtigung der Funktion möglich. Die dynamisch verzögerte Information wird_der logischen Schaltung4 an deren Ausgang Q* und Q* abgenommen.

Die Funktion der dynamischen Zwischenspeicherung geht aus den Impuls-Zeit-Diagrammen der F i g. 5 hervor. Dazu sei angenommen, daß die gesamte Schaltung der F i g. 4 die i-te Regisierstelle eines Schieberegisters sei, deren Inhalt beim Auf- _J0 treten eines Schiebeimpulses V (Fig. 5d) an die gleichartig aufgebaute (/ + l)-te Registerstelle weitergeschoben werde. Zum Zeitpunkt I₁ des Auftretens eines Schiebeimpulses V stehe die Schiebestelle / auf deni Wert logisch 0, d. h. Q_x = 0 und ß* = 0 (F i g. 5a und 5b) und die Schiebestelle i + 1 auf dem Wert 1 (Fig. 5c). Weiter werde vorausgesetzt, daß die Schiebestelle i —1 zu diesem Zeitpunkt den Eingang /) der Schiebestelle i mit logisch 0 (d. h. D — 1) ansteuere, so daß Q₁ von 0 auf 1 übergehe.

Auf Grund des differenzverstärkerartigen Aufbaues der logischen Schaltungen nach dem Hauptpatent besitzen diese die Eigenschaft, daß ihr Ausgangssignal erst dann dem Eingangssignal folgt, wenn letzteres beim Wechsel zwischen den beiden möglichen logisehen Werten bereits den halben Signalhub zurückgelegt hat. Somit hat das Ausgangssignal einer solchen Schaltung gegenüber deren Eingangssignal eine Zeitverzögerung, die im wesentlichen der halben Impulsflankenanstiegszeit entspricht.

Dementsprechend beginnt der Ausgang Q₁ der i-ten Registerstelle dann seinen übergang auf 1, wenn das Schiebesignal V zur Zeit t₂ den halben Signalhub zurückgelegt hat, und erreicht erst zur Zeit t₃ selbst den halben Hub. Zu diesem Zeitpunkt beginnt das Ausgangssignal Qf der logischen Schaltung 4 seinen übergang von 0_auf 1. Die Schiebesteile i steuert mit ihrem Ausgang Qf die nächstfolgende Registerstelle i 4-1 an. Zum Zeitpunkt I₁ des Auftretens eines Schiebeimpulses wird diese Schiebestelle somit mit Gf(ti) = 1 angesteuert, und sein Ausgang beginnt zum Zeitpunkt f₂ von 1 auf 0 überzugehen. Der übergang ist zum Zeitpunkt I₄ beendet, also zu dem Zeitpunkt, wo einerseits das Schiebesignal V unwirksam wild und der neue Wert Q₁ * = 0 den wirksamen Bereich erreicht. In der Zeit t₄ —t₂ wirkt die logische Schaltung 4 somit als dynamischer Zwischenspeicher.

Unter ausschließlicher Verwendung von logischen Schaltungen nach dem Hauptpatent lassen sich somit in aufwandssparender Weise nur durch Verbinden derselben untereinander /)F-Flip-Flops, DFT-Flip-Flops, DPT-Master-Slave-Flip-Flops und DF-Flip-Flops mit dynamischer Iniormationszwischenspeicherung aufbauen.

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Claims (4)

Patentansprüche:

1. Bistabiles Speicherelement mit einem ersten . und einem zweiten Steuereingang und einem ersten das gespeicherte Signal abgebenden Ausgang und einem zweiten das gespeicherte Signal negiert abgebenden Ausgang unter Verwendung von logischen Schaltungen nach Patentanmeldung T 31738 VIII a/21 a¹ (deutsche Auslegeschrift 1246 027), deren jede ODER-Eingänge und N OR- Eingänge aufweist und aus ihren ODER-verknüpften und N OR-verknüpf ten Eingangssignalen zusammen durch eine weitere ODER/N OR-Verknüpfung das an einem ersten Ausgang stehende Ausgangssignal und das an einem zweiten Ausgang stehende negierte Ausgangssignal bildet, dadurch gekennzeichne t,"daß zwei derartige logische Schaltungen vorgesehen sind, die derart miteinander verbunden sind, daß der zweite Ausgang (C) der ersten logischen Schaltung (11) mit einem ODER-Eingang (A₁) der zweiten logischenSchaltung(12) und deren zweiter Ausgang (C) mit einem ODER-Eingang (^₁) der ersten logischen Schaltung^verbunden sind, daß der erste Steuereingang (V) mit je einem NOR-Eingang (B₁) der ersten (11) und der zweiten (12) logischen Schaltung und der zweite Steuereingang (D) mit einem weiteren NOR-Eingang (B₂) der zweiten logischen Schaltung verbunden sind und daß der erste und der zweite Ausgang der zweiten logischen Schaltung (12) den ersten und zweiten Ausgang des bistabilen Speicherelements bilden.

2. Bistabiles Speicherelement nach Anspruch 1 mit einem auslösenden Eingang, dessen Eingangssignale die Steuersignale wirksam machen, dadurch gekennzeichnet, daß der auslösende Eingang (T) mit je einem weiteren NOR-Eingang der ersten (11) und zweiten (12) logischen Schaltung verbunden ist.

3. Bistabiles Speicherelement nach Anspruch 2 mit einem nachgeschalteten Speicher zur Übernahme des Speicherelementinhaltes dann, wenn am auslösenden Eingang kein die Steuersignale wirksam machendes Eingangssignal liegt, dadurch gekennzeichnet, daß eine dritte und eine vierte logische Schaltung (31 und 32) nach Patentanmeldung T 31738 VIIIa/21 a¹ (deutsche'Auslegeschrift 1 246 027) vorgesehen sind, daß der erste Ausgang (Q) mit einem NOR-Eingang der vierten (32) und der zweite Ausgang (Q) mit einem NOR-Eingang der dritten (31) und ein weiterer zu den Signalen des. auslösenden Eingangs komplementäre Signale führender Eingang (T) mit je einem NOR-Eingang der dritten und vierten und der andere Ausgang der dritten bzw. vierten mit je einem ODER-Eingang der vierte« bzw. dritten logischen Schaltung verbunden sind und daß der eine Ausgang der dritten logischen Schaltung den direkten Ausgang und der eine Ausgang der vierten logischen Schaltung den negierten Ausgang des nachgeschalteten Speichers bilden.

4. Bistabile Schaltung nach Anspruch 1, dadurch gekennzeichnet, daß zur dynamischen Verzögerung des Ausgangssignal 3 und des negierten Ausgangssignals eine weitere logische Schaltung (4) nach Patentanmeldung T 31738 VIIIa/21 a¹ (deutsche Auslegeschrift 1 246 027) vorgesehen ist, deren einer ODER-Eingang (Ai) mit dem ersten (Q) bzw. zweijen (Q) und deren einer NOR-Eingang mit dem zweiten (Q) bzw. ersten (Q) Ausgang verbunden ist und daß der eine Ausgang der weiteren logischen Schaltung (4) und der andere Ausgang derselben die das verzögerte Ausgangssignal und das verzögerte negierte Ausgangssignal abgebenden Ausgänge bilden.

Hierzu 1 Blatt Zeichnungen

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