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Schaltungsanordnung zur Division einer oder mehrerer Taktsignalfolgen
durch einen ganzzahligen frei wählbaren Divisor In Anlagen der digitalen Rechen-
und Regeltechnik besteht oft die Aufgabe, Signalfolgen (Impulsfolgen) durch einen
ganzzahligen Divisor zu dividieren (Untersetzer). Der Divisor soll dabei frei wählbar
oder auch programmierbar sein, d. h., er kann in die Schaltungsanordnung von einem
anderen datenverarbeitenden System oder von Hand eingegeben werden.
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Es ist bereits eine Schaltungsanordnung zum Dividieren einer Impulsfolge
bekanntgeworden, bei der in die Verbindung vom Eingang der Dividierschaltung zum
Ausgang derselben eine Und-Schaltung eingefügt ist, deren zweitem Eingang immer
dann ein Signal zugeführt wird, wenn die dem Teilverhältnis entsprechende Zahl von
Eingangsimpulsen eingetroffen ist. Für das Teilverhältnis 2 werden die Eingangsimpulse
gleichzeitig dem einen Eingang einer Oder-Schaltung zugeführt, deren Ausgang mit
dem einen Eingang einer zweiten Und-Schaltung verbunden ist, deren zweiter Eingang
über eine Umkehrschaltung mit dem Ausgang der Teilerschaltung verbunden ist und
deren Ausgang auf eine Verzögerungsleitung wirkt, die in ihrem Ausgang um eine Impulsfolgezeit
später einen Impuls aussendet, der sowohl dem zweiten Eingang der ersten Und-Schaltung
als auch dem zweiten Eingang der Oder-Schaltung zugeführt wird. Die bekannte Schaltung
verwendet Verzögerungsglieder, die für einen bestimmten Divisor und eine bestimmte
Impulsfrequenz bemessen sind. Eine freie Einstellbarkeit des Divisors ist daher
nicht möglich. Wegen dieser einengenden Bedingungen ist die Anwendbarkeit der bekannten
Schaltung stark eingeschränkt. Außerdem sind Verzögerungsglieder bei hohen Impulsfolgefrequenzen
oft unerwünscht, da bereits kleine Veränderungen des Zeitverhaltens zu Fehlern Anlaß
geben können.
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Bei einer anderen Divisionsschaltung wird ein als monostabiler Multivibrator
ausgebildetes elektronisches Tor von einem Teiler gesteuert, der nach einer bestimmten
Anzahl von Impulsen einer Impulsfolge einen Ausgangsimpuls abgibt. Während einer
bestimmten Zeit ist das elektronische Tor für Impulse durchlässig. Die bekannte
Schaltung, die die Art des verwendeten Teilers indes nicht erkennen läßt, ist empfindlich
gegenüber Änderungen der Frequenz der Impulsfolge. Ihr besonderer Zweck besteht
in einer möglichst guten Phasenübereinstimmung zwischen der zu teilenden Impulsfolge
und der untersetzten Impulsfolge.
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Bei einer weiteren bekannten Schaltung, die zur Untersetzung von Impulsreihen,
also zur Multiplikation mit einer Zahl < 1 dient, werden die Impulse der Impulsreihe
einem Binärzähler zugeführt; die Ausgänge der als Untersetzerstufen wirkenden Zählstufen
des Binärzählers beaufschlagen Eingänge von Und-Gliedern, deren zweiten Eingängen
die Bits zugeordneter Stellenwerte einer den Multiplikationsfaktor bildenden Dualzahl
zugeführt werden. Die Ausgänge der Und-Glieder beaufschlagen ein nachgeschaltetes
Oder-Glied, an dessen Ausgang die untergesetzte Impulsfolge erscheint. Die bekannte
Schaltung weist den Nachteil auf, daß nur eine Impulsteilung durch ganze Zahlen
möglich ist, die durch Potenzen der Zahl 2 gebildet werden. Außerdem erfordert die
bekannte Schaltung zusätzliche Maßnahmen, um einen das Multiplikationsergebnis verfälschenden
Verlust an Impulsen zu verhindern, der z. B. auftreten kann, wenn mehr als eine
Stelle der die Multiplikationsgröße darstellenden Dualzahl deich 1 ist, wenn also
an zwei oder mehr der Und-Glieder ein Multiplikationssignal anliegt. Es muß daher
dafür gesorgt werden, daß die untersetzten Impulsreihen in die Lücken höherfrequenter
Impulsreihen fallen. Diese Forderung setzt einmal besondere Zähler voraus, zum anderen
beschränkt sie die Impulsbreite bzw. die Größe. des Divisors.
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Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Division
einer oder mehrerer gleichfrequenter Taktsignalfolgen durch einen ganzzahligen frei
wählbaren Divisor, die jeweils zugeordnete durch Teilerimpulse gesteuerte Torschaltungen
beaufschlagen.
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Die Erfindung besteht darin, daß die einstellbaren Teilerimpulse von
an sich bekannten taktgesteuerten nach Art eines Schieberegisters oder Binärzählers
(R, Z) miteinander verbundenen Speicherelementen abgegeben werden, wobei die Speicherelemente
durch zeitlich gegeneinander verschobene Taktsignalfolgen
mit einer
mit der Frequenz der zu teilenden Taktsignalfolge übereinstimmenden Frequenz angesteuert
sind, und daß die Ausgangssignale der Speicherelemente die Eingänge von Und-Gliedern
beaufschlagen, die außerdem jeweils von einem bestimmten Divisor entsprechenden
Signalen beaufschlagt sind und in Abhängigkeit hiervon nach einer bestimmten dem
gewünschten Untersetzungsverhältnis entsprechenden Zahl von Taktimpulsen das erste
der in Form eines Schieberegisters angeordneten Speicherelemente mit einem Startsignal
versorgen bzw. bei Koinzidenz einer Zählerstufe mit den zugehörigen Stellenwerten
des in binärer Form vorliegenden Divisors Signale abgeben, bei deren Gleichheit
eine Vergleichsanordnung ein die Torschaltungen steuerndes Signal abgibt.
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Die Erfindung weist den Vorteil auf, daß mehrere synchrone Impulsreihen
exakt, nicht nur angenähert, durch eine beliebige ganze Zahl dividiert werden können.
Da die Ausgänge der Zählstufen und der Überträge eine volle Periode der Taktimpulse
anstehen, ist eine sichere Verarbeitung möglich. Eine zeitliche Verschiebung der
Ausgangssignale der Zählstufen in Lücken der von vorhergehenden Zählstufen abgegebenen
Impulse ist nicht erforderlich, da Impulse bei keinem Wert des als Dualzahl vorliegenden
Divisors verlorengehen können. Das Divisionssignal kann in binärer Form oder in
der Form 1 aus n vorliegen.
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Die Erfindung wird an Hand von in der Zeichnung schematisch dargestellten
Ausführungsbeispielen näher erläutert. Im ersten Beispiel wird von einem Ringzähler
mit taktgesteuerten Speicherelementen Gebrauch gemacht, im zweiten Beispiel von
einem statischen Binär- oder Dezimalzähler mit vorzeitiger Rückstellung und im dritten
Beispiel ebenfalls von einem statischen Binär- oder Dezimalzähler mit einer Voreinstellung.
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Die Erfindung macht Gebrauch von statischen taktgesteuerten Speicherelementen,
wie sie bereits an anderer Stelle vorgeschlagen sind. Die F i g. 1 zeigt eine mögliche
Ausführungsform. Das Speicherelement besteht aus drei Eingangs-Und-Stufen &1o
bis &12, die eine Oder-Nicht-Stufe Vlo ansteuern, der eine Nicht-Stufe nio nachgeschaltet
ist. Der Ausgang A ist auf die Und-Stufen &1o, &11 rückgeführt. An den Eingang
e ist das zu speichernde Signal geschaltet, und an den Eingängen t und t
wirken Taktsignale. Das Speicherelement kann nur setzen (Signal vom Eingang e übernehmen),
wenn ein Taktsignal L am Eingang t auftritt.
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In der F i g. 2 ist eine erfindungsgemäße Schaltungsanordnung zur
Division einer Taktsignalfolge dargestellt, die einen aus Speicherelementen So bis
S" bestehenden Ringzähler R verwendet. Die Speicherelemente So bis S" werden abwechselnd
durch Taktsignalfolgen ti und t3 angesteuert, wie sie das Taktsignaldiagramm der
F i g. 3 zeigt. Treten Signale L dieser Folgen t1, t3 auf, so werden die Speicherelemente
vorübergehend geöffnet und übernehmen die an ihren Eingängen e. bis e4 bzw. e" anstehenden
Werte L oder 0. Die Größe des Ringzählers R wird durch eine Steuerlogik ST bestimmt.
Der Divisor beeinflußt diese Steuerlogik. Die Steuerlogik ST besteht aus
einer Oder-Nicht-Stufe Vii, die durch die Aus- i gänge A", A4 usw. der Speicherelemente
S2, S4 USW.
angesteuert wird. Die Ausgänge der gleichen Speicherelemente A2,
A4 usw. sind ferner an Und-Stufen &20, &21 bis &" der Steuerlogik geführt
und der Ausgang der Oder-Nicht-Stufe V11 an eine Und-Stufe &.. Diesen Und-Stufen
ist eine Oder-Nicht-Stufe V12 nachgeschaltet, die eine Nicht-Stufe n ansteuert,
deren Ausgang auf den Eingang e. des Speicherelementes So geführt ist. Der Und-Stufe
&. ist eine Nicht-Stufe n. vorgeschaltet. An die weiteren Eingänge der Und-Stufen
&2o bis &" ist der Divisor Cl bis C" geschaltet, und zwar als Dualsignale
in einem Kode 1 aus n. Ist z. B. Cl = L, so läuft die Anordnung mit einer Impulsteilung
von 1 : 1. Ist z. B. C2 = L, so läuft die Anordnung mit einer Impulsteilung von
1 : 2 usw. Ist schließlich C. = L, so läuft die Anordnung mit einer Impulsteilung
von 1 : oo = 0, d. h., es werden überhaupt keine Ausgangsimpulse Ti bis T4 an der
Ausgabeschaltung AG freigegeben. Wie die F i g. 3 zeigt, treten die Taktsignalfolgen
t1, t3 zeitlich versetzt auf. Für andere Verwendungszwecke ist es oft erwünscht,
neben diesen zwei Taktsignalfolgen noch zwei weitere Taktsignalfolgen
t2, t4 zu haben, so daß sich aus den Taktsignalen ti bis t4 bestehende Taktperioden
ergeben. Die aus den Und-Stufen &1 bis &4 bestehende Ausgabeschaltung
AG ist so ausgelegt, daß alle vier Taktsignalfolgen dividiert werden können.
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Im Signaldiagramm nach der F i g. 3 ist eine Anordnung mit einem fünfstufigen
Ringzähler vorausgesetzt, und im linken Teil ist angenommen, daß das Signal C2 =
L, alle anderen Signale C = 0 sind, d. h., die an der Ausgabeschaltung
AG wirkenden Eingangstaktfolgen t1 bis t4 werden durch 2 dividiert. Die Signale
A, bis A4 treten an den Ausgängen der Speicherelemente So bis S4 auf. Die Signale
T1 bis T4 sind die Ausgangssignale der Schaltung AG im Verhältnis 1 : 2.
Anschließend an den linken Teil ist im Diagramm der F i g. 3 dargestellt, daß C_
= L ist. Das bedeutet, daß die Ausgangssignale A, bis A4 der Speicher S,
bis S4 0 sind und somit auch die Ausgangssignale T1 bis T4.
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Die Wirkungsweise der Anordnung nach der F i g. 2 wird in Verbindung
mit dem Signaldiagramm nach der F i g. 3 nachstehend näher erläutert.
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Die Signale L der Taktsignalfolgen ti, t3 steuern abwechselnd die
Speicherelemente So bis S4 an, so daß ein beispielsweise am Eingang eo anstehender
Wert L nacheinander durch die Speicherelemente So bis S" geschoben wird.
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Hat beispielsweise das Speicherelement So von seinem Eingang eo bei
Auftreten eines Signals L (a. in F i g. 3) der Signalfolge t3 den Wert L eingespeichert,
so wird das Und-Gatter &1 wegen der Ausgabeschaltung AG des Signals L
am Ausgang Ao des Speicherelements So vorbereitend geöffnet, so daß das folgende
Signal L (a1 in F i g. 3) der Taktfolge ti das Und-Gatter &1 passieren kann
und als Signal L am Ausgang Ti der Ausgabeschaltung AG auftritt. Gleichzeitig
wird mit diesem ti-Signal = L (a1 in F i g. 3) das folgende Speicherelement S1 geöffnet
und übernimmt das an seinem Eingang ei anstehende Signal L vom Ausgang A, des Speicherelementes
So. Das Signal L tritt damit am Ausgang A 1 des Speicherelementes S1 und an den
Und-Gattern &2, &3 auf, die vorbereitend geöffnet werden, so daß das folgende
Signal L (a.' a2 in F i g. 3) der Taktfolgen t2 und t3 die Und-Gatter &"
&3 passieren kann und an den Ausgängen T., und T3 ansteht. Gleichzeitig wird
der folgende Speicher S2 durch das Signal L (a2 in F i g. 3) der Taktfolge t3 geöffnet
und übernimmt das an seinem Eingang e2 anstehende Signal L, das am
Ausgang
A2 auftritt und das &4 Gatter vorbereitet. Das folgende Signal L der Taktfolge
kann das Gatter &4 passieren und tritt am Ausgang T4 auf. Mit dem folgenden
Signal L (a3 in F i g. 3), der Taktfolge t1 wird das Speicherelement S3 geöffnet
und übernimmt das an seinem Eingang e3 anstehende Signal L, das damit am Ausgang
A3 auftritt. Mit dem folgenden Signal L (a4 in F i g. 3) der Signalfolge t3 wird
das Speicherelement S4 geöffnet und übernimmt das am Eingang e4 anstehende Signal
L, das damit am Ausgang A4 auftritt. Der Vorgang wiederholt sich bis zum Speicherelement
S".
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Wie die F i g. 2 zeigt, sind die Gatter &i, &@, &3, &4
an die Ausgänge Ao, A1, A2 der Speicherelemente So, S1, S2 geschaltet. Signale L
an den Ausgängen T1 bis T4 treten also nur auf, wenn der in den Ringzähler eingegebene
(e.) Wert L diesen einmal durchlaufen hat. Die Änderung der zwischen den in die
Ausgabeschaltung AG eingegebenen Signale t1, t." t3, t4 und den ausgegebenen
Signalen T1, T2, T3, T4 kann durch Variation der Stufenzahl des Ringzählers
erfolgen. Es können hierzu nicht weiter dargestellte Umschaltmittel vorgesehen werden,
durch die die Stufenzahl des Ringzählers verkleinert oder vergrößert wird.
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Wie die F i g. 2 weiter zeigt, meldet das Speicherelement S2 und jedes
weitere zweite Speicherelement S usw. seinen Ausgangszustand einer
Und-Stufe &",
g.., bis &". Diesen ist eine Oder-Nicht-Stufe V12 und
dieser eine Nicht-Stufe nie nachgeschaltet. Deren Ausgangssignal wirkt am Eingang
e. des Speicherelementes So. Die Und-Stufen &2o, &" bis &" haben weitere
Eingänge Cl bis C", an die der Divisor C als Dualsignale angeschaltet wird.
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In der Anfangsstellung der Anordnung tritt nach Löschung des Inhalts
der Speicherelemente S an den Ausgängen A0 bis A" der Speicherelemente So
bis S"
ein Signal 0 auf. Die Signale 0 der Ausgänge Az, A4, A" sind auf die
Oder-Nicht-Stufe Vii geführt, an deren Ausgang dadurch das Signal L auftritt. Unter
der Annahme, daß an allen Eingängen C" ein Signal 0 wirkt, ergeben sich an den Eingängen
der Und-Stufe &_ die Signale L. Damit ist auch das Ausgangssignal dieser Und-Stufe
entsprechend L. Dieses Signal L steuert die Oder-Nicht-Stufe V12 an, deren Ausgangssignal
dadurch entsprechend 0 ist. Dieses Signal 0 steuert die Nicht-Stufe n12 an, deren
Ausgangssignal entsprechend L ist. Dieses Signal L liegt am Eingang
e, des Speicherelementes So. Mit dem ersten auftretenden Signal L der Taktsignalfolge
t3 wird dieses Speicherelement So geöffnet und übernimmt das an seinem Eingang e.
anstehende Signal L. Die Oder-Nicht-Stufe V11 in Verbindung mit der Und-Stufe &_
und der Nicht-Stufe n_ stellt die Startschaltung für die Anordnung dar.
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Ist angenommen, daß durch die Startschaltung ein Signal L am Eingang
e, des Speicherelementes So erzeugt ist und ein Signal L der Taktsignalfolge t3
aufgetreten ist, so übernimmt das Speicherelement So das Signal L. Dieses tritt
am Ausgang A, des Speicherelementes So auf (s. auch F i g. 3) und damit auch am
Eingang ei des folgenden Speicherelementes S1, das bei Auftreten eines Signals L
der Taktsignalfolge t1 geöffnet wird und das von A, anstehende Signal
L übernimmt. Das Signal L tritt damit am Ausgang A1 des Speicherelementes
S1 und am Eingang e2 des folgenden Speicherelementes S2 auf. Mit Auftreten eines
Signals L der Taktsignalfolge t3 wird das Speicherelement S2 geöffnet und übernimmt
das am Eingang e, anstehende Signal L. Damit tritt am Ausgang A, des Speicherelementes
S., das Signal L
auf.
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Bisher wirkte an diesem Ausgang A2 das Signal 0, wie oben beschrieben.
Durch das nunmehrige Auftreten des Signals L am Ausgang A2 wird das Ausgangssignal
der Oder-Nicht-Stufe V11 entsprechend 0. Damit wird auch das Ausgangssignal der
Und-Stufe &, entsprechend 0, das Ausgangssignal der Oder-Nicht-Stufe V12 entsprechend
L und das Ausgangssignal der nachgeschalteten Nicht-Stufe nie entsprechend 0, das
damit am Ausgang eo des Speicherelementes So ansteht.
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Mit der Öffnung des Speicherelementes S, durch ein Signal L der Taktsignalfolge
t3 wird gleichzeitig auch das Speicherelement So wieder geöffnet, an dessen Ausgang
Ao bisher das Signal L anstand. Durch diese neuerliche Öffnung des Speicherelementes
So übernimmt dieses das nunmehr am Eingang e. anstehende Signal 0, wodurch auch
am Ausgang Ao ein Signal 0 auftritt. Hierbei ist angenommen, daß an den Eingängen
C die Signale 0 liegen.
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Ist nun beispielsweise an den Eingang Cl ein Signal L geschaltet,
so liegen bei Auftreten des Signals L am Ausgang A2 an den beiden Eingängen der
Und-Stufe &2o die Signale L. Am Ausgang dieser Und-Stufe &2o tritt damit
ein Signal L auf, das die Oder-Nicht-Stufe V1, ansteuert. An deren Ausgang tritt
ein Signal 0 auf und damit am Ausgang der nachgeschalteten Nicht-Stufe n12 ein Signal
L. Dieses wird entsprechend dem Auftreten der Signale L der Taktsignalfolgen, wie
oben beschrieben, wieder durch die Speicherelemente So bis S2 geschoben. Es ergibt
sich so eine Impulsteilung von 1 : 1.
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Liegt nun beispielsweise am Eingang C2 ein Signal L, so wird
bei Auftreten des Signals L am Ausgang A, des Speicherelementes
S2 das Ausgangssignal d d- nach wie vor 0 und damit er 0 er-Nicht-Stufe
Vi.
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auch das Ausgangssignal der Und-Stufe &@.
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Das Signal L am Ausgang A2 des Speicherelementes S2 liegt auch am
Eingang e3 des folgenden Speicherelementes S3. Tritt ein Signal L der Taktsignalfolge
t1 auf, so übernimmt das Speicherelement S3 das am Eingang e3 anstehende Signal
L, das dann am Eingang e4 des nachgeschalteten Speicherelementes S4 ansteht. Tritt
danach ein Signal L der Taktsignalfolge t3 auf, so wird das am Eingang e4 anstehende
Signal L auf den Ausgang A4 durchgeschaltet und liegt damit am einen Eingang der
Und-Stufe &,i. Da angenommen ist, daß am Eingang C2 gleichfalls ein Signal L
wirkt, ist dann das Ausgangssignal dieser Und-Stufe &21 entsprechend L. Damit
tritt zum Zeitpunkt des Auftretens des Signals L am Ausgang A4 des Speicherelementes
S4 auch am Eingang e, des Speicherelementes So das Signal L auf. Da beide Speicherelemente
So und S4 zur gleichen Zeit durch das Signal L
der Taktsignalfolge t3 geöffnet
werden, tritt das am Eingang e. anstehende Signal L auch am Ausgang A0 des Speicherelementes
So auf.
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Das Setzen und Löschen der Speicherelemente S im Zuge der Durchschleusung
des vom Eingang eo kommenden Signals L, wie es auch in der F i g. 3 durch die Signale
A, bis A4 dargestellt ist, wird also über die Steuerlogik ST erreicht. Wie oben
bereits bemerkt, wird in der Anfangsstellung der Anordnung (Speicherelemente S gelöscht)
auf jeden Fall am Eingang e. ein Signal L erzeugt. Dieses durchläuft bei
Auftreten
von Signalen L der Taktsignalfolgen t1, t3 entsprechend dem gewählten Divisor C
eine bestimmte Anzahl der Speicherelemente. über die Steuerlogik ST wird
also entweder nach Auftreten des Signals L am Ausgang A., wieder am
Eingang eo ein Signal L erzeugt (am Eingang Cl wirkt ein Signal L), oder dieses
wird erst mit Auftreten eines Signals L an den weiteren Ausgängen
A erzeugt unter Hinzuziehung der den Ausgängen zugeordneten und von außen
durch L-Signale (Eingang C2 oder höher) angesteuerten Und-Stufen der Steuerlogik.
Wird das Signal L des Ausgangs A2 nicht über die zugeordnete Und-Stufe &2O auf
den Eingang e. gegeben (Cl muß dann L sein), so wird zu diesem Zeitpunkt über die
Oder-Nicht-Stufe V11 am Eingang eo ein Signal 0 erzeugt, das dann mit dem Auftreten
eines Signals L der Taktsignalfolgen tl, t3 durch die Speicherelemente S geführt
wird, wobei an den zugeordneten Ausgängen A ein Signal 0 auftritt (s. F i g. 3).
Das Signal 0 am Eingang e3 wird wieder L, wenn das in einem höheren Speicherelement
(z. B. S4) befindliche Signal L auf eine durch den Divisor C angesteuerte Und-Stufe
der Steuerlogik ST trifft.
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Aus der nachstehenden Tabelle ist das sich ergebende Teilerverhältnis
1: i = 1 : C bei Eingabe des Divisors C von 1 bis n und co ersichtlich.
| Divisor C,' C3 C;, C C Impulsteilung |
| C n 3 1 |
| oc 0 0 0 0 L 1 : o0 |
| 1 0 0 0 L 0 1:1 |
| 2 0 0 L 0 0 1:2 |
| n L 0 0 0 0 1:n |
Mit der Anordnung nach der F i g. 2 können also in die Ausgabeschaltung
AG eingegebene Signale L der Taktsignalfolgen t1 bis t4 programmierbar unterdrückt
und an den Ausgängen T1 bis T4 abgenommen werden.
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In der F i g. 4 ist eine weitere Anordnung dargestellt, bei welcher
ein BinärzählerZ verwendet ist und jeder Zählstufe Z, bis Zn des Binärzählers zwei
Und-Stufen K, bis Kn zugeordnet sind. Diese Und-Stufen werden von den bejahten und
verneinten Ausgangssignalen (z. B. Ao, Ä.) der Zählstufen und von den bejahten und
verneinten Signalen des Divisors (z. B. ko, k.) angesteuert. Im Beispiel ist ein
dreistufiger Binärzähler dargestellt, der jedoch beliebig mehr Stufen aufweisen
kann. Die Zählstufe Z, ist der Binärstelle 20 zugeordnet usw. Die Zählstufen Z,
bis Z., des Binärzählers werden durch zeitlich versetzte Taktsignale t2, t4 angesteuert.
Stimmt das an den Ausgängen der Zählstufen auftretende Zählergebnis mit dem an die
Eingänge k. bis k2 bzw. ko bis k2 angeschalteten Divisor überein, so tritt an dem
aus den Und-Stufen KO bis K2 und den Oder-Nicht-Stufen V, bis V2 bestehenden Vergleichsglied
Koinzidenz auf. Den Oder-Nicht-Stufen ist jeweils eine Nicht-Stufe n. bis n2 nachgeschaltet,
wobei deren Ausgänge eine Und-Nicht-Stufe &1 ansteuern. Bei Koinzidenz wird
diese Und-Nicht-Stufe &1 durch die Signale L angesteuert, so daß am Ausgang
der nachgeschalteten Nicht-Stufe n. ebenfalls ein Signal L auftritt. Mit
Auftreten des Taktsignals t4 wird ein Speicherelement S, geöffnet und übernimmt
das von der Nicht-Stufe n. anstehende Signal L. Dieses tritt an dessen bejahtem
Ausgang auf und bereitet die Gatter &@ 1, &t 2 vor. Das Ausgangssignal L
des Speicherelementes SI steht auch am Eingang eines diesem nachgeschalteten Speicherelementes
SI, an. Tritt das Taktsignal t2 auf, so wird auch dieses Speicherelement SI, geöffnet
und übernimmt das Signal L vom Speicherelement SII, womit auch die Gatter &t
, &t4 vorbereitet werden. Am verneinten Ausgang schwarzer Balken) des
Speicherelementes SI, tritt ein Signal 7b auf, das auf die Zählstufen Z, bis Z2
des Binärzählers zurückgeführt ist und den Inhalt dieser Zählstufen löscht. Der
Binärzähler fängt damit von neuem an zu zählen. Der Binärzähler kann beispielsweise
nach Patentanmeldung L43578 VIIIa/21a1 ausgebildet sein.
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Die Wirkungsweise der Anordnung nach der F i g. 4 ist auch nochmals
im Taktsignaldiagramm nach der F i g. 5 dargestellt. Bei dieser Anordnung sind die
Signale L der Taktsignalfolge t2 die Arbeitstakte und die Signale L der Taktsignalfolge
t4 Hilfstakte. Das bei dieser Anordnung auftretende Teilerverhältnis 1 : i ergibt
sich aus 1 zu an den Eingängen k, k eingestellter Programmzahl -I-1. Wird an den
Eingängen k die Zahl 4 = 0L00 eingestellt, dann ergibt sich ein Teilerverhältnis
1 : 5. Wird bei einer Anordnung mit einem dreistelligen Binärzähler die Zahl 8 =
L000 eingestellt, so ergibt sich ein Verhältnis 1 : oo, und es treten keine Signale
an den Ausgängen T1 bis T4 auf. Im Taktsignaldiagramm nach der F i g. 5 ist als
an den Eingängen k eingegebener Divisor der Wert 4 = 0L00 gewählt. Wie aus dem Diagramm
ersichtlich, zählt der Binärzähler zyklisch von 0 bis 4. In der Zeit des Setzens
der Speicherelemente SI, SI, (bejahter Ausgang = L) sind die Gatter &t 1 bis
&t 4 vorbereitend geöffnet, und die an diesen Gattern anstehenden Taktsignale
der Taktfolgen t1 bis t4 werden auf die Ausgänge T1 bis T4 durchgeschaltet. Mit
dem Setzen des Speicherelementes SI, wird das Löschsignal Z, = 0 erzeugt, wodurch
die Zählstufen des Binärzählers gelöscht werden, so daß an deren Ausgängen A, bis
A2 die Signale 0 auftreten. Mit dem ersten darauffolgenden Auftreten des Taktsignals
t2 = L (Arbeitskontakt) wird der Ausgang A o der ersten Zählstufe wieder
L usf.
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Aus der nachstehenden Tabelle ist das sich ergebende Teilerverhältnis
1 : i = 1: (C+ 1) bei Eingabe der Faktorzahlen C von 0 bis > 8 ersichtlich:
| C ( k3 k= k1 k" |
| 0 0 0 0 0 1:1 |
| 1 0 0 0 L 1:2 |
| 2 0 0 L 0 1:3 |
| 3 0 0 L L 1:4 |
| 4 0 L 0 0 1:5 |
| 5 0 L 0 L 1:6 |
| 6 0 L L 0 1:7 |
| 7 0 L L L 1:8 |
| 8 L 0 0 0 1 : o0 keine Signale |
| >8 1 : ", an T1 bis T4 |
Die F i g. 6 zeigt eine weitere Anordnung, die im wesentlichen
mit der Anordnung nach der F i g. 4 übereinstimmt. Bei dieser Anordnung ist das
sich ergebende Teilerverhältnis 1: i identisch mit der an die Eingänge k bzw. k
eingegebenen Faktorzahl, d. h., wird eine 4 an die Eingänge
k bzw. k eingestellt,
so ergibt sich ein Verhältnis 1: 4, wie dies auch dem der Anordnung nach der F i
g. 6 zugeordneten Taktsignaldiagramm der F i g. 7 zu entnehmen ist. Wird bei dieser
Anordnung der Divisor 0 eingegeben, so ergibt sich allerdings nicht das Verhältnis
1: 0, sondern 1 zu Kapazität des Zählers, im vorliegenden Fall also 1: B.
Ist der an die Eingänge
k bzw. k geschaltete Divisor größer als die Kapazität
des Zählers, so ergibt sich das Verhältnis 1 : oo, d. h., es treten an den Ausgängen
T1 bis T4 keine Signale auf.
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Die sich ergebende Koinzidenz wird, wie bei der Anordnung nach der
F i g. 4, wieder in die beiden Speicherelemente SI, SII gegeben. Von den bejahten
Ausgangssignalen der Speicherelemente SI, SII wird über eine Und-Nicht-Stufe &3
ein Signal 7" erzeugt, das als Löschsignal auf die Zählstufen Z, bis Z2 des Binärzählers
zurückgeführt ist und diese löscht. Dieses Signal ist, wie auch dem Taktsignaldiagramm
nach der F i g. 7 zu entnehmen ist, nur für die Zeit des Setzens beider Speicherelemente
SI, SII vorhanden, also kürzer als das Löschsignal 76 der Anordnung nach der F i
g. 4, wie auch dem Taktsignaldiagramm der F i g. 5 zu entnehmen ist. Das am Ausgang
A2 auftretende Signal L tritt damit gleichfalls verkürzt auf, wie der F i
g. 7 zu entnehmen ist.
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Aus der nachstehenden Tabelle ist das sich jeweils ergebende Teilerverhältnis
1: i = 1: C bei Eingabe der Faktorzahlen C von 0 bis > 8 ersichtlich:
| C k3 k= k1 k0 1:2 |
| 0 0 0 0 0 1:2" bzw.1:1011 |
| 1 0 0 0 L 1 : 1 bei Dezimal- |
| zähler |
| 2 0 0 L 0 1:2 |
| 3 0 0 L L 1:3 |
| 4 0 L 0 0 1:4 |
| 5 0 L 0 L 1:5 |
| 6 0 L L 0 1:6 |
| 7 0 L L L 1:7 |
| 8 L 0 0 0 1 : 0o keine Signale |
| >8 1:o,-- |
| an TlbisT4 |
In der F i g. 8 ist eine Anordnung dargestellt, die von einem Binärzähler Z Gebrauch
macht, der voreinstellbar ist (z. B. nach Patentanmeldung L 43578). Die Voreinstellung
erfolgt über Und-Stufen &1o bis &12. Die Zusammenschaltung dieser Und-Stufen
mit den Zählstufen 7-o bis Z2 möge mit der entsprechenden Zusammenschaltung der
Und-Stufen und Hauptspeicher nach der Patentanmeldung L 43578 übereinstimmen. Die
Zählstufen werden wieder durch die Taktsignale t2, t4 angesteuert, deren zeitliches
Auftreten dem Taktsignaldiagramm der F i g. 9 zu entnehmen ist. Die Signale
L der Taktsignalfolge
t4 sind die Arbeitskontakte, und die Signale
L der Taktsignalfolge sind die Hilfstakte. Das ausgehende übertragungssignal ü3
der Zählstufe Z2 der höchsten Wertigkeit steuert die aus den taktgesteuerten Speicherelementen
SI, SII bestehende logische Schaltung S an, welche ihrerseits wieder die Gatter
&t l bis &t4 ansteuert. Außerdem wird von der logischen Schaltung S die
Zählstufe ZO der niedrigsten Wertigkeit angesteuert, wobei das sich ergebende Signal
das eingehende übertragssignal üo ist. Während des Zählvorganges des Binärzählers
sind die für die Voreinstellung vorgesehenen Und-Stufen &1o bis &12 durch
das zu dieser Zeit am Ausgang T4 auftretende Signal gesperrt. Der an die Eingänge
k. bis k2 der Und-Stufen &1o bis &12 angeschaltete Divisor kann also während
des Zählvorganges geändert werden, ohne daß diese Änderung den Binärzähler beeinflußt.
Erst mit Austreten des ausgesuchten Taktsignals T4 werden die Und-Stufen &1o
bis &12 geöffnet, und der an die Eingänge k. bis k2 angeschaltete Divisor wird
in den Binärzähler eingegeben.
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Im Taktsignaldiagramm der F i g. 9 ist angenommen, daß an die Eingänge
k. bis k2 die Zahl 5 = LOL angeschaltet ist. Wie das Taktsignaldiagramm zeigt, ergibt
sich bei einer Voreinstellung der Zahl 5 ein Verhältnis von 1 :4.
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Aus der nachstehenden Tabelle ist das sich jeweils ergebende Teilerverhältnis
1 : i = 1 : (2rz-C+1) bei Eingabe des Divisors C von 0 bis 7 ersichtlich:
| C ( k3 k= k1 k0 1:i |
| 0 0 0 0 0 1:9 |
| 1 0 0 0 L 1:8 |
| 2 0 0 L 0 1:7 |
| 3 0 0 L L 1:6 |
| 4 0 L 0 0 1:5 |
| 5 0 L 0 L 1:4 |
| 6 0 L L 0 1:3 |
| 7 0 L L L 1:2 |