DE1169701B

DE1169701B - Volladdierer fuer binaere Signale

Info

Publication number: DE1169701B
Application number: DER31280A
Authority: DE
Inventors: Abraham Harel
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1960-10-17
Filing date: 1961-10-13
Publication date: 1964-05-06
Also published as: NL270282A; GB933534A; US3113206A

Description

BUNDESREPUBLIK DEUTSCHLAND

Internat. Kl.: G 06 f

DEUTSCHES

PATENTAMT Deutsche Kl.: 42 m -14

AUSLEGESCHRIFT

Nummer: Aktenzeichen:
Anmeldetag:
Auslegetag:

R 31280IX c/42 m
13. Oktober 1961
6. Mai 1964

BIBLIOTHEK DES DEUTSCHEM PATEMTAMTSS

Volladdierer für binäre Signale

Die vorliegende Erfindung betrifft einen Volladdierer für binäre Signale enthaltend mindestens eine als Majoritätsgatter arbeitende logische Stufe, deren drei Eingängen ein Addenden-, Augenden- und Übertragsignal zugeführt sind und deren Majoritätsausgang ein Übertrag-Ausgangssignal liefert.

Es ist ein aus Parametronkreisen aufgebauter Volladdierer bekannt, der vier Parametronkreise enthält, von denen der das Summensignal liefernde Kreis als Majoritätsgatter arbeitet. Der bekannte Volladdierer benötigt außerdem noch zwei Negatoren.

Durch die Erfindung soll ein noch einfacherer Volladdierer angegeben werden, der außerdem aus drei identischen Stufen aufgebaut werden kann, so daß die benötigten Stufen in größerer Stückzahl und damit wirtschaftlicher hergestellt werden können.

Ein Volladdierer für binäre Signale, der mindestens eine-als. Majoritätsgatter arbeitende logische Stufe enthält, dererr drei Eingängen ein Addenden-, Augenden- und Ubertragungssignal zugeführt sind und deren Majoritätsausgang ein Übertrag-Ausgangssignal liefert, ist gemäß der Erfindung dadurch gekennzeichnet, daß die das Übertrag-Ausgangssignal liefernde logische Stufe einen zweiten Ausgang aufweist, der ein Kein-Übertrag-Ausgangssignal liefert, das das Addenden-, Augenden- und Kein-Übertrag-Signal Eingängen eines zweiten Majoritätsgatters zugeführt sind, dessen Majoritäts-Ausgagngssignal sowie das Kein-Übertrag-Ausgangssignal des ersten Gatters und das Übertragsignal Eingängen eines dritten Majoritätsgatters zugeführt sind, dessen Majoritätsausgang ein Summensignal liefert. Die obenerwähnte Vereinheitlichung wird gemäß einer Weiterbildung der Erfindung dadurch erreicht, daß die drei logischen Stufen identisch aufgebaut sind.

In den Zeichnungen bedeuten:

Fig. 1 ein Schaltbild eines Ausführungsbeispieles eines erfindungsgemäßen Adders,

Fig. 2 ein Schaltbild eines Majoritäts-Minoritäts-Gatters, das in der in Fig. 1 dargestellten Schaltungsanordnung Verwendung finden kann, und

F i g. 3 ein Schaltbild einer anderen Ausführungsform eines Majoritäts-Minoritäts-Gatters, das ebenfalls verwendet werden kann.

Ein Minoritätsgatter ist eine Einrichtung oder Schaltungsanordnung, die eine Anzahl von Eingängen und einen einzigen Ausgang besitzt. Der Ausgangswert ist der Wert der Minorität der Eingänge. Ein Majoritätsgatter ist eine ähnliche Einrichtung, der Ausgangswert ist jedoch der Wert der Majorität oder Mehrzahl der Eingänge. Um den unbestimmten Fall Anmelder:

Radio Corporation of America, New York, N. Y.

(V. St. A.)

Vertreter:

Dr.-Ing. E. Sommerfeld
und Dr. D. v. Bezold, Patentanwälte,
München 23, Dunantstr. 6

Als Erfinder benannt:

Abraham Harel, Framingham, Mass. (V. St. A.)

Beanspruchte Priorität:

V. St. v. Amerika vom 17. Oktober 1960 (63 148)

auszuschließen, müssen die Gatter jeweils eine ungerade Anzahl von Eingängen besitzen.

In den Schaltungsanordnungen nach der Erfindung finden Einrichtungen oder Schaltungseinheiten Verwendung, die als zusammengesetzte oder Verbund-Majoritäts-Minoritäts-Gatter bekannt sind. Solche Gatter sind Schaltungsanordnungen, die Eingangsklemmen für eine ungerade Anzahl von Eingangssignalen und eine erste und eine zweite Ausgangsklemme besitzen, wobei am ersten Ausgang der Wert der Majorität der Eingänge und am zweiten Ausgang der Wert der Minorität der Eingänge auftreten. Eine derartige Schaltungsanordnung soll im folgenden einfach als Majoritäts-Minoritäts-Gatter bezeichnet werden.

Der in F i g. 1 dargestellte Binäradder enthält drei Majoritäts-Minoritäts-Gatter 11, 12, 13, die alle praktisch identisch sind. Die Eingangssignale der Gatter entsprechen Binärziffern. Eine negative Spannung in der Größenordnung von — 6 V oder ähnlich kann die Binärziffer 1 und das Fehlen einer negativen Spannung die Binärziffer 0 darstellen.

Den drei Eingangsklemmen a, b, c des ersten Majoritäts-Minoritäts-Gatters 11 werden Signale zugeführt, die den Eingangsgrößen, nämlich dem Addenden A, Augenden B und Übertrag C entsprechen.

Als einen Ausgang liefert dieses Gatter eine Übertragsgröße K, die an einer ersten Ausgangsklemme d abnehmbar ist. Dieses Gatter liefert außerdem eine Kein-Übertrag-Größe X, die an einer zweiten Ausgangsklemme abgenommen werden kann. Die Kein-Übertrag-Größe wird mittels einer geeigneten Leitung oder einem Übertragungskanal als eines der Eingangssignale dem zweiten Majoritäts-Minoritäts-

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Gatter 12 und dem dritten Majoritäts-Minoritäts-Gatter 13 zugeführt. Die Eingangsgrößen A und B werden ebenfalls den Eingangsklemmen des Majoritätsgatters 12 zugeführt. Das Majoritäts-Ausgangssignal des Gatters 12 ist eines der Eingangssignale des Gatters 13. Der dritte Eingang des Gatters 13 ist das Übertrag-Eingangssignal C. Von der Majoritäts-Ausgangsklemme e des dritten Gatters kann ein Summensignal S abgenommen werden.

über einen Widerstand 23 zugeführt und reicht aus, den Transistor gesperrt zu halten, solange keine oder nur eine binäre 1 dem Eingang zugeführt wird. Sind zwei oder drei der Eingangssignale eine binäre 1, so leitet der Transistor.

Die in Fig. 2 dargestellte Schaltungsanordnung arbeitet folgendermaßen: Sind die drei Eingangssignale A, B, C alle binär 0 (OV) oder ist nur eines der drei Eingangssignale eine binäre 1 (-6V), so

A	B	C	K	MAJ (12)	5	K
0	0	0	1	0	0	0
0	0	1	1	0	1	0
0	1	0	1	1	1	0
0	1	1	0	0	0	1
1	0	0	1	1	1	0
1	0	1	0	0	0	1
1	]	0	0	]	0	1
1	1	1	0	1	1	1

Die Arbeitsweise des in F i g. 1 dargestellten Voll- io bleibt der Transistor 14 gesperrt. Der Strom durch adders entspricht der folgenden Tabelle: den Transformator 16 ändert sich nicht, er bleibt

praktisch Null, so daß der Majoritäts- und der Minorkäts-Gatterausgang ihren Ruhewert behalten. Der Majoritätsausgang entspricht also einer binären 0 (0 V) und der Minoritätsausgang einer binären 1 (-6V).

Sind zwei oder mehr Eingänge binär 1, so wird der Transistor 14 in den leitenden Bereich ausgesteuert. An der Sekundärwicklung 17 entsteht eine Spannung 20 von — 6 V, so daß der an der Klemme d abnehmbare Majoritätsausgang binär 1 ist. An der Sekundärwicklung 18 entsteht eine Spannung von +6 V, die von der —6 V betragenden Vorspannung, die an In Worten ausgedrückt, sagt die obenstehende dieser Wicklung liegt, abgezogen wird, so daß sich Funktionstabelle aus, daß der Volladder die Summe 1 25 der resultierende Ausgang 0 V ergibt. Der an der dann liefert, wenn eine oder drei der Eingangs- Klemme e abnehmbare Minoritätsausgang ist daher größen A, B und C den Wert 1 besitzen. Der Über- binär 0.

trag 1 wird dann erzeugt, wenn zwei oder drei Ein- F i g. 3 zeigt einen anderen Typ eines Majoritätsgangssignale 1 sind. MinoritätsGatters, das ebenfalls in dem in Fig. 1

Die Arbeitsweise der Schaltungsanordnung ist am 30 dargestellten Adder verwendet werden kann. Die besten an Hand eines Beispieles verständlich. An- Schaltungsanordnung enthält einen ersten und einen genommen, der /4-Eingang sei 0 und die Eingänge B zweiten PNP-Transistor 32, 33. Die Emitter beider und C seien 1. In diesem Fall ist der Majoritätsaus- Transistoren sind mit Masse verbunden, beide Kolgang des Gatters 11 K= 1 und der Minoritätsaus- lektoren sind über einen Arbeitswiderstand an eine gang K=O in Übereinstimmung mit obenstehender 35 Stromquelle —V angeschlossen. Die Basis des Tran-Funktionstabelle, sistors 32 ist über einen Widerstand 34 mit einer eine Die drei Eingänge des Gatters 12 sind nun: positive Vorspannung liefernden Stromquelle ver- £=0, /4=0 und B = I. Der Majoritätsausgang des bunden. Diese Vorspannung besitzt eine ausreichende Gatters 12 ist daher 0. Größe, um den Transistor gesperrt zu halten, wenn Die drei Eingänge des Gatters 13 sind: 0 (Majori- 40 nicht zwei Eingangssignale gleichzeitig zugeführt tätsausgang des Gatters 12), X=O und C=I. Dem- werden. Die Basis des Transistors 33 ist über einen

Widerstand 35 mit einer eine negative Vorspannung liefernden Spannungsquelle verbunden. Diese Vorspannung besitzt eine derartige Größe, daß sie den Transistor 33 im leitenden Zustand hält, solange er kein Ausgangssignal vom Transistor 32 erhält.

Die in Fig. 3 dargestellte Schaltungsanordnung arbeitet folgendermaßen: Sind alle drei Eingangssignale A, B, C binär 0 oder sind zwei der drei Ein-14, dessen Emitter mit Masse verbunden ist. Der 50 gangssignale binär 0, so bleibt der Transistor 32 geKollektor des Transistors ist über eine Primärwick- sperrt und eine binäre 1 (-6V) erscheint an der lung 15 eines Transformators 16 an eine Betriebs- Minoritätsausgangsklemme 36. Der Transistor 33 Spannungsquelle angeschlossen, die in Fig. 2 die leitet während dieser Zeit und eine binäre 0 (OV) Bezeichnung — 22,5 V trägt. Ein Widerstand 30 und erscheint an der Majoritäts-Ausgangsklemme 37. eine Diode 31, die in Serie parallel zur Wicklung 15 55 Wenn zwei oder mehr Eingangssignale binär 1 sind, geschaltet sind, dienen als Dämpfungsglied. Der wird der Transistor 32 in den Bereich starker Strom-Transformator 16 trägt zwei gegensinnig gewickelte leitung ausgesteuert und eine binäre 0 (0 V) erscheint Sekundärwicklungen, die erste Wicklung 17 liefert an der Ausgangsklemme 36. Dieses Ausgangssignal das Majoritäts-Ausgangssignal und die andere Wick- wird über einen Kopplungswiderstand 38 der Basis lung 18 das Minoritäts-Ausgangssignal. Das eine 60 des Transistors 33 zugeführt und sperrt diesen prak-Ende der Wicklung 17 liegt an Masse. Das eine Ende tisch völlig. Dadurch kann die Kollektorspannung der Sekundärwicklung 18 ist an eine — 6 V führende
Klemme angeschlossen.

Die Eingangssignale A, B und C werden drei Eingangsklemmen a, b, c zugeführt, die über Widerstände 19, 20 bzw. 21 mit der Basis 22 verbunden sind. Die Basis ist durch eine positive Spannung von 6 V in Sperr-Richtung vorgespannt; diese Spannung wird

entsprechend liefert der Majoritätsausgang des Gatters 13 den Wert 5=0 entsprechend obiger Funktionstabelle. Auf entsprechende Weise läßt sich die ganze Funktionstabelle verifizieren.

Fig. 2 zeigt ein neuartiges Majoritäts-Minoritäts-Gatter, das in dem in Fig. 1 dargestellten Adder verwendet werden kann. Die in Fig. 2 dargestellte Schaltungsanordnung enthält einen PNP-Transistor

dieses Transistors auf etwa — 6 V ansteigen, und eine binäre 1 erscheint an der Ausgangsklemme 37.

Claims

Patentansprüche:

1. Volladdierer für binäre Signale enthaltend mindestens eine als Majoritätsgatter arbeitende logische Stufe, deren drei Eingängen ein Add-

enden-, Augenden- und Ubertragsignal zugeführt sind und deren Majoritätsausgang ein Übertrag-Ausgangssignal liefert, dadurch gekennzeichnet, daß die das Ubertrag-Ausgangssignal (K) liefernde logische Stufe (11) einen zweiten Ausgang aufweist, der ein Kein-Übertrag-Ausgangssignal liefert; daß das Addenden-, Augenden- und Kein-Übertrag-Signal Eingängen eines zweiten Majoritätsgatters (12) zugeführt sind, dessen Majoritäts-Ausgangssignal sowie das Kein-Übertrag-Ausgangssignal des ersten Gatters und das Übertragsignal Eingängen eines dritten Majoritätsgatters (13) zugeführt sind, dessen Majoritätsausgang (e) ein Summensignal (S) liefert.

2. Volladdierer nach Anspruch 1, dadurch gekennzeichnet, daß die drei logischen Stufen (11, 12,13) identisch aufgebaut sind.

In Betracht gezogene Druckschriften:
»Proc. J. R. E«, April 1959, S. 516 bis 523;
»Electronics«, 3. 6.1960, S. 73 bis 78;
»High Speed Comp. Devices«, McGran Hill Book Comp., Inc., New York, 1950, S. 285 bis 287.

Hierzu 1 Blatt Zeichnungen

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