DE112021001610T5

DE112021001610T5 - Fehlerkorrekturverfahren bei verschachtelten ADC für Ethernet-PHY

Info

Publication number: DE112021001610T5
Application number: DE112021001610.5T
Authority: DE
Inventors: Raghu Ganesan; Saravanakkumar RADHAKRISHNAN; Laxmanbhai Rajai Kalpesh; Soumyajit ROUL; Sumantra SETH
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 2020-03-13
Filing date: 2021-03-15
Publication date: 2022-12-29
Also published as: WO2021184002A1; DE112021001637T5; US20210288684A1; US11469785B2; US20210288656A1; CN115004556A; WO2021184000A1; CN115211041A; US11374601B2; WO2021183998A1; CN115298965A; DE112021001629T5

Abstract

Eine Empfängerschaltung enthält einen verschachtelten ADC (106), eine erste Verzögerungsschaltung (112), eine zweite Verzögerungsschaltung (114), einen ersten Verarbeitungskanal, einen zweiten Verarbeitungskanal und eine Taktungsfehler-Detektorschaltung des verschachtelten ADC (206). Der verschachtelte ADC (106) enthält parallel einen ersten ADC (108) und einen zweiten ADC (110). Die erste Verzögerungsschaltung (112) verzögert ein erstes Taktsignal, das dem ersten ADC bereitgestellt wird (108). Die zweite Verzögerungsschaltung (114) verzögert ein zweites Taktsignal, das dem zweiten ADC bereitgestellt wird (110). Der erste Verarbeitungskanal verarbeitet Datenabtastungen, die durch den ersten ADC bereitgestellt werden (108), und enthält einen ersten Doppelbegrenzer (138). Der zweite Verarbeitungskanal verarbeitet Datenabtastungen, die durch den zweiten ADC bereitgestellt werden (110), und enthält einen zweiten Doppelbegrenzer (140). Die Taktungsfehler-Detektorschaltung des verschachtelten ADC (206) steuert eine Verzögerung der ersten Verzögerungsschaltung (112) und der zweiten Verzögerungsschaltung (114) basierend auf einem Ausgangssignal des ersten Doppelbegrenzers (138) und einem Ausgangssignal oder einem Eingangssignal des zweiten Doppelbegrenzers (140).

Description

HINTERGRUND
Da die Betriebsfrequenz und Komplexität elektronischer Vorrichtungen (zum Beispiel Ethernet-Transceiver) zunimmt, müssen die in den Vorrichtungen enthaltenen Analog-zu-Digital-Wandler (ADCs) mit höheren Abtastraten arbeiten. Typischerweise muss ein ADC, der mit ausreichend hohen Abtastraten arbeiten kann, einen Kompromiss zwischen der Wandlungsauflösung und der hohen Abtastrate eingehen. Eine zeitverschachtelte ADC-Anordnung wird üblicherweise verwendet, wenn ein einzelner ADC nicht in der Lage ist, die erforderliche Abtastrate zu erreichen und gleichzeitig die gewünschte Umwandlungsauflösung bereitzustellen. Eine zeitverschachtelte ADC-Anordnung enthält mehrere parallel angeordnete ADCs, wobei jedem der mehreren ADCs ein zu wandelndes Signal bereitgestellt werden soll. Jeder der ADCs ist für die Umwandlung nur eines Teils des Signals verantwortlich und kann daher die Umwandlung mit einer langsameren Rate durchführen. Wenn beispielsweise eine zeitverschachtelte ADC-Anordnung über M parallel angeordnete ADCs verfügt, wobei M eine ganze Zahl ist, dann muss jeder der M ADCs das Signal nur bei 1/M der gewünschten Abtastrate umwandeln können.
KURZDARSTELLUNG
In einem Beispiel enthält eine Empfängerschaltung einen verschachtelten Analog-zu-Digital-Wandler (ADC), eine erste Verzögerungsschaltung, eine zweite Verzögerungsschaltung, einen First-in-First-out- bzw. FIFO-Speicher, einen Verarbeitungskanal und eine Taktungsfehler-Detektorschaltung des verschachtelten ADC. Der verschachtelte ADC enthält einen ersten ADC und einen zweiten ADC. Der erste ADC enthält einen Takteingang. Der zweite ADC enthält einen Takteingang und ist parallel mit dem ersten ADC gekoppelt ist. Die erste Verzögerungsschaltung enthält einen Takteingang, einen Steuereingang und einen Taktausgang. Der Takteingang ist an eine Taktquelle gekoppelt. Der Taktausgang ist an den Takteingang des ersten ADC gekoppelt. Die zweite Verzögerungsschaltung enthält einen Takteingang, einen Steuereingang und einen Taktausgang. Der Takteingang der zweiten Verzögerungsschaltung ist an die Taktquelle gekoppelt. Der Taktausgang der zweiten Verzögerungsschaltung ist an den Takteingang des zweiten ADC gekoppelt. Der FIFO-Speicher ist an den verschachtelten ADC gekoppelt. Der Verarbeitungskanal ist an den FIFO-Speicher gekoppelt. Der Verarbeitungskanal enthält einen Doppelbegrenzer. Der Doppelbegrenzer enthält einen Ausgang. Die Taktungsfehler-Detektorschaltung des verschachtelten ADC enthält einen Eingang, einen ersten Ausgang und einen zweiten Ausgang. Der Eingang der Taktungsfehler-Detektorschaltung des verschachtelten ADC ist an den Ausgang des Doppelbegrenzers gekoppelt. Der erste Ausgang der Taktungsdetektorschaltung des verschachtelten ADC ist an den Steuereingang der ersten Verzögerungsschaltung gekoppelt. Der zweite Ausgang der Taktungsdetektorschaltung ist an den Steuereingang der zweiten Verzögerungsschaltung gekoppelt.
In einem anderen Beispiel enthält eine Empfängerschaltung einen verschachtelten ADC, eine erste Verzögerungsschaltung, eine zweite Verzögerungsschaltung, einen ersten Verarbeitungskanal, einen zweiten Verarbeitungskanal und eine Taktungsfehler-Detektorschaltung des verschachtelten ADC. Der verschachtelte ADC enthält einen ersten ADC und einen zweiten ADC parallel mit dem ersten ADC. Die erste Verzögerungsschaltung ist konfiguriert, ein erstes Taktsignal, das dem ersten ADC bereitgestellt wird, zu verzögern. Die zweite Verzögerungsschaltung ist konfiguriert, ein zweites Taktsignal, das dem zweiten ADC bereitgestellt wird, zu verzögern. Der erste Verarbeitungskanal ist konfiguriert, Datenabtastungen, die durch den ersten ADC bereitgestellt werden, zu verarbeiten, und enthält einen ersten Doppelbegrenzer. Der zweite Verarbeitungskanal ist konfiguriert, Datenabtastungen, die durch den zweiten ADC bereitgestellt werden, zu verarbeiten, und enthält einen zweiten Doppelbegrenzer. Die Taktungsfehler-Detektorschaltung des verschachtelten ADC ist konfiguriert, eine erste Verzögerung der ersten Verzögerungsschaltung und eine zweite Verzögerung der zweiten Verzögerungsschaltung basierend auf einem Ausgangssignal des ersten Doppelbegrenzers und einem Ausgangssignal oder einem Eingangssignal des zweiten Doppelbegrenzers zu steuern.
In einem weiteren Beispiel enthält eine Empfängerschaltung eine analoge vorgeschaltete Schaltung und einen Digitalsignal-Verarbeitungsschaltung. Die analoge vorgeschaltete Schaltung enthält einen verschachtelten ADC. Der verschachtelte ADC enthält einen ersten ADC und einen zweiten ADC. Die Digitalsignal-Verarbeitungsschaltung ist an die analoge vorgeschaltete Schaltung und einen ersten Verarbeitungskanal, einen zweiten Verarbeitungskanal und eine ADC-Verstärkungssteuerschaltung gekoppelt. Die ADC-Verstärkungssteuerschaltung ist konfiguriert, eine Amplitude von Datenabtastungen, die durch den zweiten ADC bereitgestellt werden, basierend auf einem Eingang des ersten Doppelbegrenzers, einem Ausgang des ersten Doppelbegrenzers, einem Eingang des zweiten Doppelbegrenzers und einem Ausgang des zweiten Doppelbegrenzers anzupassen.
In noch einem weiteren Beispiel enthält ein Verfahren, ein Signal unter Verwendung eines ersten Analog-zu-Digital-Wandlers (ADC) und eines zweiten ADC eines verschachtelten ADC zu digitalisieren. Ein Taktungsfehler des zweiten ADC relativ zu dem ersten ADC wird durch Vergleichen von Zwischensymbolinterferenz (ISI) in den Abtastungen des ersten ADC und ISI in den Abtastungen des zweiten ADC bestimmt. Eine Taktung eines ersten Takts, der dem ersten ADC bereitgestellt wird, oder eine Taktung eines zweiten Takts, der dem zweiten ADC bereitgestellt wird, wird basierend auf dem Taktungsfehler angepasst.
Figurenliste
Für eine ausführliche Beschreibung von verschiedenen Beispielen wird jetzt auf die beigefügten Zeichnungen Bezug genommen, von denen:

die 1A und 1B ein Blockdiagramm für beispielhafte Schaltungen der physikalischen Empfängerschicht zeigen, die eine Korrektur für Zeit- und Verstärkungsfehler des verschachtelten Analog-zu-Digital-Wandlers (ADC) enthält.
2 ein Blockdiagramm für beispielhafte Schaltungen der physikalischen Empfängerschicht zeigt, die Zeitfehler der verschachtelten ADC unter Verwendung eines Fehlers eines einzelnen Doppelbegrenzers korrigieren.
3 ein Blockdiagramm für beispielhafte Schaltungen der physikalischen Empfängerschicht zeigt, die Zeitfehler der verschachtelten ADC durch Vergleichen von Nachläufer-Zwischensymbolinterferenz zwischen ADCs korrigieren.
4 ein Ablaufdiagramm für ein Verfahren für Fehlerkorrektur eines verschachtelten ADC in einem Empfänger zeigt.
5 einen Graphen von detektierten Zeitfehlern des verschachtelten ADC in den Schaltungen der physikalischen Empfängerschicht der 1A und 1B zeigt.
6 einen Graphen der Zeitfehlerkorrektur des verschachtelten ADC in den Schaltungen der physikalischen Empfängerschicht der 1A und 1B zeigt.
7 einen Graphen des mittleren quadratischen Fehlers in Schaltungen der physikalischen Empfängerschicht mit und ohne Anwendung von Zeitfehlerkorrektur auf einen verschachtelten ADC zeigt.

Die gleichen Bezugszeichen werden in den Zeichnungen verwendet, um gleiche oder ähnliche Merkmale (nach Funktion und/oder Struktur) darzustellen.
AUSFÜHRLICHE BESCHREIBUNG VON BEISPIELHAFTEN AUSFÜHRUNGSFORMEN
In Hochgeschwindigkeitsanwendungen wie Ethernet ist die Abtastrate des Analog-zu-Digital-Wandlers (ADC), der analoge Signale (z. B. empfangene Ethernet-Signale) digitalisiert, recht hoch (z. B. nahe bei einem Gigahertz). In einem Ethernet-Empfänger wird ein verschachtelter ADC verwendet, um die Systemkosten zu senken. Verschachtelungsfehler, die durch Fehlanpassungen in den ADCs des verschachtelten ADC verursacht werden, beeinträchtigen das Signal-Rausch-Verhältnis des Ethernet-Empfängers. Zeitverschachtelte ADCs leiden unter Versatz-, Verstärkungs- und Phasenschieflauf-Fehlanpassungen zwischen den parallelen ADCs. Das durch diese Fehlanpassungen erzeugte Rauschen wird durch die digitale Entzerrung im Empfänger verstärkt und beeinflusst die Bitfehlerraten- bzw. BER-Leistung und die Kabelreichweite.
Einige verschachtelte ADC-Systeme, die Schmalbandsignale verarbeiten, beinhalten eine Fehlerschätzung in der Frequenzdomäne und eine Firmware-basierte Nachbearbeitung zur Korrektur von Zeit- und/oder Verstärkungsfehlanpassungen in den verschachtelten ADCs. Diese zusätzlichen Merkmale (z. B. schnelle Fourier-Transformation (FFT) und Mikroprozessor-Hardware) erhöhen jedoch die Systemkosten.
Die Empfänger einiger beispielhafter Ausführungsformen stellen eine Fehlanpassungskorrektur über die ADCs des verschachtelten ADC ohne FFT oder Mikroprozessor-Hardware bereit. Die Empfänger einiger beispielhafter Ausführungsformen enthalten eine Taktungsfehler-Detektorschaltung des verschachtelten ADC, die Zeitversatzfehler im verschachtelten ADC korrigiert. Die Taktungsfehler-Detektorschaltung des verschachtelten ADC vergleicht die erste Nachläufer-Zwischensymbolinterferenz (ISI) der ADCs, die aufgrund von Abtastzeitversatz über die ADCs hinweg unterschiedlich ist, und wendet die Differenz zur Steuerung der verschachtelten ADC-Zeitfehlerkorrektur unter Verwendung einer analogen Verzögerungsschaltung in den Taktpfaden zu den ADCs an. Nachläufer-ISI bezieht sich auf ISI, die aus einem später übertragenen Symbol resultiert. Nachläufer-ISI kann mit Hilfe von Entscheidungsrückmeldungsentzerrung reduziert werden.
Die Empfänger einiger beispielhafter Ausführungsformen enthalten außerdem Verstärkungsfehler-Korrekturschaltungen. Die Verstärkungsfehler-Korrekturschaltungen bestimmen Verstärkungsfehler über ADCs basierend auf Doppelbegrenzereingängen und -ausgängen. Der Verstärkungsfehler wird unter Verwendung eines Multiplizierers in mindestens einem ADC-Verarbeitungspfad korrigiert.
Die 1A und 1B zeigen ein Blockdiagramm für beispielhafte Schaltungen der physikalischen Empfängerschicht (PHY) 100, die Korrektur für Zeit- und Verstärkungsfehler der verschachtelten ADC enthalten. Ausführungsformen der Schaltungen der physikalischen Empfängerschicht können in drahtgebundenen Empfängern wie Ethernet-Empfänger oder in drahtlosen Empfängern (wie Zelltelefon-Empfänger und 5G-Empfänger) angewandt werden. Die Schaltungen der physikalischen Empfängerschicht 100 enthalten eine analoge vorgeschaltete Schaltung 102 (in 1A gezeigt) und eine Digitalsignal-Verarbeitungsschaltung 104 (in den 1A und 1B gezeigt). Die analoge vorgeschaltete Schaltung 102 empfängt übertragene Signale und digitalisiert die empfangenen Signale für Verarbeitung durch die Digitalsignal-Verarbeitungsschaltung 104. Die Digitalsignal-Verarbeitungsschaltung 104 verarbeitet die digitalisierten Signale, um den Kanal zu kompensieren, durch den die Signale zu der Digitalsignal-Verarbeitungsschaltung 104 passieren. Die analoge vorgeschaltete Schaltung 102 enthält einen verschachtelten ADC 106, eine Taktquelle 150, eine Verzögerungsschaltung 112 und eine Verzögerungsschaltung 114. Die Taktquelle 150 erzeugt Taktsignale, die die Umwandlungstaktung des verschachtelten ADC 106 steuern. In einigen Implementierungen empfängt die Taktquelle 150 ein Eingangstaktsignal von einer Oszillatorschaltung wie eine phasenverriegelte Schleife, die es gestattet, die Phase des Eingangstaktsignals anzupassen (durch Anpassen einer auf das Eingangstaktsignal angewandten Verzögerung), und das Eingangstaktsignal durch zwei zur Bereitstellung für den verschachtelten ADC 106 dividiert. Für die beispielhaften Ausführungsformen, die M verschachtelte ADCs enthalten, würde das Eingangstaktsignal durch M dividiert werden. Der verschachtelte ADC 106 enthält einen ADC 108 und einen ADC 110, der parallel mit dem ADC 108 verbunden ist. Die ADCs 108 und 110 können zum Beispiel Flash-ADCs, Pipeline-ADCs oder ADCs basierend auf Spannung-zu-Verzögerung-Technologie (z. B. ADCs basierend auf Komparatoren/Verzögerungen, die nach dem Prinzip von Vergleichen basierend auf Signalverzögerung im Gegensatz zu Signalgrößen arbeiten) sein. Der ADC 108 enthält einen Eingang 108A, der an einen Eingang 110A des ADC 110 gekoppelt ist. Der Eingang 108A ist an einen Verstärker mit programmierbarer Verstärkung (PGA) 105 gekoppelt und der PGA 105 ist an eine Hochpassfilterschaltung 103 gekoppelt.
Die Verzögerungsschaltung 112 leitet ein Taktsignal von der Taktquelle 150 zu dem ADC 108. Die Verzögerungsschaltung 114 leitet ein Taktsignal von der Taktquelle 150 zu dem ADC 110. Die Verzögerungsschaltung 112 und die Verzögerungsschaltung 114 verzögern die Taktsignale, die dem ADC 108 und dem ADC 110 bereitgestellt werden, um variable Verzögerungen in dem ADC 108 und dem ADC 110 oder den Taktwegen zu dem ADC 108 und dem ADC 110 zu kompensieren. Die Verzögerungsschaltungen 112 und 114 können zum Beispiel eine auswählbare Anzahl von Zwischenspeichern, die in Reihe verbunden sind, um eine Variation bei der Verzögerung zu gestatten, enthalten. Die Verzögerungsschaltung 112 enthält einen Eingang 112A, der an die Taktquelle 150 gekoppelt ist, einen Ausgang 112C, der an den Takteingang 108B des ADC 108 gekoppelt ist, und einen Steuereingang 112B, der an die Digitalsignal-Verarbeitungsschaltung 104 zum Empfangen eines Verzögerungssteuersignals gekoppelt ist. Die Verzögerungsschaltung 114 enthält einen Eingang 114A, der an die Taktquelle 150 gekoppelt ist, einen Ausgang 114C, der an den Takteingang 110B des ADC 110 gekoppelt ist, und einen Steuereingang 114B, der an die Digitalsignal-Verarbeitungsschaltung 104 zum Empfangen eines Verzögerungssteuersignals gekoppelt ist.
Die Digitalsignal-Verarbeitungsschaltung 104 enthält einen First-in-First-out- bzw. FIFO-Speicher 116. Der FIFO-Speicher 116 speichert digitale Abtastungen, die von dem verschachtelten ADC 106 empfangen werden, und stellt jede Abtastung einem der mehreren Verarbeitungskanälen bereit. Verarbeitungskanal 120 und Verarbeitungskanal 122 sind in 1B dargestellt. Verarbeitungskanal 120 empfängt, von dem FIFO-Speicher 116, und verarbeitet digitale Abtastungen, die durch den ADC 108 produziert werden. Verarbeitungskanal 122 empfängt, von dem FIFO-Speicher 116, und verarbeitet digitale Abtastungen, die durch den ADC 110 produziert werden. Demgemäß verarbeitet jeder Verarbeitungskanal digitale Abtastungen, die von einem des ADC 108 oder des ADC 110 produziert werden. Implementierungen der Digitalsignal-Verarbeitungsschaltung 104 enthalten mehr als zwei Verarbeitungskanäle. Zum Beispiel enthält eine Implementierung der Digitalsignal-Verarbeitungsschaltung 104 sechs Verarbeitungskanäle, wobei drei der Verarbeitungskanäle Abtastungen verarbeiten, die durch den ADC 108 produziert werden, und drei der Verarbeitungskanäle Abtastungen verarbeiten, die durch den ADC 110 produziert werden.
Jeder Verarbeitungskanal enthält Entzerrungs- und Echoauslöschungsschaltungen 107, einen Addierer und einen Doppelbegrenzer. Die Entzerrungs- und Echoauslöschungsschaltungen 107 enthalten Echoauslöschungsschaltungen 124, eine Multipliziererschaltung (z. B. Multiplizierer 126 oder 128), einen Digitalentzerrer 130 und einen Vorwärtsentzerrer 132. In dem Verarbeitungskanal 120 sind die Echoauslöschungsschaltungen 124 an den Digitalentzerrer 130 über den Multiplizierer 128 gekoppelt und der Vorwärtsentzerrer 132 ist an den Doppelbegrenzer 138 über den Addierer 134 gekoppelt. Die Echoauslöschungsschaltungen 124 multiplizieren empfangene Symbole mit Echoauslöschungskoeffizienten, um das Echo in dem empfangenen Signal zu reduzieren. Der Digitalentzerrer 130 ist ein Digitalfilter, das ISI aufgrund des Übertragungskanals korrigiert. Der Vorwärtsentzerrer 132 korrigiert Vorläufer-ISI (ISI, die aus einem vorher übertragenen Symbol resultiert). Der Vorwärtsentzerrer 132 kann unter Verwendung eines Filters mit endlicher Impulsantwort (FIR) implementiert werden. Der Multiplizierer 128 enthält einen Eingang 128A, der an den Ausgang 124A der Echoauslöschungsschaltungen 124 gekoppelt ist. Ein Ausgang 128C des Multiplizierers 128 ist an einen Eingang 130A des Digitalentzerrers 130 gekoppelt. Der Addierer 134 enthält einen Eingang 134A, der (über den Vorwärtsentzerrer 132) an den Ausgang 130C des Digitalentzerrers 130 gekoppelt ist, und einen Ausgang 134C, der an den Eingang 138A des Doppelbegrenzers 138 gekoppelt ist.
In dem Verarbeitungskanal 122 sind die Echoauslöschungsschaltungen 124 an den Digitalentzerrer 130 über den Multiplizierer 126 gekoppelt und der Vorwärtsentzerrer 132 ist an den Doppelbegrenzer 140 über den Addierer 136 gekoppelt. Der Multiplizierer 126 enthält einen Eingang 126A, der an den Ausgang 124B der Echoauslöschungsschaltungen 124 gekoppelt ist. Ein Ausgang 126C des Multiplizierers 126 ist an einen Eingang 130B des Digitalentzerrers 130 gekoppelt. Der Addierer 136 enthält einen Eingang 136A, der (über den Vorwärtsentzerrer 132) an den Ausgang 130D des Digitalentzerrers 130 gekoppelt ist, und einen Ausgang 136C, der an den Eingang 140A des Doppelbegrenzers 140 gekoppelt ist.
Die Digitalsignal-Verarbeitungsschaltung 104 enthält eine Verstärkungsfeinsteuerschaltung 146, eine Entscheidungsrückmeldungsentzerrer- bzw. DFE-Schaltung 148, eine Taktwiederherstellungsschaltung 152, eine Verstärkungssteuerschaltung des verschachtelten ADC 144 und eine Taktungsfehler-Detektorschaltung des verschachtelten ADC 142, die jeweils an den Doppelbegrenzer 138 und/oder den Doppelbegrenzer 140 gekoppelt sind. Die Verstärkungsfeinsteuerschaltung 146 vergleicht das an den Doppelbegrenzern empfangene Signal mit einem im Voraus bestimmten Amplitudenwert und stellt die Verstärkung (oder die Dämpfung) ein, die über die Multiplizierer (z. B. die Multiplizierer 126 und 128) bereitgestellt wird, die an die Echoauslöschungsschaltungen 124 gekoppelt sind, um das empfangene Signal auf die im Voraus bestimmte Amplitude zu bringen. Die Verstärkungsfeinsteuerschaltung 146 ist an einen Eingang 128B des Multiplizierers 128 und einen Eingang 126B des Multiplizierers 126 gekoppelt, um die Feinverstärkung, die auf den Ausgang der Echoauslöschungsschaltungen 124 angewandt wird, durch den Multiplizierer 128 und den Multiplizierer 126 zu steuern.
Die DFE-Schaltung 148 dient zum Auslöschen von Nachläufer-ISI. Sie speichert die vergangenen Symbolentscheidungen in einem Schieberegister. Die DFE-Schaltung 148 schätzt außerdem DFE-Koeffizienten (oder die Nachläuferwerte) und speichert die vergangenen Symbolentscheidungen in einem Schieberegister. Die Koeffizienten werden angewandt, um die gespeicherten vergangenen Symbolentscheidungen zu gewichten und die Nachläufer-ISI wieder zu erschaffen, um sie am Doppelbegrenzereingang zu subtrahieren. Die DFE-Schaltung 148 ist an einen Eingang 134B des Addierers 134 und einen Eingang 136B des Addierers 136 gekoppelt, um dem Eingang des Doppelbegrenzers 138 und des Doppelbegrenzers 140 Entzerrungsrückmeldung bereitzustellen.
Die Taktwiederherstellungsschaltung 152 schätzt die Taktphase von dem empfangenen Signal und passt in der Taktquelle 150 die auf das Taktsignal angewandte Verzögerung an, um die Phase der Taktsignale einzustellen, die der Verzögerungsschaltung 112 und der Verzögerungsschaltung 114 bereitgestellt werden. Das Ziel der Phasenanpassung ist, die Kantentaktung der Taktsignale einzustellen, um das empfangene Signal an dem optimalen Punkt abzutasten.
Die ADC-Verstärkungssteuerschaltung 144 passt die Verstärkung des Signals in dem Verarbeitungskanal 122 an, um die Amplitude von durch den ADC 108 ausgegebenen Abtastungen und durch den ADC ausgegebenen Abtastungen 110 zu entzerren. Ein Eingang 144A der ADC-Verstärkungssteuerschaltung 144 ist an den Ausgang 140B des Doppelbegrenzers 140 gekoppelt. Ein Eingang 144B der ADC-Verstärkungssteuerschaltung 144 ist an den Ausgang 138B des Doppelbegrenzers 138 gekoppelt. Ein Eingang 144D der ADC-Verstärkungssteuerschaltung 144 ist an den Eingang 138A des Doppelbegrenzers 138 gekoppelt. Ein Eingang 144E der ADC-Verstärkungssteuerschaltung 144 ist an den Eingang 140A des Doppelbegrenzers 140 gekoppelt. Ein Multiplizierer 118 ist zwischen dem FIFO-Speicher 116 und den Echoauslöschungsschaltungen 124 gekoppelt, um die Amplitude von Abtastungen, die durch den ADC 110 produziert werden, basierend auf durch die ADC-Verstärkungssteuerschaltung 144 bereitgestellte Steuerung (ein Multipliziererwert) anzupassen. Der Multiplizierer 118 enthält einen Eingang 118A, der an einen Ausgang 116D des FIFO-Speichers 116 gekoppelt ist, einen Eingang 118B, der an den Ausgang 144C der ADC-Verstärkungssteuerschaltung 144 gekoppelt ist, und einen Ausgang 118C, der an einen Eingang 124C der Echoauslöschungsschaltungen 124 gekoppelt ist. Ein Eingang 124D der Echoauslöschungsschaltungen 124 ist an einen Ausgang 116C des FIFO-Speichers 116 gekoppelt. Demgemäß wird für die digitalen Abtastungen, die durch den ADC 110 erzeugt werden, eine Verstärkungsanpassung bereitgestellt, und für die digitalen Abtastungen, die durch den ADC 108 erzeugt werden, wird keine Verstärkungsanpassung bereitgestellt. Das heißt, dass die Verstärkung, die auf die durch den ADC 110 erzeugten digitalen Abtastungen angewandt wird, gleich der gemacht wird, die auf die durch den ADC 108 erzeugten digitalen Abtastungen angewandt wird. In einer alternativen beispielhaften Ausführungsform wird beiden digitalen Abtastungen, die durch den ADC 108 und den ADC 110 erzeugt werden, eine Verstärkungsanpassung bereitgestellt.
Die ADC-Verstärkungssteuerschaltung 144 bestimmt den Verstärkungsfehler des ADC 110 relativ zu dem ADC 108 basierend auf den Eingängen und dem Ausgang der Doppelbegrenzer 138 und 140. Rauschen an den Doppelbegrenzern 138 und 140 wird relativ zu Rauschen früher in dem Verarbeitungsweg reduziert, weil Echo durch die Echoauslöschungsschaltungen 124 ausgelöscht wird und ISI durch die DFE-Schaltung 148 entfernt wird. Die ADC-Verstärkungssteuerschaltung 144 nutzt die Ethernet-Modulation (PAM-3), um Verstärkungsfehler des verschachtelten ADC 106 zu bestimmen, ohne einen Multiplizierer oder Quadrierer zum Berechnen der Signalleistung zu verwenden. PAM-3 weist nur drei Stufen auf (1, 0 und -1). Die ADC-Verstärkungssteuerschaltung 144 faltet die Werte zu einer positiven Zahl, wendet eine einfache Subtraktion an und gibt nur dann einen Wert ungleich null zurück, wenn beide Symbolentscheidungen ungleich null sind. Anderenfalls würde die Bestimmung des Verstärkungsfehlers einen Multiplizierer oder Quadrierer erfordern. Die ADC-Verstärkungssteuerschaltung 144 berechnet den Verstärkungsfehler als: $i G a i n E r r = (a b s (y_{i}) - a b s (y_{0})) * a b s (\hat{y} 1) * a b s ({\hat{y}}_{0})$
wobei:
y₁ ein in den Doppelbegrenzer 140 eingegebenes Signal ist;
y₀ ein in den Doppelbegrenzer 138 eingegebenes Signal ist;
ŷ₁ ein durch den Doppelbegrenzer 140 ausgegebenes Signal ist; und
ŷ₀ ein durch den Doppelbegrenzer 138 ausgegebenes Signal ist; und
iGainErr ein Verstärkungsfehlerwert ist, der angewandt wird, um die Verstärkung des ADC 110 relativ zu dem ADC 108 zu korrigieren. Die Verstärkungskorrektur wird aktualisiert, wenn die Ausgänge der Doppelbegrenzer 138 und 140 ungleich null sind.
Die Taktungsfehler-Detektorschaltung des verschachtelten ADC 142 bestimmt den Taktungsfehler des ADC 110 relativ zu dem ADC 108 basierend auf den Ausgängen und den Eingängen der Doppelbegrenzer 138 und 140. In den Schaltungen der physikalischen Empfängerschicht 100 ist die ISI, die in den Verarbeitungskanälen vorkommt, die an den ADC 108 und den ADC 110 gekoppelt sind, aufgrund eines Abtastungszeitversatzes in dem ADC 108 und dem ADC 110 verschieden. Die Taktungsfehler-Detektorschaltung des verschachtelten ADC 142 vergleicht die Nachläufer-ISI, die in den Verarbeitungskanälen 120 und 122 vorkommt, um die Taktung des verschachtelten ADC 106 unter Verwendung der Verzögerungsschaltung 112 und der Verzögerungsschaltung 114 zu steuern. Die Taktungsfehler-Detektorschaltung des verschachtelten ADC 142 enthält einen Ausgang 142C, der an den Steuereingang 112B der Verzögerungsschaltung 112 gekoppelt ist, und einen Ausgang 142D, der an den Steuereingang 114B der Verzögerungsschaltung 114 gekoppelt ist, zum Steuern der Verzögerung der Verzögerungsschaltung 112 und der Verzögerungsschaltung 114. Die 2 und 3 zeigen Ausführungsformen der Taktungsfehler-Detektorschaltung des verschachtelten ADC 142.
In den Schaltungen der physikalischen Empfängerschicht 100 ist die Taktungs- und Verstärkungsfehlerkorrektur für den verschachtelten ADC 106 früh in dem Datenweg implementiert. Die Fehlerkorrektur ist vor den Echoauslöschungsschaltungen 124 implementiert, so dass die Echoauslöschungsschaltungen 124 fehlerkorrigierte Daten empfangen. Gleichermaßen sind die digitalen Entzerrungs- und Taktungswiederherstellungsoperationen unabhängig von den Taktungs- und Verstärkungsfehlern, die aus dem verschachtelten ADC 106 stammen.
2 zeigt ein Blockdiagramm für beispielhafte Schaltungen der physikalischen Empfängerschicht 200, die Zeitfehler des verschachtelten ADC unter Verwendung des Fehlers eines einzelnen Doppelbegrenzers korrigieren. Die Schaltungen der physikalischen Empfängerschicht 200 sind eine Implementierung der Schaltungen der physikalischen Empfängerschicht 100. Die Schaltungen der physikalischen Empfängerschicht 200 enthalten die analoge vorgeschaltete Schaltung 102 und eine Digitalsignal-Verarbeitungsschaltung 204. Die Digitalsignal-Verarbeitungsschaltung 204 enthält Entzerrungs- und Echoauslöschungsschaltungen 202, den Addierer 134, den Addierer 136, den Doppelbegrenzer 138, den Doppelbegrenzer 140, einen DFE 248 und eine Taktungsfehler-Detektorschaltung des verschachtelten ADC 206. Die Entzerrungs- und Echoauslöschungsschaltungen 202 enthalten den FIFO-Speicher 116, den Multiplizierer 118 und die in den 1A und 1B dargestellten Entzerrungs- und Echoauslöschungsschaltungen 107. Während nur zwei Verarbeitungswege in 2 dargestellt sind, enthalten Implementierungen der Schaltungen der physikalischen Empfängerschicht 200 eine beliebige Anzahl von Verarbeitungswegen, um durch den ADC 108 und den ADC 110 erzeugte Abtastungen zu verarbeiten. In alternativen beispielhaften Ausführungsformen können mehr (oder weniger) Verarbeitungswege genutzt werden und/oder mehr (oder weniger) ADCs genutzt werden.
Die Taktungsfehler-Detektorschaltung des verschachtelten ADC 206 schätzt die restliche ISI der Verarbeitungskanäle, die durch den ADC 110 erzeugte digitale Abtastungen verarbeiten. Der DFE 248 ist ausgelegt, nur die ISI auszulöschen, die in dem Verarbeitungskanal vorhanden ist, der durch den ADC 108 erzeugte digitale Abtastungen verarbeitet, weil nur der Doppelbegrenzerfehler des Doppelbegrenzers 138 für Anpassung der kleinsten mittleren Quadrate des DFE-Koeffizienten in dem DFE 248 verwendet wird. Die Taktungsfehler-Detektorschaltung des verschachtelten ADC 206 verwendet restliche ISI des Verarbeitungskanals, der durch den ADC 110 erzeugte digitale Abtastungen verarbeitet, für Zeitfehlerdetektion und Korrektur von Taktungsfehlern in dem verschachtelten ADC 106. Die Taktungsfehler-Detektorschaltung des verschachtelten ADC 206 berechnet Taktungsfehler als: $i t e d = - \sum_{I} {\hat{y}}_{0} (l) \cdot y_{1} (l)$
wobei:
ŷ₀ eine Kanalsymbolentscheidung ist, die durch den Doppelbegrenzer 138 produziert wird;
y₁ ein in den Doppelbegrenzer 140 eingegebenes Symbol ist; und
ited der Taktungsfehlerwert des verschachtelten ADC ist, der zur Korrektur der Taktung des ADC 108 und des ADC 110 über die Verzögerungsschaltung 112 und die Verzögerungsschaltung 114 verwendet wird und dadurch den Fehlerwert reduziert (d. h. die Differenz in der ISI reduziert, die in den zwei Verarbeitungskanälen vorkommt).
Die Gleichung (2) repräsentiert eine Korrelation von ŷ₀ und y₁. Wenn kein Fehler in der Taktung der ADCs 108 und 110 besteht, ist der Korrelationsausgang gleich 0, weil die ISI durch den DFE 248 ausgelöscht wird, und der DFE 248 wird verwendet, den Koeffizienten zu schätzen, der angewandt wird, um y₀ zu erzeugen. Wenn kein Zeitfehler des verschachtelten ADC besteht, erzeugt die Gleichung (2) null. Der Korrelationsausgang ist ungleich null (entweder positiv oder negativ in Abhängigkeit von dem Vorzeichen des Zeitfehlers), wenn ein Fehler in der Taktung der ADCs 108 und 110 besteht.
Die Taktungsfehler-Detektorschaltung des verschachtelten ADC 206 filtert den Taktungsfehler, um einen Taktungsfehler zu produzieren. Das Filtern kann den Taktungsfehlerdetektionsausgang integrieren (über die Gleichung 2). Wenn der integrierte Taktungsfehler einen Schwellenwert kreuzt, kann sich eine Taktungsfehlerkorrektur, die den Verzögerungsschaltungen 112 und 114 bereitgestellt wird, ändern, um die Taktung des Takts anzupassen. Wenn die durch die Taktungsfehler-Detektorschaltung des verschachtelten ADC 206 erzeugte Taktungsfehlerkorrektur auf die Verzögerungsschaltung 112 und die Verzögerungsschaltung 114 (und dadurch auf den verschachtelten ADC 106) angewandt wird, wird der DFE-Fehler des Verarbeitungskanals, der durch den ADC 108 erzeugte digitale Abtastungen verarbeitet, automatisch korrigiert.
Die Taktungsfehler-Detektorschaltung des verschachtelten ADC 206 enthält einen Eingang 206A, der an den Ausgang 138B des Doppelbegrenzers 138 gekoppelt ist, einen Eingang 206B, der an den Eingang 140A des Doppelbegrenzers 140 gekoppelt ist. Ein Ausgang 206C der Taktungsfehler-Detektorschaltung des verschachtelten ADC 206 ist an den Steuereingang 114B der Verzögerungsschaltung 114 gekoppelt und ein Ausgang 206D der Taktungsfehler-Detektorschaltung des verschachtelten ADC 206 ist an den Steuereingang 112B der Verzögerungsschaltung 112 gekoppelt.
3 zeigt ein Blockdiagramm für beispielhafte Schaltungen der physikalischen Empfängerschicht 300, die Zeitfehler des verschachtelten ADC durch Vergleichen von Nachläufer-ISI zwischen ADCs korrigiert. Die Schaltungen der physikalischen Empfängerschicht 300 sind eine Implementierung der Schaltungen der physikalischen Empfängerschicht 100. Die Schaltungen der physikalischen Empfängerschicht 300 enthalten die analoge vorgeschaltete Schaltung 102 und eine Digitalsignal-Verarbeitungsschaltung 304. Die Digitalsignal-Verarbeitungsschaltung 304 enthält Entzerrungs- und Echoauslöschungsschaltungen 202, einen Addierer 306, einen Addierer 308, den Addierer 134, den Addierer 136, den Doppelbegrenzer 138, den Doppelbegrenzer 140, einen DFE 316 und die Taktungsfehler-Detektorschaltung des verschachtelten ADC 314. Die Entzerrungs- und Echoauslöschungsschaltungen 202 enthalten den FIFO-Speicher 116, den Multiplizierer 118 und die in den 1A und 1B dargestellten Entzerrungs- und Echoauslöschungsschaltungen 107. Während nur zwei Verarbeitungswege in 3 dargestellt sind, enthalten Implementierungen der Schaltungen der physikalischen Empfängerschicht 300 eine beliebige Anzahl von Verarbeitungswegen zum Verarbeiten von Abtastungen, die durch den ADC 108 und den ADC 110 erzeugt werden.
Der Addierer 306 enthält einen Eingang 306A, der an die Entzerrungs- und Echoauslöschungsschaltungen 202 gekoppelt ist, und einen Ausgang 306C, der an den Eingang 134A des Addierers 134 gekoppelt ist. Der Addierer 308 enthält einen Eingang 308A, der an die Entzerrungs- und Echoauslöschungsschaltungen 202 gekoppelt ist, und einen Ausgang 308C, der an den Eingang 136A des Addierers 136 gekoppelt ist. Der Addierer 306 summiert erste Abgriff-DFE-Daten mit den durch den ADC 110 erzeugten digitalen Abtastungen, die von den Entzerrungs- und Echoauslöschungsschaltungen 202 empfangen werden. Der Addierer 308 summiert erste Abgriff-DFE-Daten mit den durch den ADC 108 erzeugten digitalen Abtastungen, die von den Entzerrungs- und Echoauslöschungsschaltungen 202 empfangen werden. Der Addierer 134 summiert den Ausgang des Addierers 306 mit DFE-Daten für Abgriffe höherer Ordnung. Der Addierer 136 summiert den Ausgang des Addierers 308 mit DFE-Daten für Abgriffe höherer Ordnung.
Der DFE 316 ist aufgeteilt, um den ersten Abgriff unabhängig für jeden der zwei Verarbeitungskanäle, die digitale Abtastungen von dem ADC 108 und dem ADC 110 verarbeiten, zu schätzen. Bei Vorhandensein eines Taktungsfehlers des verschachtelten ADC werden die DFE-Koeffizienten, die in den ersten Abgriffen der zwei Verarbeitungskanäle angewandt werden, verschieden sein. Die Differenz zwischen den Koeffizienten wird verwendet, um Taktungsfehler des verschachtelten ADC zu detektieren. Die restlichen der DFE-Abgriffe (andere Abgriffe als der erste Abgriff) werden von beiden Verarbeitungskanälen gemeinsam genutzt, um Schaltungskomplexität zu reduzieren. Der erste Abgriff eines Verarbeitungskanals wird von dem anderen für Zeitfehlerdetektion und Korrektur des Taktungsfehlers in dem verschachtelten ADC 106 subtrahiert.
Der DFE 316 enthält einen ersten DFE-Abgriff 310, einen ersten DFE-Abgriff 312 und DFE-Abgriffe 348 (DFE-Abgriffe 2-N). Der erste DFE-Abgriff 312 enthält einen Eingang 312A, der an den Ausgang 140B des Doppelbegrenzers 140 gekoppelt ist. Ein Ausgang 312C des ersten DFE-Abgriffs 312 ist an einen Eingang 308B des Addierers 308 gekoppelt, um erste Abgriff-DFE-Daten dem Addierer 308 bereitzustellen. Ein Ausgang 310C des ersten DFE-Abgriffs 310 ist an einen Eingang 306B des Addierers 306 gekoppelt, um erste Abgriff-DFE-Daten dem Addierer 306 bereitzustellen. Die DFE-Abgriffe 348 (Abgriffe 2-N der N Abgriffe des DFE 316) sind an den Eingang 134B des Addierers 134 und den Eingang 136B des Addierers 136 gekoppelt, um DFE-Abgriff-Daten dem Addierer 134 und dem Addierer 136 bereitzustellen.
Die Taktungsfehler-Detektorschaltung des verschachtelten ADC 314 ist an den ersten DFE-Abgriff 310 und den ersten DFE-Abgriff 312 für den Empfang von ersten Abgriff-DFE-Daten gekoppelt. Die Taktungsfehler-Detektorschaltung des verschachtelten ADC 314 subtrahiert die ersten Abgriff-DFE-Daten, die von dem ersten DFE-Abgriff 312 empfangen werden, von den ersten Abgriff-DFE-Daten, die von dem ersten DFE-Abgriff 310 empfangen werden, und filtert den Differenzwert für Zeitfehlerdetektion und Korrektur des Taktungsfehlers in dem verschachtelten ADC 106. $i t e d = d f e 0_{1} - d f e 0_{2}$
wobei:
dƒe0₁ die ISI ist, die in einem Verarbeitungskanal vorkommt, der digitale Abtastungen von dem ADC 108 verarbeitet (z. B. der Rückmeldungswert, der dem Addierer 306 durch den ersten DFE-Abgriff 310 bereitgestellt wird);
dƒe0₂ die ISI ist, der in einem Verarbeitungskanal vorkommt, der digitale Abtastungen von dem ADC 110 verarbeitet (z. B. der Rückmeldungswert, der dem Addierer 308 durch den ersten DFE-Abgriff 312 bereitgestellt wird); und
ited der Fehlerwert ist, der verwendet wird, die Taktung des ADC 108 und des ADC 110 über die Verzögerungsschaltung 112 und die Verzögerungsschaltung 114 zu korrigieren und dadurch den Fehlerwert zu reduzieren (d. h. die Differenz in der ISI zu reduzieren, die in den zwei Verarbeitungskanälen vorkommt).
Die Taktungsfehler-Detektorschaltung des verschachtelten ADC 314 enthält einen Eingang 314A, der an einen Ausgang 312B des ersten DFE-Abgriffs 312 gekoppelt ist, und einen Eingang 314B, der an einen Ausgang 310B des ersten DFE-Abgriffs 310 gekoppelt ist. Ein Ausgang 314C der Taktungsfehler-Detektorschaltung des verschachtelten ADC 314 ist an den Steuereingang 114B der Verzögerungsschaltung 114 gekoppelt und ein Ausgang 314D der Taktungsfehler-Detektorschaltung des verschachtelten ADC 314 ist an den Steuereingang 112B der Verzögerungsschaltung 112 gekoppelt.
4 zeigt ein Ablaufdiagramm für ein Verfahren 400 für Fehlerkorrektur eines verschachtelten ADC in einem Empfänger. Obwohl sie der Einfachheit halber aufeinanderfolgend dargestellt sind, können zumindest einige der gezeigten Aktionen in einer anderen Reihenfolge und/oder parallel durchgeführt werden. Außerdem können einige Implementierungen nur einige der gezeigten Aktionen durchführen. Die Vorgänge des Verfahrens 400 werden von einer Implementierung der Schaltungen der physikalischen Empfängerschicht 100 durchgeführt.
In Block 402 wird ein Ethernetsignal empfangen und beginnen die Schaltungen der physikalischen Empfängerschicht 100 mit der Initialisierung, um den Betrieb zu gestatten.
In den Blöcken 404-408 wird die in den Schaltungen der physikalischen Empfängerschicht 100 angewandte Verstärkung angepasst. In Block 404 analysiert die automatische Verstärkungsgrobsteuer- bzw. CAGC-Schaltung 154 die Amplitude des Signalausgangs des Multiplizierers 118 (die Verstärkung des Multiplizierers 118 kann eins sein) und passt die Amplitude auf einen im Voraus bestimmten Bereich durch Bereitstellen eines Verstärkungsgrobsteuersignals für die Hochpassfilterschaltung 103 an. Die Hochpassfilterschaltung 103 passt die auf das empfangene Ethernetsignal angewandte Verstärkung an, um die Signalamplitude in den im Voraus bestimmten Bereich für Digitalisierung durch den verschachtelten ADC 106 zu bringen. Der im Voraus bestimmte Bereich kann zum Beispiel ein Bereich von einhalb bis dreiviertel der ADC-Vollaussteuerung oder ein anderer Bereich sein, der ausreichend ADC-Aussteuerungsreserve und -Dynamikbereich gestattet.
In Block 406 analysiert die Verstärkungsfeinsteuerschaltung 146 die Amplitude des Signalausgangs des Doppelbegrenzers 138 und des Doppelbegrenzers 140 und passt die Amplitude des Doppelbegrenzereingangs an einen im Voraus bestimmten Bereich (der ausreichend ADC-Aussteuerungsreserve und -Dynamikbereich bereitstellt) an, indem den Multiplizierern, die an die Ausgänge der Echoauslöschungsschaltungen 124 gekoppelt sind (z. B. der Multiplizierer 126 und der Multiplizierer 128), ein Feinverstärkungsteuer-Multipliziererwert bereitgestellt wird. Die Multiplizierer passen das Signal mit ausgelöschtem Verstärkungsecho an, um die Signalamplitude in den im Voraus bestimmten Bereich zu bringen.
In Block 408 bestimmt die ADC-Verstärkungssteuerschaltung 144 den Verstärkungsfehler des ADC 110 relativ zu dem ADC 108 basierend auf den Eingängen und dem Ausgang der Doppelbegrenzer 138 und 140. Die ADC-Verstärkungssteuerschaltung 144 stellt den Multiplizierern, die an die Ausgänge des FIFO-Speichers 116 gekoppelt sind (z. B. der Multiplizierer 118), einen Multipliziererwert bereit. Der Multipliziererwert passt die Verstärkung der digitalen Abtastungen, die von dem ADC 110 (über den FIFO-Speicher 116) empfangen werden, so an, dass die Amplitude der digitalen Abtastungen, die von dem ADC 108 und dem ADC 110 empfangen werden, an den Eingängen der Echoauslöschungsschaltungen 124 gleich ist.
In Block 410 wendet die DFE-Schaltung 148 die Ausgangsdaten des Doppelbegrenzers an, um ISI aus dem Signal an den Eingängen des Doppelbegrenzer zu entfernen.
In Block 412 vergleicht die Taktungsfehler-Detektorschaltung des verschachtelten ADC 142 die Nachläufer-ISI der Verarbeitungskanäle für den ADC 108 und den ADC 110. Basierend auf der Differenz der ISI für die Verarbeitungskanäle passt die Taktungsfehler-Detektorschaltung des verschachtelten ADC 142 die Taktung der Takte an, die dem ADC 108 und ADC 110 bereitgestellt werden, um den Taktungsfehler zu reduzieren (die Differenz der ISI zu reduzieren). Die Taktungsfehler-Detektorschaltung des verschachtelten ADC 142 stellt der Verzögerungsschaltung 112 und der Verzögerungsschaltung 114 Verzögerungssteuersignale bereit, um die Taktung des verschachtelten ADC 106 zu steuern.
In Block 414 wird die Phase des Taktsignals, das durch die Taktquelle 150 ausgegeben wird, durch die Taktwiederherstellungsschaltung 152 angepasst.
In Block 416 werden die Echoauslöschungsschaltungen 124 trainiert, die Amplitude des Echosignals an den Ausgängen der Echoauslöschungsschaltungen 124 zu reduzieren. Die Verstärkungs-, Taktungs- und Entzerrungsanpassungen der Blöcke 404-414 werden während des Echoauslöschungstrainings in einigen Implementierungen des Verfahrens 400 eingefroren (z. B. an einem zuletzt bestimmten Wert gehalten).
In Block 418 werden die Verstärkungs-, Taktungs- und Entzerrungsanpassungen der Blöcke 404-414 erneut aktiviert, und die Schaltungen der physikalischen Empfängerschicht 100 verarbeiten das empfangene Signal im stabilen Betrieb in Block 420.
5 zeigt einen Graphen des Zeitfehlers des verschachtelten ADC, der durch die Taktungsfehler-Detektorschaltung des verschachtelten ADC 142 detektiert wird. In 5 repräsentiert die Y-Achse den Ausgang des Taktungsfehlerdetektors und repräsentiert die X-Achse die Zeit. Zur Zeit 0 zeigt das Signal 510 einen Zeitfehler von +103 Pikosekunden (ps), zeigt das Signal 512 einen Zeitfehler von -103 ps und zeigt das Signal 514 einen Zeitfehler von 0 ps. Die digitale (Fein-)AGC wird in Intervall 502 aktiviert und der DFE wird in Intervall 504 aktiviert. In Intervall 506 wird die Taktungsfehler-Detektorschaltung des verschachtelten ADC 142 aktiviert, um Zeitfehler in dem verschachtelten ADC 106 zu korrigieren, und der durch die Taktungsfehler-Detektorschaltung des verschachtelten ADC 142 detektierte Zeitfehler wird auf 0 reduziert. In Intervall 508 wird die Taktwiederherstellungsschaltung 152 aktiviert, um die gesamte Taktphase anzupassen.
6 zeigt einen Graphen der Verzögerungskorrektur in dem verschachtelten ADC 106. In 6 repräsentiert die Y-Achse Taktungsfehler in Pikosekunden und repräsentiert die X-Achse die Zeit. Zeitfehler von +/- 103 ps und 0 ps sind zur Zeit 0 vorhanden. Die digitale (Fein-)AGC wird in Intervall 602 aktiviert und der DFE wird in Intervall 604 aktiviert. In Intervall 606 wird die Taktungsfehler-Detektorschaltung des verschachtelten ADC 142 aktiviert und wird die Verzögerung der Verzögerungsschaltung 112 und/oder der Verzögerungsschaltung 114 schrittweise angepasst, um Taktungsfehler in dem ADC 108 und dem ADC 110 auf null zu reduzieren. In Intervall 608 wird die Taktwiederherstellungsschaltung 152 aktiviert, um die gesamte Taktphase anzupassen.
7 zeigt einen Vergleich der relativen mittleren quadratischen Fehler an den Doppelbegrenzern (z. B. den Doppelbegrenzern 138 und 140) mit und ohne ADC-Zeitfehlerkorrektur. Der MSE 702 entspricht einem anfänglichen Zeitfehler von +103 ps mit Taktungsfehlerkorrektur. Der MSE 704 entspricht einem anfänglichen Zeitfehler von +103 ps ohne Taktungsfehlerkorrektur. Der MSE 706 entspricht einem anfänglichen Zeitfehler von 0 ps. In Intervall 708 ist der MSE 702 gleich dem MSE 706 aufgrund der Anwendung der Taktungsfehlerkorrektur. Das heißt, der anfängliche Zeitfehler von +103 ps, der dem MSE 702 entspricht, wurde reduziert, um etwa gleich dem Zeitfehler von 0 ps von MSE 706 zu sein. Da keine Zeitfehlerkorrektur auf den anfänglichen Zeitfehler von +103 ps, der dem MSE 704 entspricht, angewandt wird, ist der MSE 704 höher als der MSE 702 in dem Intervall 708.
Während Taktungs- und Verstärkungsfehlerkorrektur hierin in Bezug auf einem Empfänger diskutiert wurden, sind Implementierungen der hierin beschriebenen Zeit- und Fehlerkorrekturschaltungen auf eine Vielfalt von Systemen anwendbar, die einen verschachtelten ADC einsetzen. Des Weiteren sind Implementierungen der hierin beschriebenen Zeit- und Fehlerkorrekturschaltungen zur Korrektur von Zeit- und Verstärkungsfehlern in verschachtelten ADCs, die eine beliebige Anzahl von parallelen ADCs enthalten, geeignet.
In dieser Beschreibung kann der Begriff „koppeln“ Verbindungen, Kommunikationen oder Signalwege abdecken, Wenn zum Beispiel Vorrichtung A ein Signal zum Steuern der Vorrichtung B zum Durchführen einer Aktion bereitstellt, dann: (a) ist in einem ersten Beispiel die Vorrichtung A an die Vorrichtung B gekoppelt; oder (b) ist in einem zweiten Beispiel die Vorrichtung A durch eine zwischenliegende Komponente C an die Vorrichtung B gekoppelt, wenn die zwischenliegende Komponente C die funktionelle Beziehung zwischen Vorrichtung A und Vorrichtung B nicht wesentlich verändert, so dass die Verfahren B durch die Vorrichtung A über das von der Vorrichtung A bereitgestellte Steuersignal gesteuert wird. Außerdem kann in dieser Beschreibung eine Vorrichtung, die „konfiguriert ist“, eine Aufgabe oder Funktion durchzuführen, zur Zeit der Herstellung durch einen Hersteller konfiguriert (z. B. programmiert und/oder festverdrahtet) werden, die Funktion durchzuführen, oder kann durch einen Benutzer nach der Herstellung konfigurierbar (oder umkonfigurierbar) sein, die Funktion und/oder andere zusätzliche oder alternative Funktionen durchzuführen. Die Konfiguration kann durch Firmware- und/oder Software-Programmierung der Vorrichtung, durch eine Konstruktion und/oder ein Layout von Hardwarekomponenten und Verschaltung der Vorrichtung oder eine Kombination davon erfolgen. Des Weiteren kann in dieser Beschreibung eine Schaltung oder Vorrichtung, die bestimmte Komponenten enthält, stattdessen angepasst sein, an diese Komponenten gekoppelt zu werden, um die beschriebene Schaltung oder Vorrichtung zu bilden. Zum Beispiel kann eine Struktur, die als ein oder mehrere Halbleiterelemente (wie Transistoren), ein oder mehrere passive Elemente (wie Widerstände, Kondensatoren und/oder Induktoren) und/oder eine oder mehrere Quellen (wie Spannungs- und/oder Stromquellen) enthaltend beschrieben wird, stattdessen nur die Halbleiterelemente innerhalb einer einzelnen physikalischen Vorrichtung (z. B. ein Halbleiterplättchen und/oder ein integrierte Schaltung- bzw. IC-Bauteil) enthalten und kann angepasst sein, an mindestens einige der passiven Elemente und/oder die Quelle gekoppelt zu werden, um die beschriebene Struktur zu bilden, entweder zu einer Zeit der Herstellung oder nach einer Zeit der Herstellung, wie durch einen Endbenutzer und/oder eine dritte Partei.
Die Begriffe „Anschluss“, „Knoten“, „Verschaltung“ und „Stift“, wie hierin verwendet, werden austauschbar verwendet. Wenn nicht das Gegenteil angegeben wird, werden diese Begriffe allgemein verwendet, um eine Verschaltung zwischen einem oder einen Endpunkt eines Vorrichtungselements, eines Schaltungselements, einer integrierten Schaltung, einer Vorrichtung oder einer anderen Elektronik- oder Halbleiterkomponente zu bedeuten.
Modifikationen in den beschriebenen Ausführungsformen und anderen Ausführungsformen sind innerhalb des Schutzumfangs der Patentansprüche möglich.

Claims

Empfängerschaltung, umfassend: einen verschachtelten Analog-zu-Digital-Wandler (ADC), enthaltend: einen ersten ADC, der einen Takteingang aufweist; und einen zweiten ADC, der einen Takteingang aufweist und parallel mit dem ersten ADC gekoppelt ist; eine erste Verzögerungsschaltung, enthaltend: einen Takteingang, der angepasst ist, an eine Taktquelle gekoppelt zu werden; einen Steuereingang; und einen Taktausgang, der an den Takteingang des ersten ADC gekoppelt ist; eine zweite Verzögerungsschaltung, enthaltend: einen Takteingang, der angepasst ist, an die Taktquelle gekoppelt zu werden; einen Steuereingang; und einen Taktausgang, der an den Takteingang des zweiten ADC gekoppelt ist; einen First-in-First-out- bzw. FIFO-Speicher, der an den verschachtelten ADC gekoppelt ist; einen Verarbeitungskanal, der an den FIFO-Speicher gekoppelt ist, und enthaltend: einen Doppelbegrenzer, der einen Ausgang aufweist; eine Taktungsfehler-Detektorschaltung des verschachtelten ADC, enthaltend: einen Eingang, der an den Ausgang des Doppelbegrenzers gekoppelt ist; einen ersten Ausgang, der an den Steuereingang der ersten Verzögerungsschaltung gekoppelt ist; und einen zweiten Ausgang, der an den Steuereingang der zweiten Verzögerungsschaltung gekoppelt ist.
Empfängerschaltung nach Anspruch 1, wobei: der Verarbeitungskanal ein erster Verarbeitungskanal ist; der Doppelbegrenzer ein erster Doppelbegrenzer ist; der Eingang der Taktungsfehler-Detektorschaltung des verschachtelten ADC ein erster Eingang ist; und die Empfängerschaltung enthält: einen zweiten Verarbeitungskanal, der an den FIFO-Speicher gekoppelt ist, und enthaltend: einen zweiten Doppelbegrenzer, der einen Eingang und einen Ausgang aufweist; und die Taktungsfehler-Detektorschaltung des verschachtelten ADC enthält: einen zweiten Eingang, der an den Eingang oder den Ausgang des zweiten Doppelbegrenzers gekoppelt ist.
Empfängerschaltung nach Anspruch 2, ferner umfassend: einen ersten Entscheidungsrückmeldungsentzerrer- bzw. DFE-Abgriff, enthaltend: einen Eingang, der an den Ausgang des ersten Doppelbegrenzers gekoppelt ist; und einen Ausgang, der an den ersten Eingang des Taktungsfehlerdetektors gekoppelt ist; und einen zweiten DFE-Abgriff, enthaltend: einen Eingang, der an den Ausgang des zweiten Doppelbegrenzers gekoppelt ist; und einen Ausgang, der an den zweiten Eingang der Taktungsfehler-Detektorschaltung des verschachtelten ADC gekoppelt ist.
Empfängerschaltung nach Anspruch 2, wobei: der erste Doppelbegrenzer einen Eingang aufweist; die Empfängerschaltung enthält: eine ADC-Verstärkungssteuerschaltung, enthaltend: einen ersten Eingang, der an den Ausgang des ersten Doppelbegrenzers gekoppelt ist; einen zweiten Eingang, der an den Ausgang des zweiten Doppelbegrenzers gekoppelt ist; einen dritten Eingang, der an den Eingang des ersten Doppelbegrenzers gekoppelt ist; einen vierten Eingang, der an den Eingang des zweiten Doppelbegrenzers gekoppelt ist; und einen Ausgang; und der zweite Verarbeitungskanal enthält: eine Multipliziererschaltung, enthaltend: einen ersten Eingang, der an den FIFO-Speicher gekoppelt ist; einen zweiten Eingang, der an den Ausgang der ADC-Verstärkungssteuerschaltung gekoppelt ist; und einen Ausgang.
Empfängerschaltung, umfassend: einen verschachtelten Analog-zu-Digital-Wandler (ADC), enthaltend: einen ersten ADC; und einen zweiten ADC parallel mit dem ersten ADC; eine erste Verzögerungsschaltung, die konfiguriert ist, ein erstes Taktsignal, das dem ersten ADC bereitgestellt wird, zu verzögern; eine zweite Verzögerungsschaltung, die konfiguriert ist, ein zweites Taktsignal, das dem zweiten ADC bereitgestellt wird, zu verzögern; einen ersten Verarbeitungskanal, der konfiguriert ist, Datenabtastungen, die durch den ersten ADC bereitgestellt werden, zu verarbeiten, und einen ersten Doppelbegrenzer enthaltend; einen zweiten Verarbeitungskanal, der konfiguriert ist, Datenabtastungen, die durch den zweiten ADC bereitgestellt werden, zu verarbeiten, und einen zweiten Doppelbegrenzer enthaltend; und eine Taktungsfehler-Detektorschaltung des verschachtelten ADC, die konfiguriert ist, eine erste Verzögerung der ersten Verzögerungsschaltung und eine zweite Verzögerung der zweiten Verzögerungsschaltung als Reaktion auf ein Ausgangssignal des ersten Doppelbegrenzers und entweder ein Ausgangssignal oder ein Eingangssignal des zweiten Doppelbegrenzers zu steuern.
Empfängerschaltung nach Anspruch 5, wobei die Taktungsfehler-Detektorschaltung des verschachtelten ADC konfiguriert ist, einen Taktungsfehlerwert des verschachtelten ADC als eine Korrelation des Ausgangssignals des ersten Doppelbegrenzers und des Eingangssignals des zweiten Doppelbegrenzers zu erzeugen.
Empfängerschaltung nach Anspruch 6, ferner umfassend einen Entscheidungsrückmeldungsentzerrer, der konfiguriert ist, nur Zwischensymbolinterferenz, die in dem ersten Verarbeitungskanal vorhanden ist, zu reduzieren.
Empfängerschaltung nach Anspruch 5, ferner umfassend: einen Entscheidungsrückmeldungsentzerrer, enthaltend: eine erste Abgriffschaltung des ersten ADC, die konfiguriert ist, Zwischensymbolinterferenz in dem ersten Verarbeitungskanal zu reduzieren; und eine erste Abgriffschaltung des zweiten ADC, die konfiguriert ist, Zwischensymbolinterferenz in dem zweiten Verarbeitungskanal zu reduzieren; wobei die Taktungsfehler-Detektorschaltung des verschachtelten ADC konfiguriert ist, die erste Verzögerungsschaltung und die zweite Verzögerungsschaltung basierend auf einem Ausgang der ersten Abgriffschaltung des ersten ADC und einem Ausgang der ersten Abgriffschaltung des zweiten ADC zu steuern.
Empfängerschaltung nach Anspruch 8, wobei die Taktungsfehler-Detektorschaltung des verschachtelten ADC konfiguriert ist, einen Taktungsfehlerwert des verschachtelten ADC als eine Differenz des Ausgangs der ersten Abgriffschaltung des ersten ADC und des Ausgangs der ersten Abgriffschaltung des zweiten ADC zu erzeugen.
Empfängerschaltung nach Anspruch 8, wobei: der Ausgang der ersten Abgriffschaltung des ersten ADC Zwischensymbolinterferenz in dem ersten Verarbeitungskanal repräsentiert; und der Ausgang der ersten Abgriffschaltung des zweiten ADC Zwischensymbolinterferenz in dem zweiten Verarbeitungskanal repräsentiert.
Empfängerschaltung nach Anspruch 8, wobei der Entscheidungsrückmeldungsentzerrer N Abgriffe enthält und die Abgriffe 2-N angewandt werden, um ISI in dem ersten Verarbeitungskanal und dem zweiten Verarbeitungskanal zu reduzieren.
Empfängerschaltung nach Anspruch 5, ferner umfassend: eine ADC-Verstärkungssteuerschaltung, die konfiguriert ist, eine Amplitude von Datenabtastungen, die durch den zweiten ADC bereitgestellt werden, basierend auf einem Eingang des ersten Doppelbegrenzers, einem Ausgang des ersten Doppelbegrenzers, einem Eingang des zweiten Doppelbegrenzers und einem Ausgang des zweiten Doppelbegrenzers anzupassen.
Empfängerschaltung nach Anspruch 12, wobei der zweite Verarbeitungskanal eine Multipliziererschaltung enthält, die konfiguriert ist, die Amplitude der Datenabtastungen, die durch den zweiten ADC bereitgestellt werden, basierend auf einem Multipliziererwert, der durch die ADC-Verstärkungssteuerschaltung bereitgestellt wird, anzupassen.
Empfängerschaltung nach Anspruch 12, wobei die ADC-Verstärkungssteuerschaltung konfiguriert ist, einen Verstärkungsfehlerwert als ein Produkt 1) des Ausgangs des ersten Doppelbegrenzers, 2) des Ausgangs des zweiten Doppelbegrenzers und 3) einer Differenz des Eingangs des ersten Doppelbegrenzers und des Eingangs des zweiten Doppelbegrenzers zu erzeugen.
Empfängerschaltung, umfassend: eine analoge vorgeschaltete Schaltung, enthaltend: einen verschachtelten Analog-zu-Digital-Wandler (ADC), enthaltend: einen ersten ADC; und einen zweiten ADC; eine Digitalsignal-Verarbeitungsschaltung, die an die analoge vorgeschaltete Schaltung gekoppelt ist, und enthaltend: einen ersten Verarbeitungskanal, der konfiguriert ist, Datenabtastungen, die durch den ersten ADC bereitgestellt werden, zu verarbeiten, und einen ersten Doppelbegrenzer enthaltend; einen zweiten Verarbeitungskanal, der konfiguriert ist, Datenabtastungen, die durch den zweiten ADC bereitgestellt werden, zu verarbeiten, und einen zweiten Doppelbegrenzer enthaltend; und eine ADC-Verstärkungssteuerschaltung, die konfiguriert ist, eine Amplitude von Datenabtastungen, die durch den zweiten ADC bereitgestellt werden, als Reaktion auf einem Eingang des ersten Doppelbegrenzers, einem Ausgang des ersten Doppelbegrenzers, einem Eingang des zweiten Doppelbegrenzers und einem Ausgang des zweiten Doppelbegrenzers anzupassen.
Empfängerschaltung nach Anspruch 15, wobei die ADC-Verstärkungssteuerschaltung konfiguriert ist, einen Verstärkungsfehlerwert als ein Produkt 1) des Ausgangs des ersten Doppelbegrenzers, 2) des Ausgangs des zweiten Doppelbegrenzers und 3) einer Differenz des Eingangs des ersten Doppelbegrenzers und des Eingangs des zweiten Doppelbegrenzers zu erzeugen.
Empfängerschaltung nach Anspruch 15, wobei der zweite Verarbeitungskanal eine Multipliziererschaltung enthält, die konfiguriert ist, die Amplitude der Datenabtastungen, die durch den zweiten ADC bereitgestellt werden, basierend auf einem Multipliziererwert, der durch die ADC-Verstärkungssteuerschaltung bereitgestellt wird, anzupassen.
Empfängerschaltung nach Anspruch 15, wobei: die analoge vorgeschaltete Schaltung enthält: eine erste Verzögerungsschaltung, die konfiguriert ist, ein erstes Taktsignal, das dem ersten ADC bereitgestellt wird, zu verzögern; eine zweite Verzögerungsschaltung, die konfiguriert ist, ein zweites Taktsignal, das dem zweiten ADC bereitgestellt wird, zu verzögern; die Digitalsignal-Verarbeitungsschaltung enthält: eine Taktungsfehler-Detektorschaltung des verschachtelten ADC, die konfiguriert ist, eine erste Verzögerung der ersten Verzögerungsschaltung und eine zweite Verzögerung der zweiten Verzögerungsschaltung basierend auf einem Ausgangssignal des ersten Doppelbegrenzers und entweder einem Ausgangssignal oder einem Eingangssignal des zweiten Doppelbegrenzers zu steuern.
Empfängerschaltung nach Anspruch 18, wobei die Taktungsfehler-Detektorschaltung des verschachtelten ADC konfiguriert ist, einen Taktungsfehlerwert des verschachtelten ADC als eine Korrelation des Ausgangssignals des ersten Doppelbegrenzers und des Eingangssignals des zweiten Doppelbegrenzers zu erzeugen.
Empfängerschaltung nach Anspruch 19, wobei die Digitalsignal-Verarbeitungsschaltung einen Entscheidungsrückmeldungsentzerrer enthält, der konfiguriert ist, nur Zwischensymbolinterferenz, die in dem ersten Verarbeitungskanal vorhanden ist, zu reduzieren.
Empfängerschaltung nach Anspruch 18, wobei die Digitalsignal-Verarbeitungsschaltung enthält: einen Entscheidungsrückmeldungsentzerrer, enthaltend: eine erste Abgriffschaltung des ersten ADC, die konfiguriert ist, Zwischensymbolinterferenz in dem ersten Verarbeitungskanal zu reduzieren; und eine erste Abgriffschaltung des zweiten ADC, die konfiguriert ist, Zwischensymbolinterferenz in dem zweiten Verarbeitungskanal zu reduzieren; wobei die Taktungsfehler-Detektorschaltung des verschachtelten ADC konfiguriert ist, die erste Verzögerungsschaltung und die zweite Verzögerungsschaltung basierend auf einem Ausgang der ersten Abgriffschaltung des ersten ADC und einem Ausgang der ersten Abgriffschaltung des zweiten ADC zu steuern.
Empfängerschaltung nach Anspruch 21, wobei die Taktungsfehler-Detektorschaltung des verschachtelten ADC konfiguriert ist, einen Taktungsfehlerwert des verschachtelten ADC als eine Differenz des Ausgangs der ersten Abgriffschaltung des ersten ADC und des Ausgangs der ersten Abgriffschaltung des zweiten ADC zu erzeugen.
Empfängerschaltung nach Anspruch 21, wobei der Entscheidungsrückmeldungsentzerrer N Abgriffe enthält und die Abgriffe 2-N angewandt werden, um ISI in dem ersten Verarbeitungskanal und dem zweiten Verarbeitungskanal zu reduzieren.
Verfahren, umfassend: Digitalisieren eines Signals unter Verwendung eines ersten Analog-zu-Digital-Wandlers (ADC) und eines zweiten ADC eines verschachtelten ADC; Bestimmen eines Taktungsfehlers des zweiten ADC relativ zu dem ersten ADC durch Vergleichen von Zwischensymbolinterferenz (ISI) in den Abtastungen des ersten ADC und ISI in den Abtastungen des zweiten ADC; und Anpassen einer Taktung eines ersten Takts, der dem ersten ADC bereitgestellt wird, oder einer Taktung eines zweiten Takts, der dem zweiten ADC bereitgestellt wird, basierend auf dem Taktungsfehler.
Verfahren nach Anspruch 24, ferner umfassend: Bestimmen eines Verstärkungsfehlers des zweiten ADC relativ zu dem ersten ADC; und Anpassen einer Verstärkung, die auf Abtastungen des zweiten ADC angewandt wird, als Reaktion auf den Verstärkungsfehler.
Verfahren nach Anspruch 25, ferner umfassend Bestimmen des Verstärkungsfehlers basierend auf einem Eingang und einem Ausgang eines ersten Doppelbegrenzers, der die Abtastungen des ersten ADC verarbeitet, und einem Eingang und einem Ausgang eines zweiten Doppelbegrenzers, der die Abtastungen des zweiten ADC verarbeitet.
Verfahren nach Anspruch 24, ferner umfassend Bestimmen des Taktungsfehlers als eine Korrelation eines Ausgangs eines ersten Doppelbegrenzers, der die Abtastungen des ersten ADC verarbeitet, und eines Eingangs eines zweiten Doppelbegrenzers, der die Abtastungen des zweiten ADC verarbeitet.
Verfahren nach Anspruch 24, ferner umfassend: Anwenden eines Entscheidungsrückmeldungsentzerrers (DFE) auf die Abtastungen des ersten ADC und die Abtastungen des zweiten ADC, der DFE enthaltend: eine erste Abgriffschaltung des ersten ADC, die einen Ausgang eines ersten Doppelbegrenzers, der an den ersten ADC gekoppelt ist, verarbeitet; und eine erste Abgriffschaltung des zweiten ADC, die einen Ausgang eines zweiten Doppelbegrenzers, der an den zweiten ADC gekoppelt ist, verarbeitet; und Bestimmen des Taktungsfehlers als eine Differenz eines Ausgangs der ersten Abgriffschaltung des ersten ADC und eines Ausgangs der ersten Abgriffschaltung des zweiten ADC.