DE112013003712B4

DE112013003712B4 - Impulsbreitenmodulations-Empfängerschaltungsanordnung

Info

Publication number: DE112013003712B4
Application number: DE112013003712.2T
Authority: DE
Inventors: Wei-Lien Yang
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2012-09-25
Filing date: 2013-06-12
Publication date: 2021-12-23
Anticipated expiration: 2033-06-13
Also published as: TWI504170B; KR20150038283A; WO2014051739A3; DE112013003712T5; WO2014051739A2; CN104541451B; US8848850B2; KR101671652B1; US20140086363A1; TW201415815A; CN104541451A

Abstract

Empfängerschaltung (500), die Folgendes umfasst:einen ersten Flankendetektor (520) zum Empfangen eines Datensignals und zum Generieren eines Übergangs eines ersten Signals als Reaktion auf eine Anstiegsflanke des Datensignals;eine Schiebeschaltung (530) umfassend mehrere Stufen zum Empfangen eines Bits als Reaktion auf den Übergang und zum Verschieben des Bits auf der Basis eines Taktsignals;einen Zähler (535) zum Starten eines Zählwerts als Reaktion auf eine Ausgabe des Bits von den mehreren Stufen; undeine Detektorlogik zum Detektieren eines Werts des Zählwerts und zum Generieren eines Steuersignals auf der Basis des Werts zum Vorbereiten einer Bitübertragungsschicht-Empfängerlogik zum Übergang zu einem Burst-Arbeitsmodus.

Description

ALLGEMEINER STAND DER TECHNIK
1. Erfindungsgebiet
Ausführungsformen der Erfindung betreffen allgemein das Gebiet der Hochgeschwindigkeits-Eingangs-Ausgangs-Sendeempfänger (E/A). Insbesondere betreffen Ausführungsformen der Erfindung eine Vorrichtung, und ein System zum Empfangen von impulsbreitenmodulierten (PWM-) Signalen.
2. Allgemeiner Stand der Technik
Halbleitereinrichtungen, Computer und andere digitale Systeme erhöhen ständig ihre Arbeitsdatenrate, einschließlich der Kommunikation von digitalen Differenzsignalen mit zunehmend hohen Übergangsraten. Die Übergangsrate bezieht sich auf die Rate, mit der ein digitales Signal zwischen Zuständen wechselt. Aufeinanderfolgende Generationen von digitalen Einrichtungen nähern sich Hochgeschwindigkeits-Eingangs-Ausgangs-Kommunikationsdatenraten (E/A) in der Größenordnung von Giga-Übergängen pro Sekunde und sogar Dutzenden von Giga-Übergängen pro Sekunde. Ein Problem besteht darin, dass sich mit zunehmender Übergangsrate die Signalintegrität verschlechtert. Folglich gibt es einen zunehmenden Bedarf an Hochgeschwindigkeits-E/A-Empfängern, die solche hohen Übergangsraten berücksichtigen können durch präzises Identifizieren von Differenzsignalübergängen und Differenzsignalzuständen.
Zudem sind, da die Verlustleistung ein Standardleistungs-Benchmark für die Verbraucherelektronik wird - beispielsweise Tablet-PCs, Smartphones, Laptops oder Netbooks mit niedriger Leistung usw. - sind traditionelle Hochgeschwindigkeits-Eingangs-Ausgangssendeempfänger (E/A), die in Prozessoren von Verbrauchereinrichtungen (oder anderen) verwendet werden, für den Niedrigleistungsbetrieb nicht optimal. Solche traditionellen Hochgeschwindigkeits-E/A-Sendeempfänger besitzen viele analoge Komponenten, die nicht auf neuere Prozesstechnologien skaliert werden können. Traditionelle Hochgeschwindigkeits-E/A-Sendeempfänger sind nicht in der Lage, die strengen Niedrigleistungsspezifikationen der MIPI® (Mobile Industry Processor Interface) zu erfüllen, wie in der MIPI® Alliance Specification für M-PHY(SM) Version 1.00.00 vom 8. Februar 2011 beschrieben und am 28. April 2011 genehmigt.
Die Aufgabe der Erfindung besteht in der Lösung der vorgenannten Probleme.
US 2008 / 0 025 431 A1 beschreibt eine Sendevorrichtung, die ein Einheitsdatenelement der Einheitsdatenelemente mit einer vorbestimmten Bitlänge in einen Zeitverschiebungsbetrag umwandelt, in einem Speicher ein erstes Symbol speichert, das mehrere Proben enthält, und ein zweites Symbol erzeugt, das dem Einheitendatenelement entspricht, durch zyklisches Verschieben der Proben im ersten Symbol um den Zeitverschiebungsbetrag und überträgt das zweite Symbol. Eine Empfangsvorrichtung empfängt zwei aufeinanderfolgende Symbole, die jeweils mehrere Proben enthalten, erfasst Abtastwerte der Proben in jedem der Symbole, erfasst einen Zeitverschiebungsbetrag zwischen den Symbolen basierend auf den Abtastwerten der Proben in jedem der Symbole und konvertiert den Zeitverschiebungsbetrag in ein Datenelement mit der Bitlänge.
US 6 218 869 B1 beschreibt einen Impulsflankendetektor zum Erkennen von Flanken eines Impulssignals in einem Bitstrom. Der Bitstrom, und damit das Impulssignal, ist mit einem Takt synchronisiert, der die halbe Auflösung eines Taktsignals hat, das zur Übertragung des Bitstroms verwendet wird. Fallende und steigende Flanken des synchronisierten Impulssignals werden bestimmt. Weiterhin wird bestimmt, ob die fallenden und steigenden Flanken des Impulssignals in eine erste oder eine zweite Phase des Taktsignals fallen. Das ermittelte Phasenergebnis wird zur weiteren Verarbeitung durch eine nachfolgende Schaltung, z.B. einen Zähler, aufgezeichnet. Durch die Bestimmung der Impulsphase in beiden Phasen des Taktimpulses erhält man einen Impulsflankendetektor mit doppelter Auflösung.
Gemäß der US 2009 / 0 257 541 Al wird eine Schaltung mit adaptiver Synchronisation und ein Verfahren dafür bereitgestellt. Die synchrone Empfangsschaltung stellt adaptiv die Zeitsteuerung eines darin erzeugten Taktsignals zum Empfang von Daten ein, ohne ein Taktsignal zur Synchronisation zu begleiten. Die synchrone Empfangsschaltung enthält einen Taktgenerator, einen Flankendetektor, eine Synchronisationseinheit und ein Latch. Der Taktgenerator erzeugt ein erstes Taktsignal entsprechend einem Eingangsdatensignal. Der Flankendetektor detektiert Flanken, um ein Anzeigesignal zu erzeugen. Die Synchronisationseinheit ist mit dem Taktgenerator und dem Flankendetektor gekoppelt und passt das erste Taktsignal entsprechend dem Anzeigesignal adaptiv an. Der Latch sperrt das Eingangsdatensignal entsprechend dem eingestellten ersten Taktsignal.
US 2008 / 0 159 444 Al beschreibt das Liefern von Taktsignalen mit einer Phasenverschiebung von 1/n Zyklen zwischen benachbarten Taktsignalen. Eine Datenerfassungseinheit erfasst serielle Daten mit einem Timing von jedem der Taktsignale. Eine Phasenerfassungseinheit erfasst die Phase der Übergangsflanke der seriellen Daten unter Verwendung von n Datenbits. Eine Einheit zur Bestimmung der effektiven Bitzahl bestimmt die effektive Bitzahl, d.h. die Anzahl der zu erfassenden Bits, auf der Grundlage der Phase der Übergangsflanke der seriellen Daten im aktuellen Datenbit-Erfassungsschritt und der Phase der Übergangsflanke der seriellen Daten im vorherigen Datenbit-Erfassungsschritt. Eine Datenbit-Ausgabeeinheit gibt die effektive Bitanzahl der Datenbits aus, die zu einem Zeitpunkt jedes Taktsignals mit einer vorbestimmten Phasenbeziehung zur Übergangsflanke der seriellen Daten erfaßt werden.
US 8 068 559 B1 bezieht sich im Allgemeinen auf Takt- und Datenempfänger mit Pulsbreitenmodulation (PWM) und Methoden zur Rückgewinnung von Daten und Zeitinformation aus empfangenen Signalen. Ein PWM-Takt- und Datenempfänger in einer beispielhaften Verkörperung der vorliegenden Offenlegung verfügt über Komparatoren zur Erkennung von Impulsen eines empfangenen Datensignals. Der PWM-Takt- und Datenempfänger liefert Steuersignale mit fester Frequenz und variablem Tastverhältnis, die zur Steuerung der Vorspannung der Komparatoren verwendet werden, um Datenentscheidungsebenen für die Takt- und Datenwiedergewinnung festzulegen. Manchmal wird das Ausgangssignal mindestens eines Komparators zur Spitzenwerterfassung verwendet, und der Empfänger steuert die Tastverhältnisse der Steuersignale auf der Grundlage dieser Spitzenwerterfassung, um den Takt- und Datenwiederherstellungsprozess zu optimieren.
US 2012 / 0 051 241 Al beschreibt ein Kommunikationssystem, in dem mehrere Knoten kommunikativ mit einer Kommunikationsleitung verbunden sind und gegenseitig auf der Grundlage eines NRZ-Codes (Non Return to Zero) kommunizieren. Jeder Knoten erkennt als Datenrahmenkopf einen dominanten Pegel, wenn ein Signal auf der Leitung während eines Standby-Zustands der Leitung zu einem dominanten Pegel wechselt. Während eines Schlafmodus wird ein Aktivierungsrahmen übertragen. Der Aktivierungsrahmen hat einen Aktivierungsmusterbereich, in dem ein Bitmuster gespeichert ist, das zeigt, daß der Rahmen der Aktivierungsrahmen ist, einen spezifischen Musterbereich, in dem ein Bitmuster gespeichert ist, das einen zu aktivierenden Knoten zeigt, eine Grenzposition, die eine vorbestimmte Randbedingung erfüllt und eine Grenze zwischen dem Aktivierungs- und dem spezifischen Musterbereich ist. Jeder Knoten führt auf der Grundlage der Bitmuster in den Aktivierungs- und spezifischen Musterbereichen und der durch die Randposition gegebenen Informationen einen Wechsel vom Ruhemodus in einen Normalmodus durch.
US 6 225 926 B1 beschreibt eine digitale Demodulationsvorrichtung, in der eine erste Signalerzeugungsschaltung ein erstes Taktsignal und ein erstes Vollbildsignal erzeugt, die sich immer in einem aktiven Zustand befinden, und eine zweite Signalerzeugungsschaltung ein zweites Taktsignal und ein zweites Vollbildsignal erzeugt, die sich intermittierend in einem aktiven Zustand befinden. Ein Analog-Digital-Wandler wandelt ein analoges Zwischensignal in ein digitales Signal um. Ein digitaler Glättungsfilter führt eine Glättungsoperation an dem digitalen Signal in Synchronisation mit dem ersten Taktsignal und dem ersten Rahmensignal zu allgemeinen parallelen Daten durch. Eine Datenphasensynchronisationsschaltung wandelt die parallelen Daten synchron mit dem zweiten Taktsignal und dem zweiten Rahmensignal in serielle Daten um. Eine digitale Signalverarbeitungsschaltung führt eine Signalverarbeitungsoperation an den seriellen Daten in Synchronisation mit dem zweiten Taktsignal und dem zweiten Rahmensignal aus.
Zur Lösung der genannten Aufgabe sind eine Empfängerschaltung und ein System gemäß den unabhängigen Ansprüchen 1, 9, 16 und 24 geschaffen. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Figurenliste
Die verschiedenen Ausführungsformen der vorliegenden Erfindung werden beispielhaft und nicht als Beschränkung in den Figuren der beiliegenden Zeichnungen veranschaulicht. Es zeigen:

1 ein Blockdiagramm, das Elemente eines Systems mit Empfängerlogik zum Auswerten, gemäß einer Ausführungsform, von über eine Eingangs-Ausgangs-Strecke (E/A-Strecke) ausgetauschten Daten veranschaulicht,
2 ein Zeitsteuerdiagramm, das Elemente einer impulsbreitenmodulierten (PWM) Wellenform zum Kommunizieren von gemäß einer Ausführungsform ausgewerteten Daten veranschaulicht,
3A ein Zustandsdiagramm, das Elemente eines Zustandsübergangs veranschaulicht, durch ein gemäß einer Ausführungsform generiertes Steuersignal angezeigt,
3B ein Zustandsdiagramm, das Elemente eines Zustandsübergangs veranschaulicht, durch ein gemäß einer Ausführungsform generiertes Steuersignal angezeigt,
3C ein Zeitsteuerdiagramm, das Elemente eines Datensignals veranschaulicht, das einer Auswertung gemäß einer Ausführungsform unterzogen wird,
4 ein Flussdiagramm, das Elemente eines Verfahrens zum Auswerten eines empfangenen Datensignals gemäß einer Ausführungsform veranschaulicht,
5A ein Hybrid-Block-/Schaltungsdiagramm, das Elemente einer Empfängerschaltung für das Auswerten eines Datensignals gemäß einer Ausführungsform veranschaulicht,
5B ein Zeitsteuerdiagramm, das Elemente von Operationen durch eine Empfängerschaltung zum Auswerten eines Datensignals gemäß einer Ausführungsform veranschaulicht,
6 ein Flussdiagramm, das Elemente eines Verfahrens zum Auswerten eines empfangenen Datensignals gemäß einer Ausführungsform veranschaulicht,
7A ein Hybrid-Block-/Schaltungsdiagramm, das Elemente einer Empfängerschaltung für das Auswerten eines Datensignals gemäß einer Ausführungsform veranschaulicht,
7B ein Zeitsteuerdiagramm, das Elemente von Operationen durch eine Empfängerschaltung zum Auswerten eines Datensignals gemäß einer Ausführungsform veranschaulicht,
8 ein Blockdiagramm, das Elemente eines Computersystems zum Austauschen von gemäß einer Ausführungsform auszuwertenden Daten veranschaulicht.

AUSFÜHRLICHE BESCHREIBUNG
Hierin erörterte Ausführungsformen betreffen allgemein eine Vorrichtung und ein System zum Bereitstellen von Funktionalität zum Auswerten von an eine Hochgeschwindigkeits-E/A-Empfängerschaltung gesendeten Daten. Bei einer Ausführungsform umfasst eine Empfängerschaltung einen Flankendetektor zum Empfangen eines Datensignals und zum Generieren eines Übergangs eines ersten Signals als Reaktion auf eine Anstiegsflanke des Datensignals. Die Empfängerschaltung kann weiterhin eine Schiebeschaltung umfassen mit mehreren Stufen zum Empfangen eines Bits als Reaktion auf den Übergang und zum Verschieben des Bits auf der Basis eines Taktsignals. Die Empfängerschaltung kann weiterhin einen Zähler zum Starten eines Zählwerts als Reaktion auf eine Ausgabe des Bits von den mehreren Stufen und eine Detektorlogik zum Detektieren eines Werts des Zählwerts umfassen. Auf der Basis des Werts kann die Detektorlogik ein Steuersignal zum Vorbereiten einer Bitübertragungsschicht-Empfängerlogik zum Übergang zu einem Burst-Arbeitsmodus generieren.
Bei einer weiteren Ausführungsform umfasst eine Empfängerschaltung eine erste Logik zum Generieren eines ersten Signals auf der Basis eines Taktsignals und eines Datensignals, wobei das erste Signal eine erste Sequenz von Impulsen enthält.
Die Empfängerschaltung kann weiterhin einen Frequenzteiler umfassen zum Empfangen des ersten Signals und zum Generieren eines zweiten Signals einschließlich einer zweiten Sequenz von Impulsen auf der Basis der ersten Sequenz von Impulsen. Die Empfängerschaltung kann weiterhin einen Zykluszähler umfassen zum Empfangen des zweiten Signals und zum Setzen eines Steuersignals als Reaktion auf einen Abschluss von N Zyklen der zweiten Sequenz von Impulsen, wobei N eine ganze Zahl ist, wobei das Steuersignal der Bitübertragungsschicht-Empfängerlogik ein Leitungszurücksetzen anzeigen soll. Bei einer Ausführungsform soll die erste Logik weiterhin ein Rückkopplungssignal auf der Basis des Steuersignals empfangen, wobei das Rückkopplungssignal die Aktivierung des Frequenzteilers durch die erste Logik begrenzen soll, wobei die erste Logik das erste Signal weiter auf der Basis des Rückkopplungssignals generieren soll.
1 veranschaulicht Elemente eines Systems 100 mit einer Empfängerlogik zum Auswerten, gemäß einer Ausführungsform, eines über eine Eingangs/Ausgangsstrecke (E/A-Strecke) empfangenen Differenzdatensignals. Bei einer Ausführungsform enthält jeder Empfänger (z.B. 102₁ , 102₂ ,..., 102_N ) eine entsprechende Logikarchitektur 103₁ , 103₂ ,..., 103_N zum Auswerten eines Differenzdatensignals. Während das System 100 hier als MIPI® M-PHy^(SM)-Link, wie durch die MIPI® Alliance Specification für M-PHY(SM) Version 1.00.00 vom 8. Februar 2011 definiert und am 28. April 2011 genehmigt, beschrieben wird, ist bei anderen Ausführungsformen das System 100 eine beliebige E/A-Strecke, die für Hochgeschwindigkeitsdatenrückgewinnung an ihren Empfängern betrieben werden kann.
Bei einer veranschaulichenden Ausführungsform enthält das System 100 einen MIPI® M-PHy^(SM)-Link, der MIPI® M-PHY^(SM)-Sender (M-TXs) 101₁ , 101₂ ,..., 101_N , Punkt-zu-Punkt-Zwischenverbindungen DIF_P 105₁ , 105₂ ,..., 105_N und DIF_N 106₁ , 106₂ ,..., 106_N und MIPI® M-PHY^(SM)-Empfänger (M-RXs) 102₁ , 102₂ ,..., 102_N umfasst. Bei den hierin erörterten Ausführungsformen umfassen die M-RXs 102₁ , 102₂,..., 102_N Logikarchitekturen 103₁ , 103₂ ,..., 103_N , von denen eine oder mehrere für das Auswerten eines empfangenen Differenzdatensignals bestimmt sind. Das System 100 umfasst Lanes 1-N, wobei jede Lane einen M-TX, M-RX und ein Paar Punkt-zu-Punkt-Zwischenverbindungen DIF_P und DIF_N enthält, die eine LINE bilden. Die Ausdrücke „DIF_P“ und „DIF_N“ beziehen sich hier auf Differenzsignale wie durch die MIPI® Alliance Specification für M-PHY(SM) Version 1.00.00 vom 8. Februar 2011 definiert und am 28. April 2011 genehmigt. Bei einer Ausführungsform befinden sich der Sender und Empfänger des Systems 100 in verschiedenen Prozessoren, die in einer Verbraucherelektronikeinrichtung (CS - Consumer Electronic) positioniert sind. Bei einer Ausführungsform kann die die CS-Einrichtung ein Tablet-PC, ein Smartphone oder irgendeine andere derartige Computereinrichtung sein. Bei einer Ausführungsform ist das System 100 an eine nicht gezeigte Displayeinheit gekoppelt, die betätigt werden kann zum Anzeigen einer Version von durch den Empfänger 102₁ empfangenen Daten. Bei einer Ausführungsform ist die Displayeinheit ein Touchpad.
Damit die Ausführungsformen der Erfindung nicht unklar bleiben, werden TX 101₁ , DIF_P 105₁ , DIF_N 106₁ , RX 102₁ und Logikeinheit 103₁ erörtert. Die Erörterung lässt sich auf eine andere TX- und RX-Logik des Systems 100 anwenden.
Bei einer Ausführungsform sind die Signale von dem TX 101₁ Differenz-PWM-Signale (DIF_P 105₁ und DIF_N 106₁ ). Bei einer Ausführungsform enthält der RX 102₁ eine erste Stufe, die die Differenzsignale in ein PWM-Eintaktsignal umwandelt. Bei einer Ausführungsform wird das PWM-Eintaktsignal von der Logikeinheit 103₁ empfangen und in ein NRZ-Signal (Non-Return Zero) zur weiteren Verarbeitung umgewandelt.
2 veranschaulicht Elemente einer impulsbreitenmodulierten (PWM) Wellenform 200, wie sie in den hierin beschriebenen Ausführungsformen verwendet wird. PWM ist ein Bitmodulationsschema, das Dateninformationen im Tastverhältnis der Wellenform führt. Bei einer Ausführungsform übertragen die Punkt-zu-Punkt-Zwischenverbindungen DIF_P 105₁ , 105₂ ,..., 105_N und DIF_N 106₁ , 106₂ ,..., 106_N PWM-Wellenformen (auch als DIF_P 105₁ und DIF_N 105₁ bezeichnet). Das PWM-Schema besitzt Selbsttaktungseigenschaften, weil sich die Taktinformationen in der Periode der PWM-Wellenform 200 befinden. Jedes Bit in der PWM-Wellenform 200 besteht aus einer Kombination aus zwei Teilphasen, einer DIF_N 106₁ gefolgt von einer DIF_P 105₁ . Eine der beiden Teilphasen ist länger als die andere, d.h. T_{PWM_MAJOR} > T_{PWM_MINOR}, je nachdem, ob das Bit in der PWM-Wellenform 200 eine binäre „1“ oder eine binäre „0“ ist. Die binären Informationen in der PWM-Wellenform 200 befinden sich in dem Verhältnis der Dauer der Zustände von DIF_N 106₁ und DIF_P 105₁ .
Falls beispielsweise der LINE-Zustand DIF_P für den größten Teil der Bitperiode ist, ist das Bit eine binäre „1“ 201 (PWM-b1). Falls gleichermaßen der LINE-Zustand DIF_N für den größten Teil der Bitperiode ist, ist das Bit eine binäre „0“ 202 (PWM-b0) . Der Ausdruck „LINE“ bezieht sich hierin auf eine serielle Punkt-zu-Punkt-Differenzverbindung.
Jede Bitperiode der PWM-Wellenform 200 enthält zwei Flanken, wobei die Abfallflanke sich an einer festen Position befindet und die Anstiegsflankenposition moduliert wird. Dementsprechend enthält der PWM-Bitstrom 203 explizit einen Bittakt mit einer Periode T_PWM, die gleich der Dauer eines Bits ist. Bei einer Ausführungsform kann die Logikeinheit 103₁ des RX 102₁ betätigt werden zum Verarbeiten der PWM-Wellenform 200, um einen Übergang und/oder Zustand davon auszuwerten.
Gewisse Ausführungsformen stellen unterschiedliche Techniken und Mechanismen für die Auswertung eines Datensignals bereit, um zu bestimmen, ob ein Empfänger für einen bestimmten Modus konfiguriert werden soll. 3A veranschaulicht Elemente eines Zustandsdiagramms 300 mit verschiedenen Zuständen (hier auch als Modi bezeichnet) entsprechend jeweiligen Modi eines Empfängers, was beispielsweise Funktionalität eines oder mehrerer der MIPI® M-PHY^(SM)-Empfänger 102₁ , 102₂ ,..., 102_N bereitstellt. Das Zustandsdiagramm 300 kann beispielsweise durch eine Zustandsmaschine eines Typ-I-Empfangsmoduls (M-RX) implementiert werden, wenngleich bestimmte Ausführungsformen in dieser Hinsicht nicht beschränkt sind. Die MIPI® M-PHY^(SM)-Spezifikationen definieren Merkmale eines derartigen Typ-I-M-RX.
Bei einer Ausführungsform kann ein Empfänger, der gemäß dem Zustandsdiagramm 300 arbeitet, eine Schaltungsanordnung - beispielsweise die Logikeinheit 103₁ - enthalten oder daran gekoppelt sein, um ein Datensignal auszuwerten, das auf empfangenen PWM-Datensignalen basiert. Eine derartige Auswertung kann dazu führen, dass die Schaltungsanordnung ein Steuersignal generiert, um mindestens teilweise einen Übergang der Bitübertragungsschicht-Empfängerlogik - z.B. einer anderen Logik des M-RX 102₁ - zu einem Burst-Arbeitsmodus zu implementieren. Als Veranschaulichung und nicht Beschränkung kann zu einem bestimmten Zeitpunkt die Bitübertragungsschicht-Empfängerlogik für einen STALL-Modus 310 des Zustandsdiagramms 300 konfiguriert werden - wenn z.B. der STALL-Modus 310 ein Leistungssparzustand zwischen Zeiten ist, wenn der Empfänger an Hochgeschwindigkeits-Burst-Datenaustauschen teilnehmen soll. Der STALL-Modus 310 kann beispielsweise einige oder alle der Merkmale des STALL-Modus eines Typ-I-M-RX gemäß einer MIPI® M-PHY^(SM)-Spezifikation enthalten.
Während sich der Empfänger im STALL-Modus 310 befindet, kann die Logikeinheit 103₁ beispielsweise das Datensignal auswerten, um zu detektieren, ob sich DIF-P (oder analog DIF-N) von empfangenen Differenzdatensignalen auf einem bestimmten Logikwert befindet, wie etwa einer binären „1“. Die Logikeinheit 103₁ kann weiterhin detektieren, ob sich DIF-P für eine bestimmte Schwellwertzeitperiode auf diesem Logikwert befunden hat.
Falls beispielsweise die Schaltung detektiert, dass DIF-P für mindestens eine gewisse Schwellwertzeit auf Hoch gesetzt worden ist, kann die Schaltung ein Steuersignal generieren, um anzuzeigen, dass die Bitübertragungsschicht-Empfängerlogik in einen Burstmodus übergehen soll, z.B. einen im Zustandsdiagramm 300 gezeigten Hochgeschwindigkeits-Burstmodus (HS-BURST) 320. Der HS-BURST-Modus 320 kann einige oder alle der Merkmale des HS-BURST-Modus eines Typ-I-M-RX gemäß einer MIPI® M-PHY^(SM)-Spezifikation enthalten. Bei einer derartigen Ausführungsform kann die Schwellwertzeitperiode T_HS-PREPARE betragen, wie in einer MIPI® M-PHY^(SM)-Spezifikation definiert. Falls im Gegensatz die Schaltung stattdessen bestimmt, dass das DIF-N-Signal gesetzt wird oder dass DIF-P für mindestens die Schwellwertzeitperiode nicht kontinuierlich gesetzt worden ist, kann die Schaltung dann auf eine etwaige Signalisierung verzichten, um einen Moduswechsel anzuzeigen, und die Bitübertragungsschicht-Empfängerlogik kann in einer Konfiguration für den STALL-Modus 310 bleiben.
3B veranschaulicht Elemente eines weiteren Zustandsdiagramms 330, das einen Moduswechsel eines Empfängers als Reaktion auf eine Datenauswertung gemäß einer Ausführungsform beschreibt. Das Zustandsdiagramm 330 kann einige oder alle der Merkmale des Zustandsdiagramms 300 enthalten, wenngleich bestimmte Ausführungsformen in dieser Hinsicht nicht beschränkt sind. Das Zustandsdiagramm 330 kann beispielsweise durch eine Zustandsmaschine eines Empfängers implementiert werden, der mit der Definition eines Typ-I-M-RX in einer MIPI® M-PHY^(SM)-Spezifikation kompatibel ist.
Ähnlich wie bei der Erörterung des Zustandsdiagramms 300 kann ein gemäß dem Zustandsdiagramm 330 arbeitender Empfänger eine Schaltungsanordnung zum Auswerten eines Datensignals enthalten oder daran gekoppelt sein und in einer Ausführungsform ein Steuersignal für den Wechsel der Bitübertragungsschicht-Empfängerlogik in einen BURST-Modus generieren. Zu einem bestimmten Zeitpunkt kann eine derartige Bitübertragungsschicht-Empfängerlogik für einen SLEEP-Modus 340 des Zustandsdiagramms 330 konfiguriert sein. Der SLEEP-Modus 340 kann ein Leistungssparzustand zwischen Zeiten sein, wenn der Empfänger an langsamen BURST-Datenaustauschen teilnehmen soll - z.B. im Vergleich zu den Hochgeschwindigkeits-BURST-Datenaustauschen, die hierin unter Bezugnahme auf 3A erörtert sind. Der SLEEP-Modus 340 kann einige oder alle der Merkmale des SLEEP-Modus eines Typ-I-M-RX gemäß einer MIPI® M-PHY(^SM)-Spezifikation enthalten.
Während sich der Empfänger im SLEEP-Modus 340 befindet, kann die Logikeinheit 103₁ beispielsweise das Datensignal auswerten, um zu detektieren, ob sich DIF-P (oder analog DIF-N) von empfangenen PWM-Datensignalen auf einem bestimmten Logikwert befindet, wie etwa einer binären „1“. Die Logikeinheit 103₁ kann weiterhin detektieren, ob sich DIF-P für eine bestimmte Schwellwertzeitperiode auf diesem Logikwert befunden hat. Falls die Schaltung detektiert, dass DIF-P für mindestens eine gewisse Schwellwertzeit auf Hoch gesetzt worden ist, kann die Schaltung in einer Ausführungsform ein Steuersignal generieren, um anzuzeigen, dass die Bitübertragungsschicht-Empfängerlogik in einen Burstmodus übergehen soll, z.B. einen im Zustandsdiagramm 330 gezeigten langsamen Burstmodus (PWM-BURST) 350. Der PWM-BURST-Modus 350 kann einige oder alle der Merkmale des PWM-BURST-Modus eines Typ-I-M-RX beispielsweise gemäß einer MIPI® M-PHY^(SM)-Spezifikation enthalten. Bei einer derartigen Ausführungsform kann die Schwellwertzeitperiode T_PWM-PREPARE betragen, wie in einer MIPI® M-PHY^(SM)-Spezifikation definiert. Falls im Gegensatz die Schaltung stattdessen bestimmt, dass das DIF-N-Signal gesetzt wird oder dass DIF-P für mindestens die Schwellwertzeitperiode nicht kontinuierlich gesetzt worden ist, kann die Schaltung dann auf eine etwaige Signalisierung verzichten, um einen Moduswechsel anzuzeigen, und die Bitübertragungsschicht-Empfängerlogik kann in einer Konfiguration für den SLEEP-Modus 340 bleiben.
Bei einer bestimmten Ausführungsform generiert die Schaltungslogik ein Steuersignal - z.B. für einen Übergang zu HS-BURST 320 oder PWM-BURST 350 -, das eine PREPARE-Bedingung anzeigt, die mit einer MIPI® M-PHY^(SM)-Spezifikation kompatibel ist. Gemäß MIPI® M-PHY^(SM) ist PREPARE der anfängliche Teilzustand des BURST, der das Einschwingen von LINE-Pegeln und Sendeempfängereinstellungen gestattet, bevor der Bitstrom gestartet wird. Der LINE-Zustand während PREPARE lautet DIF-P. Falls ein M-RX konfiguriert ist zum Beenden der LINE während des BURST, muss die Beendigung möglicherweise während PREPARE aktiviert werden. Die Signalintegrität muss möglicherweise während eines beliebigen Wechsels des Beendigungsstatus aufrechterhalten werden. Am Ende von PREPARE müssen die LINE-Signale möglicherweise eingeschwungen werden. Die Länge von PREPARE im lokalen M-TX ist größer als der entsprechende Wert der abgesetzten M-RX-Parameter im entsprechenden MODE, d.h. T_{HS_PREPARE} im HS-MODE, T_{PWM_PREPARE} im PWM-MODE und T_{SYS_PREPARE} im SYS-MODE. Es wird möglicherweise nicht zugelassen, dass T_{PWM_PREPARE} des lokalen M-TX den Mindestwert von T_LINE-_RESET-_DETECT übersteigt.
3C veranschaulicht Elemente eines Datensignals 360, das gemäß einer Ausführungsform ausgewertet wird. Das Datensignal 360 kann durch eine Umwandlung eines Differenzsignals in ein entsprechendes Eintakt-PWM-Signal generiert werden. Ein derartiges Differenzsignal kann durch eine Logik empfangen werden, die einen Teil der oder die ganze Funktionalität von MIPI® M-PHY^(SM)-RX 102₁ liefert, als Beispiel. Die Auswertung des Datensignals kann dazu führen, dass die Logikeinheit 103₁ oder eine andere derartige Logik ein Signal generiert zum Anzeigen einer Leitungsrücksetzbedingung - die z.B. gemäß der LINE-RESET-Bedingung einer MIPI® M-PHY^(SM) -Spezifikation ist.
In MIPI® M-PHY^(SM) ist der LINE-RESET der Rücksetzmechanismus auf der niedrigsten Ebene zum Zurücksetzen eines M-RX über LINE während einer Operation im Fall einer Fehlfunktion. Die LINE-RESET-Bedingung ist eine lange DIF-P-Periode, die während des normalen Betriebs niemals auftreten kann. Ein MODULE - d.h. eine Anzeige gemäß einer MIPI® M-PHY^(SM)-Spezifikation entweder für einen M-RX oder einen M-TX - muss möglicherweise LINE-RESET in allen ACTIVATED-Zuständen unterstützen (wie etwa dem Hochgeschwindigkeitsmodus HS-MODE oder dem langsamen Modus LS-MODE). Gemäß MIPI® M-PHY^(SM) soll eine Protokollschicht eines Senders unmittelbar vor LINE-RESET sicherstellen, dass der M-TX DIF-N für mindestens T_ACTIVATE ansteuert, so dass ein M-RX, der sich in einem HIBERN8-Modus befinden könnte, ACTIVATED wird, bevor die LINE-RESET-Bedingung angesteuert wird. Für LINE-RESET soll der M-TX DIF_P für T_LINE-RESET ansteuern. Ein M-RX soll zurückgesetzt werden, wenn auf LINE für T_LINE-_RESET-_DETECT DIF-P beobachtet wird. Der LINE-RESET-Zeitgeber soll sich nicht auf die korrekte Protokolloperation verlassen. LINE-RESET verlässt beim Übergang zu DIF-N zu SLEEP. In einer veranschaulichenden Ausführungsform beträgt T_LINE-_RESET mindestens 3, 1 Millisekunden (ms) und T_LINE-_RESET-_DETECT zwischen 1 ms und 3 ms.
4 veranschaulicht Elemente eines Verfahrens 400 zum Auswerten eines Datensignals gemäß einer Ausführungsform. Verfahren 400 kann Daten auswerten, die in einem System ausgetauscht werden, das einige oder alle der Merkmale von System 100 besitzt, als Beispiel. Bei einer Ausführungsform wird das Verfahren 400 bei der Logikeinheit 103₁ oder einer ähnlichen Schaltungslogik eines Hochgeschwindigkeits-E/A-Empfängers durchgeführt. Ein derartiger Empfänger kann eine Funktionalität bereitstellen, die mit einer MIPI® M-PHY^(SM)-Spezifikation kompatibel ist, wenngleich bestimmte Ausführungsformen in dieser Hinsicht nicht beschränkt sind.
Das Verfahren 400 kann bei 410 das Generieren eines Übergangs eines ersten Signals als Reaktion auf eine Anstiegsflanke des Datensignals beinhalten. Als Veranschaulichung und nicht Beschränkung kann ein Anstiegsflankendetektor des Empfängers das Datensignal empfangen, wobei das erste Signal eine Ausgabe des Anstiegsflankendetektors ist. Bei einer Ausführungsform ist das Datensignal eine Eintaktversion entsprechender Differenz-PWM-Datensignale, die beispielsweise eine Empfängerlogik einer ersten Einrichtung von einer zweiten Einrichtung empfangen und umgewandelt hat. Das Generieren einer Eintaktversion solcher PWM-Datensignale kann von einer beliebigen einer Vielzahl herkömmlicher Techniken angepasst werden, die nicht auf bestimmte Ausführungsformen beschränkt sind. Die detektierte Anstiegsflanke des Datensignals kann dem Beginn des Setzens von DIF-P entsprechen. Auf der Basis der Anstiegsflanke kann der Anstiegsflankendetektor einen Impuls oder einen anderen Übergang des ersten Signals ausgeben.
Als Reaktion auf den bei 410 generierten Übergang kann das Verfahren 400 bei 420 ein Bit in mehrere Stufen einer Schiebeschaltung verschieben. Bei einer Ausführungsform enthält die Schiebeschaltung ein Schieberegister - wo z.B. die mehreren Stufen aus mehreren hintereinander geschalteten Flipflops besteht. Das Verfahren 400 kann weiterhin bei 430 das Verschieben des Bits innerhalb der mehreren Stufen auf der Basis eines Taktsignals beinhalten. Bei einer Ausführungsform wird das Taktsignal bei der Einrichtung generiert, die die PWM-Datensignale empfangen hat - wenn z.B. das Generieren des Taktsignals von den PWM-Datensignalen unabhängig ist. Als Veranschaulichung und nicht Beschränkung kann das Taktsignal ein Empfangsbustaktsignal sein, das weiter zum Synchronisieren von Austauschen auf einem Empfangsbus der Einrichtung verwendet wird. Bei einer Ausführungsform werden einige oder alle der mehreren Stufen auf der Basis einer nachfolgenden Abfallflanke des Datensignals einem möglichen Rücksetzen unterzogen.
Das Verfahren 400 kann weiterhin bei 440 das Starten eines Zählwerts als Reaktion auf eine Ausgabe des Bits aus den mehreren Stufen beinhalten. Das Starten des Zählwerts bei 440 kann in einer Ausführungsform auf einer Verknüpfung aus dem Taktsignal und dem von der Schiebeschaltung ausgegebenen Bit basieren. Auf der Basis eines Werts des Zählwerts kann das Verfahren 400 weiterhin bei 450 das Generieren eines Steuersignals zum Vorbereiten der Bitübertragungsschicht-Empfängerlogik auf einen Übergang zu einem BURST-Arbeitsmodus beinhalten. Beispielsweise kann eine Verknüpfungslogik an einen Ausgang des Zählers gekoppelt sein, wobei die Verknüpfungslogik ein Signal setzen soll, um zu melden, dass der Zähler bis zu einem bestimmten Wert gezählt hat. Bei einer Ausführungsform ist ein derartiges Flag-Signal das bei 450 generierte Steuersignal. Bei einer weiteren Ausführungsform wird das Flag-Signal an einen Flipflop oder eine andere Schaltung geliefert, die wiederum das Steuersignal auf der Basis des Flag-Signals generiert.
Das Steuersignal kann anzeigen, dass DIF-P für mindestens eine Schwellwertzeitperiode für eine PREPARE-Bedingung gesetzt worden ist, was einen Übergang von einem SLEEP-Zustand oder einem STALL-Zustand der Bitübertragungsschicht-Empfängerlogik initiieren soll. Die Schwellwertzeitperiode kann beispielsweise T_HS-PREPARE oder T_PWM-PREPARE sein, wie in einer MIPI® M-PHY^(SM)-Spezifikation spezifiziert. Bei einer Ausführungsform wechselt die Bitübertragungsschicht-Empfängerlogik zu einem BURST-Modus, z.B. einem des HS-BURST-Modus oder des PWM-BURST-Modus gemäß einer MIPI® M-PHY^(SM)-Spezifikation.
5A veranschaulicht Elemente einer Empfängerschaltung 500 zum Auswerten eines Datensignals gemäß einer Ausführungsform. Die Empfängerschaltung 500 kann einige oder alle der Merkmale der Logikeinheit 103₁ enthalten, als Beispiel. Bei einer Ausführungsform führt die Empfängerschaltung 500 die Operationen von Verfahren 400 durch. 5B veranschaulicht Elemente von mehreren Signalen 550, die für den Betrieb der Empfängerschaltung 500 gemäß einer Ausführungsform ausgetauscht werden.
Bei einer Ausführungsform enthält die Empfängerschaltung 500 den Anstiegsflankendetektor 520 zum Empfangen des Datensignals DS 510. DS 510 kann eine Eintaktversion der PWM-Signale enthalten, die an eine Einrichtung gesendet werden, die die Empfängerschaltung 500 enthält. Die Empfängerschaltung 500 kann weiterhin eine Schiebeschaltung 530 enthalten - wo z.B. der Anstiegsflankendetektor 520 an die Schiebeschaltung 530 auf der Basis von DS 510 ein Ausgangssignal liefert. Beispielsweise kann der Anstiegsflankendetektor 520 eine Anstiegsflanke von DS 510 detektieren - z.B. die Anstiegsflanke 555 in 5B -, wobei die Anstiegsflanke einem Beginn entspricht, dass die PWM-Signale DIF-P setzen. Als Reaktion auf eine derartige Flanke kann der Anstiegsflankendetektor 520 einen Impuls oder einen anderen Übergang des an die Schiebeschaltung 530 ausgegebenen Signals setzen.
Die Schiebeschaltung 530 kann mehrere Stufen enthalten, die jeweils Informationen unterschiedlich in die und durch die Schiebeschaltung 530 verschieben sollen - z.B. als Reaktion auf ein Taktsignal PWMclk 505. Bei einer Ausführungsform wird PWMclk 505 an der Einrichtung generiert, die die Empfängerschaltung 500 enthält - z.B. unabhängig von den PWM-Datensignalen, die an die Einrichtung gesendet werden. PWMclk 505 kann beispielsweise ein Empfangsbustakt der Einrichtung sein, wenngleich bestimmte Ausführungsformen in dieser Hinsicht nicht beschränkt sind.
Als Veranschaulichung und nicht Beschränkung kann die Schiebeschaltung 530 ein Schieberegister sein, wobei die mehreren Stufen mehrere hintereinander geschaltete Flipflops enthält - z.B. einschließlich drei Flipflops FF1, FF2, FF3. Eine derartige Mehrzahl von Stufen kann gemäß verschiedenen Ausführungsformen einen beliebigen einer Vielzahl zusätzlicher oder alternativer Flipflops enthalten. Das vom Anstiegsflankendetektor 520 ausgegebene Signal kann als ein Taktungseingang an eine erste Stufe der Schiebeschaltung 530 geliefert werden - z.B. als ein Taktungseingangssignal für FF1. PWMclk 505 kann als das Taktungseingangssignal für einige oder alle der anderen Stufen der Schiebeschaltung 530 geliefert werden. Bei einer derartigen Ausführungsform kann der Übergang des Signals vom Anstiegsflankendetektor 520 ein Bit in FF1 takten - z.B. aufgrund dessen, dass eine Dateneingabe D von FF1 auf ein Spannungs-Hoch gekoppelt wird. Danach können Übergänge von PWMclk 505 - z.B. einschließlich Anstiegsflanken 560, 565 in 5B - das Bit nacheinander durch die mehreren Stufen und in einer Ausführungsform aus diesen hinaus verschieben.
Die Empfängerschaltung 500 kann weiterhin eine Logik zum Initiieren eines Zählwerts als Reaktion darauf enthalten, dass das Bit durch die Schiebeschaltung 530 verschoben wird. Als Veranschaulichung und nicht Beschränkung kann die Empfängerschaltung 500 ein AND-Gatter G1 enthalten, um PWMclk 505 und das Bit, das aus der Schiebeschaltung 530 hinausgeschoben wird, zu empfangen. Bei einer Ausführungsform kann eine entsprechende Ausgabe von G1 als ein Takteingang für einen Zähler 535 der Empfängerschaltung 500 geliefert werden. Der Zähler 535 kann beispielsweise einen 2-Bit-Zähler beinhalten, wenngleich bestimmte Ausführungsformen in dieser Hinsicht nicht beschränkt sind. Bei der in 5A gezeigten Architektur kann das Gatter G1 für ein Zählen durch den Zähler 535 sorgen, das beginnt, wenn ein Bit aus der Schiebeschaltung 530 ausgegeben wird, wobei der Zählwert durch aufeinanderfolgende Zyklen von PWMclk 505 inkrementell verändert wird (z.B. dekrementiert oder inkrementiert wird).
Die Empfängerschaltung 500 kann weiterhin eine Logik enthalten, um zu bestimmen, dass der Zählwert durch den Zähler 535 einen bestimmten Wert erreicht hat. Als Veranschaulichung und nicht Beschränkung kann die Empfängerschaltung 500 ein NOR-Gatter G2 enthalten für einen Übergang auf Hoch, wenn jedes eingegebene Zählwertbit - z.B. jedes der Bits q0, q1 des Zählers 535 - den Logikpegel „0“ erreicht hat. Ein vom Gatter G2 ausgegebener Logikpegel kann beispielsweise durch einen Flipflop FF4 der Empfängerschaltung 500 gehalten werden - z.B. bis an FF4 ein Rücksetzereignis detektiert wird. Bei einer Ausführungsform wird eine Ausgabe von FF4 als ein Steuersignal Difpdet 540 geliefert - wenn z.B. ein Übergang 570 (in 5B gezeigt) von Difpdet 540 eine Vorbereitung der Bitübertragungsschicht-Empfängerlogik für einen Übergang zu einem BURST-Arbeitsmodus anzeigen soll. Beispielsweise kann das Setzen eines bestimmten Pegels von Difpdet 540 eine PREPARE-Bedingung signalisieren, wie in einer MIPI® M-PHY^(SM)-Spezifikation definiert.
Bei einem veranschaulichenden Szenario gemäß einer Ausführungsform besitzt PWMclk 505 eine Frequenz in der Größenordnung von 9 MHz, und DS 510 liefert Daten mit einer Datenrate in der Größenordnung von 3 Mb/s. Bestimmte Ausführungsformen sind jedoch bezüglich solcher Frequenzen und/oder Raten nicht beschränkt. Bei solchen hohen Arbeitsgeschwindigkeiten neigt eine herkömmliche Datenauswertungsschaltungsanordnung zum fehlerhaften Reagieren auf Rauschen in einem empfangenen Datensignal - wenn z.B. eine derartige Schaltungsanordnung solches Rauschen fälschlicherweise als ein absichtliches Setzen von DIF-P ansieht.
Ein oder mehrere Aspekte der Empfängerschaltung 500 - z.B. die Anzahl an Stufen in der Schiebeschaltung 500, die Anzahl an Zählwertbits im Zähler 535, die Verknüpfungslogik für eine bestimmte Referenzzählbedingung usw. - können gewählt werden, um eine Schwellwertzeitperiode zu implementieren, während der DIF-P von DS 510 gesetzt werden kann, bevor es so behandelt wird, als wenn es eine Notwendigkeit zum Wechseln der Bitübertragungsschicht-Empfängerlogik zu einem BURST-Modus anzeigt. Die Schwellwertzeitperiode kann ein paar Mikrosekunden betragen oder sogar in der Größenordnung von Nanosekunden liegen, als Beispiel. Bei einer Ausführungsform entspricht die Schwellwertzeitperiode einem bestimmten GEAR einer MIPI® M-PHY^(SM)- Spezifikation.
Die Empfängerschaltung 500 kann weiterhin eine Logik zum Wechsel zu einem Rücksetzzustand enthalten, nachdem die Empfängerschaltung 500 detektiert, dass das Datensignal DIF-P während mindestens einer Schwellwertzeit gesetzt hat und/oder nachdem die Empfängerschaltung 500 detektiert, dass das Datensignal vor Beendigung einer derartigen Schwellwertzeit zur DIF-N zurückgewechselt hat. Als Veranschaulichung und nicht Beschränkung kann die Empfängerschaltung 500 weiterhin einen Abfallflankendetektor 525 enthalten zum Detektieren einer Abfallflanke 575 von DS 510 - z.B. die Abfallflanke einem Beginn, dass das DIF-N des PWM-Signals gesetzt wird, entspricht. Als Reaktion auf eine derartige Abfallflanke 575 kann der Abfallflankendetektor 525 einen Impuls oder einen anderen Übergang eines Signals setzen, das ausgegeben wird, um einige oder alle der mehreren Stufen der Schiebeschaltung 530 unterschiedlich zurückzusetzen. Zusätzlich oder alternativ kann ein derartiges Signal vom Abfallflankendetektor 525 den Zähler 535 und/oder den FF4 zurücksetzen. Eine derartige Rücksetzsignalisierung kann den Zähler 535 auf einen bestimmten Anfangszählwert zurücksetzen, einige oder alle Bits löschen, die sich gegenwärtig in der Schiebeschaltung 530 befinden, und/oder den FF4 für einen Übergang 580 von Difpdet 540 zurücksetzen, um keine aktuelle PREPARE-Bedingung anzuzeigen.
6 veranschaulicht Elemente eines Verfahrens 600 zum Auswerten eines Datensignals gemäß einer Ausführungsform. Das Verfahren 600 kann Daten auswerten, die in einem System ausgetauscht werden, das einige oder alle der Merkmale des Systems 100 besitzt, als Beispiel. Bei einer Ausführungsform wird das Verfahren 600 bei der Logikeinheit 103₁ oder einer ähnlichen Schaltungslogik eines Hochgeschwindigkeits-E/A-Empfängers durchgeführt. Ein derartiger Empfänger kann eine Funktionalität bereitstellen, die mit einer MIPI® M-PHY^(SM)-Spezifikation kompatibel ist, wenngleich bestimmte Ausführungsformen in dieser Hinsicht nicht beschränkt sind.
Das Verfahren 600 kann bei 610 das Generieren eines ersten Signals mit einer ersten Logik auf der Basis eines Taktsignals und eines Datensignals beinhalten, wobei das erste Signal eine erste Sequenz von Impulsen enthält. Das Datensignal kann eine Eintaktversion entsprechender Differenz-PWM-Datensignale sein, die beispielsweise die Empfängerlogik einer ersten Einrichtung von einer zweiten Einrichtung empfangen hat. Bei einer Ausführungsform wird das Taktsignal bei der ersten Einrichtung generiert - wenn z.B. das Generieren des Taktsignals unabhängig von den Differenzdatensignalen ist. Als Veranschaulichung und nicht Beschränkung kann das Taktsignal ein Sendebustaktsignal sein, das weiterhin zum Synchronisieren von Austauschen auf einem Sendebus der ersten Einrichtung verwendet wird. Zum Generieren des ersten Signals kann die erste Logik beispielsweise eine AND-Operation mit dem Datensignal, dem Taktsignal und einem Rückkopplungssignal durchführen.
Das Verfahren 600 kann bei 620 das Generieren eines eine zweite Sequenz von Impulsen enthaltenden zweiten Signals auf der Basis der ersten Sequenz von Impulsen mit einem Frequenzteiler beinhalten. Eine Frequenz der ersten Sequenz von Impulsen kann ein ganzzahliges Vielfaches - z.B. das Vierundsechzigfache - einer Frequenz des zweiten Satzes von Impulsen sein. Das Verfahren 600 kann weiterhin bei 630 das Setzen eines ersten Steuersignals als Reaktion auf einen Abschluss gewisser ganzzahliger N Zyklen der zweiten Sequenz von Impulsen beinhalten, wobei das erste Steuersignal ein Leitungsrücksetzen zu einer Bitübertragungsschicht-Empfängerlogik anzeigen soll. In einer veranschaulichenden Ausführungsform ist die ganze Zahl N gleich fünf.
Das Verfahren 600 kann weiterhin bei 640 das Liefern eines Rückkopplungssignals auf der Basis des ersten Steuersignals an die erste Logik beinhalten. Bei einer Ausführungsform begrenzt das Rückkopplungssignal die Aktivierung des Frequenzteilers durch die erste Logik, wobei das erste Signal weiterhin auf der Basis des Rückkopplungssignals generiert wird. Das erste Steuersignal kann anzeigen, dass das Datensignal für mindestens eine Schwellwertzeitperiode gesetzt worden ist, um das Leitungsrücksetzen anzuzeigen, wobei die Schwellwertzeitperiode mit einer MIPI® M-PHY^(SM)-Spezifikation kompatibel ist.
Bei einer Ausführungsform beinhaltet das Verfahren 600 eine oder mehrere nicht gezeigte zusätzliche Operationen, um die Schaltungsanordnung, die das Verfahren 400 durchführt, in einen Standardzustand zurückzuführen. Als Veranschaulichung und nicht Beschränkung kann das Verfahren 400 weiterhin eine zweite Logik einer derartigen Schaltungsanordnung beinhalten, die ein drittes Signal generiert, das auf dem Datensignal und einem Statussignal basiert. Das Statussignal kann beispielsweise anzeigen, ob die Bitübertragungsschicht-Empfängerlogik sich gegenwärtig in einem Leitungsrücksetzmodus befindet. Bei einer Ausführungsform wird das dritte Signal geliefert, um den Frequenzteiler und/oder die Zykluszählerlogik zurückzusetzen, die den Abschluss der N Zyklen der zweiten Sequenz von Impulsen überwachen soll.
7A veranschaulicht Elemente einer Empfängerschaltung 700 zum Auswerten eines Datensignals gemäß einer Ausführungsform. Die Empfängerschaltung 700 kann beispielsweise einige oder alle der Merkmale der Logikeinheit 103₁ enthalten. Bei einer Ausführungsform führt die Empfängerschaltung 700 die Operationen des Verfahrens 600 durch. 7B veranschaulicht Elemente von mehreren Signalen 750, die für eine Operation der Empfängerschaltung 700 gemäß einer Ausführungsform ausgetauscht werden.
In einer Ausführungsform enthält die Empfängerschaltung 700 eine erste Logik - z.B. mit einem AND-Gatter 710 -, um auf der Basis eines Taktsignals 702 und eines Datensignals DS 704 ein erstes Signal zu generieren. Wie hierin erörtert, kann das erste Signal weiterhin auf einem Rückkopplungssignal 735 basieren. Das erste Signal kann eine erste Sequenz von Impulsen enthalten, die beispielsweise vom Gatter 710 ausgegeben werden, wenn die Rückkopplung 735 und der DS 704 auf ein logisches Hoch (oder „1“) gesetzt werden - wenn z.B. die erste Sequenz von Impulsen jeweiligen Zyklen des Takts 702 entspricht.
Die Empfängerschaltung 700 kann weiterhin einen Frequenzteiler 720 zum Empfangen des ersten Signals von der ersten Logik enthalten - wenn z.B. das erste Signal mit einem Taktungseingang clkin_1 des Frequenzteilers 720 geliefert wird. Der Frequenzteiler 720 kann an einem Ausgang clkout_1 725 ein zweites Signal, das eine zweite Sequenz von Impulsen enthält, auf der Basis der ersten Sequenz von Impulsen liefern. Beispielsweise kann die zweite Sequenz von Impulsen als Reaktion auf die erste Sequenz von Impulsen die Taktung bei clkin_1 durchführen. Eine Frequenz der ersten Sequenz von Impulsen kann ein ganzzahliges Vielfaches - z.B. das Vierundsechzigfache - einer Frequenz des zweiten Satzes von Impulsen sein.
Die Empfängerschaltung 700 kann weiterhin einen Zykluszähler 740 enthalten, um das zweite Signal zu empfangen - wenn z.B. die zweite Sequenz von Impulsen an einem Taktungseingang clkin_2 des Zykluszählers 740 bereitgestellt wird. Der Zykluszähler 740 kann an einem Ausgang clkout_2 ein Signal liefern, das den Abschluss von einigen ganzzahligen N Zyklen des an clkin_2 gelieferten Signals anzeigt. Als Veranschaulichung und nicht Beschränkung kann das Signal am Ausgang clkout_2 einen jeweiligen Impuls oder anderen Übergang für jeden N-ten Zyklus - z.B. nur für jeden N-ten Zyklus - des Signals an clkin_1 enthalten. Ein derartiger Impuls oder anderer Übergang kann durch eine Anstiegsflanke jedes N-ten Zyklus an clkin_2 ausgelöst werden, wenngleich bestimmte Ausführungsformen in dieser Hinsicht nicht beschränkt sind. N kann in einer Ausführungsform gleich fünf sein.
Der Zykluszähler 740 kann ein Steuersignal Line_reset 730 als Reaktion auf einen Abschluss von N Zyklen der zweiten Sequenz von Impulsen setzen. Line_reset 730 kann ein Leitungsrücksetzen an die Bitübertragungsschicht-Empfängerlogik anzeigen, die in der Empfangsschaltung 700 enthalten oder daran gekoppelt ist. Line_reset 730 kann anzeigen, dass DS 704 DIF-P für mindestens eine gewisse Schwellwertzeitperiode gesetzt hat, um den in einer MIPI® M-PHY^(SM) -Spezifikation definierten LINE-RESETModus anzuzeigen.
Bei einer Ausführungsform soll die erste Logik - z.B. das Gatter 710 - weiterhin ein Rückkopplungssignal 735 auf der Basis von Line_reset 730 empfangen - wenn z.B. das Rückkopplungssignal 735 eine invertierte Version von Line_reset 730 ist. Das Rückkopplungssignal 735 kann die Aktivierung des Frequenzteilers 720 durch die erste Logik begrenzen. Das Begrenzen der Aktivierung des Frequenzteilers 720 kann wiederum vom Zykluszähler 740 durchgeführte Zähloperationen begrenzen. Dementsprechend kann das Rückkopplungssignal 735 Leistungssparcharakteristika im Betrieb der Empfängerschaltung 700 liefern.
Bei einer Ausführungsform enthält die Empfängerschaltung 700 weiterhin eine Logik zum Zurückkehren zu einem Standardzustand. Als Veranschaulichung und nicht Beschränkung kann die Empfängerschaltung 700 weiterhin eine zweite Logik enthalten -z.B. mit einem AND-Gatter 715 - um ein drittes Signal zu generieren, das auf DS 704 basiert, und ein Statussignal rstb 706. Bei einer Ausführungsform ist rstb 706 ein a priori-Signal - z.B. gemäß herkömmlicher Techniken jenseits des Schutzbereichs dieser Offenbarung generiert -, das anzeigt, ob sich die Bitübertragungsschicht-Empfängerlogik gegenwärtig in einem Leitungsrücksetzmodus befindet - wenn z.B. rstb 706 auf einem logischen hohen (z.B. „1“ oder „WAHR“) Logikpegel ist, der anzeigt, dass sich die Bitübertragungsschicht-Empfängerlogik gegenwärtig nicht in einem Leitungsrücksetzmodus befindet. Das vom Gatter 715 ausgegebene dritte Signal kann den Frequenzteiler 720 und/oder den Zykluszähler 740 zurücksetzen.
In einem durch die Signale 750 veranschaulichten Szenario verändert eine Anstiegsflanke 755 rstb 706 zu einem hohen Logikzustand, der beispielsweise während einer Anstiegsflanke 760 des DS 704 aufrechterhalten wird. Die Anstiegsflanke 755 kann den Frequenzteiler 720 zurücksetzen - z.B. soll das Zurücksetzen einen Ausgangszyklus bei clkout_1 725 beim nächsten Auftreten eines gewissen Referenzereignisses beginnen - z.B. eine nächste Abfallflanke eines Signals bei clkin_1. Alternativ oder zusätzlich kann die Anstiegsflanke 755 einen aktuellen Zykluszählwert, der im Zykluszähler 740 gehalten wird, auf null oder irgendeinen anderen Basislinienwert zurücksetzen.
Wenn sowohl rstb 706 als auch DS 704 Hoch sind, können Impulse entsprechend jenen des Takts 702 durch das Gatter 710 bei clkin_1 des Frequenzteilers 720 bereitgestellt werden. In dem veranschaulichenden Szenario ist der Frequenzteiler 720 ein 1/64-Frequenzteiler, und der Zykluszähler 740 zählt jeden fünften Zyklus - d.h., wenn N gleich fünf (5) ist. Jedoch kann eine beliebige einer Vielzahl anderer Arten der Frequenzteilung und/oder des Zykluszählens durch die Emfängerschaltung 700 gemäß verschiedenen Ausführungsformen bereitgestellt werden.
Der Takt 702 kann eine Sequenz von fünf Komponenten P1, P2,..., P5 enthalten, die jeweils 64 Taktzyklen enthalten. Als Reaktion auf einen ersten Taktzylus des Takts 702 nach den Übergängen 755, 760 - z.B. als Reaktion auf einen ersten Zyklus von P1 - kann der Frequenzteiler 720 bei clkout_1 725 eine erste Anstiegsflanke R1 von mehreren Zyklen liefern. Eine Frequenz der mehreren Zyklen bei clkout_1 725 kann 1/64 der Frequenz von P1, P2,..., P5 sein. Bei einer Ausführungsform detektiert der Zykluszähler 740 den Abschluss von fünf (5) der mehreren Zyklen von clkout_1 725 - z.B. auf der Basis der Anstiegsflanken (z.B. einschließlich R1, R2 usw. ) und/oder der Abfallflanken (z.B. F1 usw.) von clkout_1 725. Als Reaktion auf den Abschluss der fünf Zyklen bei clkout_1 725 - z.B. als Reaktion auf eine Anstiegsflanke R6 zu Beginn eines sechsten Zyklus - kann der Zykluszähler 740 einen Übergang 765 implementieren, um das Line _reset 730 zu setzen. Das Setzen von Line_reset 730 kann dazu führen, dass das Rückkopplungssignal 735 die mehreren Zyklen von clkout_1 725 stoppt - z.B. wenn clkout_1 725 danach auf einem logischen Hoch gehalten wird, bis beispielsweise zu einem Übergang 770 zu einem logischen Tief durch DS 704 (oder einem ähnlichen Übergang durch rstb 706) .
Bei vielen Anwendungen kann die Schwellwertzeitperiode zum Identifizieren eines Leitungsrücksetzereignisses recht groß sein im Vergleich zur Schwellwertzeitperiode zum Detektieren einer PREPARE-Bedingung. Gewisse Ausführungsformen realisieren diese Tendenz als eine Gelegenheit, um einen Takt 702 zu verwenden, der viel langsamer ist als ein Empfangsbustakt, als Beispiel. Bei einer Ausführungsform wird der Takt 702 auch zum Synchronisieren von Austauschen auf einem Sendebus der Einrichtung, die die Empfangsschaltung 700 enthält, verwendet. Ein derartiger Sendebustakt kann eine Frequenz in der Größenordnung von 320 kHz besitzen, wenngleich bestimmte Ausführungsformen in dieser Hinsicht nicht beschränkt sind.
8 ist ein Diagramm 800 auf Systemebene, das einen Prozessor mit einem Empfänger zum Auswerten von (durch einen Sender gesendeten) Daten gemäß einer Ausführungsform umfasst. 8 kann auch ein computerlesbares Speichermedium zum Ausführen von Anweisungen enthalten, um die Verfahren verschiedener Ausführungsformen durchzuführen. Elemente von Ausführungsformen werden auch als ein computerlesbares Speichermedium zum Speichern der computerausführbaren Anweisungen bereitgestellt (z.B. Anweisungen zum Implementieren der oben erörterten Prozesse und des Flussdiagramms der 4 und 6). Das maschinenlesbare Medium kann unter anderem einen Flash-Speicher, optische Platten, CD-ROMs, DVD-ROMs, RAMs, EPROMs, EEPROMs, magnetische oder optische Karten oder eine andere Art maschinenlesbarer Medien beinhalten, die sich zum Speichern elektronischer oder computerausführbarer Anweisungen eignen. Beispielsweise können Ausführungsformen der Erfindung als ein Computerprogramm (z.B. BIOS) heruntergeladen werden, das von einem abgesetzten Computer (z.B. einem Server) zu einem anfordernden Computer (z.B. einem Client) mittels Datensignalen über eine Kommunikationsstrecke (z.B. ein Modem oder eine Netzwerkverbindung) transferiert werden kann.
Bei einer Ausführungsform beinhaltet das System 800 unter Anderem einen Desktop-Computer, einen Laptop-Computer, ein Netbook, ein Tablet, einen Notebook-Computer, einen PDA (Personal Digital Assistant), einen Server, eine Workstation, ein Mobiltelefon, eine mobile Recheneinrichtung, ein Smartphone, ein Internet-Gerät oder irgendeine Art von Recheneinrichtung. Bei einer anderen Ausführungsform implementiert das System 800 die hierin offenbarten Verfahren und kann ein SOC-System (System on a Chip) sein.
Bei einer Ausführungsform besitzt der Prozessor 810 einen oder mehrere Prozessorkerne 812 bis 812N, wobei 812N den N-ten Prozessorkern in dem Prozessor 810 darstellt, wobei N eine positive ganze Zahl ist. Bei einer Ausführungsform beinhaltet das System 800 mehrere Prozessoren einschließlich der Prozessoren 810 und 805, wobei der Prozesor 805 eine Logik besitzt, die ähnlich der Logik des Prozessors 810 oder dieser identisch ist. Bei einer Ausführungsform beinhaltet das System 800 mehrere Prozessoren einschließlich der Prozessoren 810 und 805, so dass der Prozessor 805 eine Logik besitzt, die von der Logik des Prozessors 810 vollständig unabhängig ist. Bei einer derartigen Ausführungsform ist ein Mehrpackagesystem 800 ein heterogenes Mehrpackagesystem, weil die Prozessoren 805 und 810 verschiedene Logikeinheiten besitzen. Bei einer Ausführungsform enthält der Verarbeitungskern 812 unter anderem eine Prefetch-Logik zum Holen von Anweisungen, eine Decodierlogik zum Decodieren der Anweisungen, eine Ausführungslogik zum Ausführen von Anweisungen und dergleichen. Bei einer Ausführungsform besitzt der Prozessor 810 einen Cache-Speicher 816 zum Zwischenspeichern von Anweisungen und/oder Daten des Systems 800. Bei einer weiteren Ausführungsform der Erfindung enthält der Cache-Speicher 816 einen Level-1-, Level-2- und Level-3-Cache-Speicher oder eine beliebige andere Konfiguration des Cache-Speichers innerhalb des Prozessors 810.
Bei einer Ausführungsform enthält der Prozessor 810 einen Memory-Control-Hub (MCH) 814, der betätigt werden kann zum Durchführen von Funktionen, die es dem Prozessor 810 ermöglichen, auf einen Speicher 830 zuzugreifen und mit ihm zu kommunizieren, der einen flüchtigen Speicher 832 und/oder einen nichtflüchtigen Speicher 834 beinhaltet. Bei einer Ausführungsform ist der Memory-Control-Hub (MCH) 814 außerhalb des Prozessors 810 als eine unabhängige integrierte Schaltung positioniert.
Bei einer Ausführungsform kann der Prozessor 810 betätigt werden, um mit dem Speicher 830 und einem Chipsatz 820 zu kommunizieren. Bei einer derartigen Ausführungsform führt das SSD 880, wenn das SSD 880 eingeschaltet wird, die computerausführbaren Anweisungen aus.
Bei einer Ausführungsform ist der Prozessor 810 auch an eine Funkantenne 878 gekoppelt, um mit irgendeiner Einrichtung zu kommunizieren, die konfiguriert ist zum Übertragen und/oder Empfangen von Funksignalen. Bei einer Ausführungsform arbeitet die Funkantennenschnittstelle 878 unter anderem gemäß dem Standard IEEE 802.11 und seiner verwandten Familie, HomePlug AV (HPAV), Ultra Wide Band (UWB), Bluetooth, WiMAX oder irgendeiner anderen Form von Funkkommunikationsprotokoll.
Bei einer Ausführungsform enthält der flüchtige Speicher 832 unter anderem ein SDRAM (Synchronous Dynamic Random Access Memory), ein DRAM (Dynamic Random Access Memory), ein RDRAM (RAMBUS Dynamic Random Access Memory) und/oder eine beliebige andere Art von Direktzugriffsspeicherbauelement. Der nichtflüchtige Speicher 834 beinhaltet unter anderem einen Flash-Speicher (z.B. NAND, NOR), einen Phasenwechselspeicher (PCM - Phase Change Memory), einen Festwertspeicher (ROM), einen elektrisch löschbaren und programmierbaren Festwertspeicher EEPROM) oder eine beliebige andere Art von nichtflüchtigem Speicherbauelement.
Der Speicher 830 speichert Informationen und Anweisungen zur Ausführung durch den Prozessor 810. Bei einer Ausführungsform kann der Speicher 830 auch temporäre Variablen oder andere Zwischeninformationen speichern, während der Prozessor 810 Anweisungen ausführt. Bei einer Ausführungsform ist der Chipsatz 820 mit dem Prozessor 810 über Punkt-zu-Punkt-Schnittstellen (PtP oder P-P) 817 und 822 verbunden. Bei einer Ausführungsform aktiviert der Chipsatz 820 den Prozessor 810, um sich mit anderen Modulen im System 800 zu verbinden. Bei einer Ausführungsform der Erfindung arbeiten die Schnittstellen 817 und 822 mit einem PtP-Kommunikationsprotokoll wie etwa dem INTEL® QuickPath Interconnect (QPI) oder dergleichen.
Bei einer Ausführungsform kann der Chipsatz 820 betrieben werden, um mit dem Prozessor 810, 805, der Displayeinrichtung 840 und anderen Einrichtungen 872, 876, 874, 860, 862, 864, 866, 877, usw. zu kommunizieren. Bei einer Ausführungsform ist der Chipsatz 820 auch an eine Funkantenne 878 gekoppelt, um mit einer beliebigen Einrichtung zu kommunizieren, die zum Übertragen und/oder Empfangen von Funksignalen konfiguriert ist.
Bei einer Ausführungsform ist der Chipsatz 820 über eine Schnittstelle 826 mit einer Displayeinrichtung 840 verbunden. Bei einer Ausführungsform enthält die Displayeinrichtung 840 unter anderem ein Flüssigkristalldisplay (LCD - Liquid Crystal Display), Plasma, Kathodenstrahlröhrendisplay (CRT - Cathode Ray Tube) oder irgendeine andere Form von Sichtdisplayeinrichtung. Bei einer Ausführungsform der Erfindung sind der Prozessor 810 und der Chipsatz 820 zu einem einzelnen SOC vereinigt. Außerdem ist der Chipsatz 820 mit einem oder mehreren Bussen 850 und 855 verbunden, um verschiedene Module 874, 860, 862, 864 und 866 zusammenzuschalten. Bei einer Ausführungsform können die Busse 850 und 855 über eine Busbrücke 872 zusammengeschaltet werden, falls es bei der Busgeschwindigkeit oder dem Kommunikationsprotokoll eine Fehlanpassung gibt. Bei einer Ausführungsform ist der Chipsatz 820 unter anderem mit einem nichtflüchtigen Speicher 860, einer oder mehreren Massenspeichereinrichtungen 862, einer Tastatur/Maus 864 und einer Netzwerkschnittstelle 866 über die Schnittstelle 824, an einen Smart-TV 876, Verbraucherelektronik 877 usw. gekoppelt.
Bei einer Ausführungsform beinhaltet die Massenspeichereinrichtung 862 unter anderem ein Festkörperlaufwerk, ein Festplattenlaufwerk, ein USB-Flash-Speicherlaufwerk oder irgendeine andere Form von Computerdatenspeichermedium. Bei einer Ausführungsform wird die Netzwerkschnittstelle 866 durch eine beliebige Art von wohlbekanntem Netzwerkschnittstellenstandard implementiert, einschließlich unter anderem eine Ethernet-Schnittstelle, eine USB-Schnittstelle, eine PCI-Express-Schnittstelle, eine Funkschnittstelle und/oder eine beliebige andere geeignete Art von Schnittstelle. Bei einer Ausführungsform arbeitet die Funkschnittstelle unter anderem gemäß dem Standard IEEE 802.11 und seiner verwandten Familie, HomePlug AV (HPAV), Ultra Wide Band (UWB), Bluetooth, WiMAX oder irgendeine Form von Funkkommunikationsprotokoll.
Während die in 8 gezeigten Module als separate Blöcke innerhalb des Systems 800 dargestellt sind, können die durch einige dieser Blöcke durchgeführten Funktionen innerhalb einer einzelnen Halbleiterschaltung integriert werden oder können unter Verwendung von zwei oder mehr separaten integrierten Schaltungen implementiert werden. Beispielsweise kann der Cache-Speicher 816, obwohl der Cache-Speicher 816 als ein separater Block innerhalb des Prozessors 810 dargestellt ist, jeweils in den Prozessorkern 812 eingebaut sein. Bei einer Ausführungsform kann das System 800 bei einer anderen Ausführungsform der Erfindung mehr als einen Prozessor/Verarbeitungskern enthalten.
Bei einer Ausführungsform umfasst eine Empfängerschaltung einen ersten Flankendetektor zum Empfangen eines Datensignals und zum Generieren eines Übergangs eines ersten Signals als Reaktion auf eine Anstiegsflanke des Datensignals. Die Empfängerschaltung umfasst weiterhin eine Schiebeschaltung mit mehreren Stufen zum Empfangen eines Bits als Reaktion auf den Übergang und zum Verschieben des Bits auf der Basis eines Taktsignals. Die Empfängerschaltung umfasst weiterhin einen Zähler zum Starten eines Zählwerts als Reaktion auf eine Ausgabe des Bits von den mehreren Stufen und eine Detektorlogik zum Detektieren eines Werts des Zählwerts und zum Generieren eines Steuersignals auf der Basis des Werts zum Vorbereiten einer Bitübertragungsschicht-Empfängerlogik für den Übergang zu einem BURST-Arbeitsmodus.
Bei einer Ausführungsform ist der BURST-Arbeitsmodus mit einer Bitübertragungsschicht-Seriell-Schnittstellenspezifikation kompatibel. Bei einer Ausführungsform umfasst die Empfängerschaltung weiterhin einen zweiten Flankendetektor zum Empfangen des Datensignals und zum Zurücksetzen der Schiebeschaltung als Reaktion auf eine Abfallflanke des Datensignals. Bei einer Ausführungsform umfasst die Empfängerschaltung weiterhin einen zweiten Flankendetektor zum Empfangen des Datensignals und zum Zurücksetzen des Zählers als Reaktion auf eine Abfallflanke des Datensignals. Bei einer Ausführungsform soll die Empfängerschaltung in einer ersten Einrichtung arbeiten, wobei das Datensignal ein Eintakt-Signal auf der Basis eines von einer zweiten Einrichtung an die erste Einrichtung gesendeten Differenzdatensignals beinhaltet.
Bei einer Ausführungsform umfasst die Empfängerschaltung weiterhin eine Verknüpfungslogik, die zwischen das Schieberegister und den Zähler gekoppelt ist, wobei die Verknüpfungslogik das Taktsignal und das Bit empfangen soll und dem Zähler eine Kombination aus dem Taktsignal und dem Bit anzeigen soll, wobei der Zähler den Zählwert auf der Basis der angezeigten Kombination aus dem Taktsignal und dem Bit starten soll. Bei einer Ausführungsform zeigt das Steuersignal an, dass das Datensignal für mindestens eine Schwellwertzeitperiode gesetzt worden ist, was einen Übergang aus einem Schlafzustand oder einem Verzögerungszustand anzeigt, wobei die Schwellwertzeitperiode mit einer Bitübertragungsschicht-Seriell-Schnittstellenspezifikation kompatibel ist. Bei einer Ausführungsform bestehen die mehreren Stufen aus drei Stufen, die jeweils eine jeweilige Bitverschiebung auf der Basis des Taktsignals durchführen sollen.
Bei einem weiteren Aspekt umfasst ein System eine Empfängerschaltung, die einen ersten Flankendetektor zum Empfangen eines Datensignals und zum Generieren eines Übergangs eines ersten Signals als Reaktion auf eine Anstiegsflanke des Datensignals, enthält. Die Empfängerschaltung umfasst weiterhin eine Schiebeschaltung umfassend mehrere Stufen zum Empfangen eines Bits als Reaktion auf den Übergang und zum Verschieben des Bits auf der Basis eines Taktsignals. Die Empfängerschaltung umfasst weiterhin einen Zähler zum Starten eines Zählwerts als Reaktion auf eine Ausgabe des Bits von den mehreren Stufen, und eine Detektorlogik zum Detektieren eines Werts des Zählwerts und zum Generieren eines Steuersignals auf der Basis des Werts zum Vorbereiten einer Bitübertragungsschicht-Empfängerlogik zum Übergang zu einem Burst-Arbeitsmodus. Das System umfasst weiterhin eine Displayeinheit zum Anzeigen einer Version von über die Bitübertragungsschicht-Empfängerlogik empfangenen Daten.
Bei einer Ausführungsform ist der BURST-Arbeitsmodus mit einer Bitübertragungsschicht-Seriell-Schnittstellen-Spezifikation kompatibel. Bei einer Ausführungsform umfasst die Empfängerschaltung weiterhin einen zweiten Flankendetektor zum Empfangen des Datensignals und zum Zurücksetzen der Schiebeschaltung als Reaktion auf eine Abfallsflanke des Datensignals. Bei einer Ausführungsform umfasst die Empfängerschaltung weiterhin einen zweiten Flankendetektor zum Empfangen des Datensignals und zum Zurücksetzen des Zählers als Reaktion auf eine Abfallsflanke des Datensignals. Bei einer Ausführungsform beinhaltet das Datensignal ein Eintakt-Signal auf der Basis eines von einer Einrichtung an das System gesendeten Differenzdatensignals.
Bei einer Ausführungsform umfasst die Empfängerschaltung weiterhin eine Verknüpfungslogik, die zwischen das Schieberegister und den Zähler gekoppelt ist, wobei die Verknüpfungslogik das Taktsignal und das Bit empfangen soll und dem Zähler eine Kombination aus dem Taktsignal und dem Bit anzeigen soll, wobei der Zähler den Zählwert auf der Basis der angezeigten Kombination aus dem Taktsignal und dem Bit starten soll. Bei einer Ausführungsform zeigt das Steuersignal an, dass das Datensignal für mindestens eine Schwellwertzeitperiode gesetzt worden ist, was einen Übergang aus einem Schlafzustand oder einem Verzögerungszustand anzeigt, wobei die Schwellwertzeitperiode mit einer Bitübertragungsschicht-Seriell-Schnittstellenspezifikation kompatibel ist.
Bei einem weiteren Aspekt umfasst eine Empfängerschaltung eine erste Logik zum Generieren eines ersten Signals auf der Basis eines Taktsignals und eines Datensignals, wobei das erste Signal eine erste Sequenz von Impulsen enthält, und einen Frequenzteiler zum Empfangen des ersten Signals und zum Generieren eines zweiten Signals einschließlich einer zweiten Sequenz von Impulsen auf der Basis der ersten Sequenz von Impulsen. Die Empfängerschaltung umfasst weiterhin einen Zykluszähler zum Empfangen des zweiten Signals und zum Setzen eines ersten Steuersignals als Reaktion auf einen Abschluss von N Zyklen der zweiten Sequenz von Impulsen, wobei N eine ganze Zahl ist, wobei das erste Steuersignal der Bitübertragungsschicht-Empfängerlogik ein Leitungszurücksetzen anzeigen soll. Die erste Logik soll weiterhin ein Rückkopplungssignal auf der Basis des ersten Steuersignals empfangen, wobei das Rückkopplungssignal die Aktivierung des Frequenzteilers durch die erste Logik begrenzen soll, wobei die erste Logik das erste Signal weiter auf der Basis des Rückkopplungssignals generieren soll.
Bei einer Ausführungsform beträgt eine Frequenz der ersten Sequenz von Impulsen das Vierundsechzigfache einer Frequenz der zweiten Sequenz von Impulsen. Bei einer Ausführungsform ist N gleich fünf. Bei einer Ausführungsform zeigt das erste Steuersignal an, dass das Datensignal für mindestens eine Schwellwertzeitperiode gesetzt worden ist, um das Leitungsrücksetzen anzuzeigen, wobei die Schwellwertzeitperiode mit einer Bitübertragungsschicht-Seriell-Schnittstellenspezifikation kompatibel ist. Bei einer Ausführungsform führt die Bitübertragungsschicht-Empfängerlogik als Reaktion auf das erste Steuersignal das mit einer Bitübertragungsschicht-Seriell-Schnittstellenspezifikation kompatible Leitungszurücksetzen durch.
Bei einer Ausführungsform umfasst die Empfängerschaltung weiterhin eine zweite Logik zum Generieren eines dritten Signals auf der Basis des Datensignals und eines Statussignals, das anzeigt, ob sich die Bitübertragungsschicht-Empfängerlogik gegenwärtig in einem Leitungszurücksetzmodus befindet, wobei das dritte Signal den Frequenzteiler zurücksetzen soll. Bei einer Ausführungsform umfasst die Empfängerschaltung weiterhin eine zweite Logik zum Generieren eines dritten Signals auf der Basis des Datensignals und eines Statussignals, das anzeigt, ob sich die Bitübertragungsschicht-Empfängerlogik gegenwärtig in einem Leitungszurücksetzmodus befindet, wobei das dritte Signal den Zykluszähler zurücksetzen soll. Bei einer Ausführungsform soll die Empfängerschaltung in einer ersten Einrichtung arbeiten, wobei das Datensignal ein Eintakt-Signal auf der Basis eines von einer zweiten Einrichtung zur ersten Einrichtung gesendeten Differenzdatensignals beinhaltet.
Bei einem weiteren Aspekt umfasst ein System eine Empfängerschaltung, die Folgendes enthält: eine erste Logik zum Generieren eines ersten Signals auf der Basis eines Taktsignals und eines Datensignals, wobei das erste Signal eine erste Sequenz von Impulsen enthält und einen Frequenzteiler zum Empfangen des ersten Signals und zum Generieren eines zweiten Signals einschließlich einer zweiten Sequenz von Impulsen auf der Basis der ersten Sequenz von Impulsen. Die Empfängerschaltung umfasst weiterhin einen Zykluszähler zum Empfangen des zweiten Signals und zum Setzen eines ersten Steuersignals als Reaktion auf einen Abschluss von N Zyklen der zweiten Sequenz von Impulsen, wobei N eine ganze Zahl ist, wobei das erste Steuersignal der Bitübertragungsschicht-Empfängerlogik ein Leitungszurücksetzen anzeigen soll. Die erste Logik soll weiterhin ein Rückkopplungssignal auf der Basis des ersten Steuersignals empfangen, wobei das Rückkopplungssignal die Aktivierung des Frequenzteilers durch die erste Logik begrenzen soll, wobei die erste Logik das erste Signal weiter auf der Basis des Rückkopplungssignals generieren soll. Das System umfasst weiterhin eine Displayeinheit zum Anzeigen einer Version von über die Bitübertragungsschicht-Empfängerlogik empfangenen Daten.
Bei einer Ausführungsform beträgt eine Frequenz der ersten Sequenz von Impulsen das Vierundsechzigfache einer Frequenz der zweiten Sequenz von Impulsen. Bei einer Ausführungsform ist N gleich fünf. Bei einer Ausführungsform zeigt das erste Steuersignal an, dass das Datensignal für mindestens eine Schwellwertzeitperiode gesetzt worden ist, um das Leitungsrücksetzen anzuzeigen, wobei die Schwellwertzeitperiode mit einer Bitübertragungsschicht-Seriell-Schnittstellenspezifikation kompatibel ist.
Bei einer Ausführungsform umfasst die Empfängerschaltung weiterhin eine zweite Logik zum Generieren eines dritten Signals auf der Basis des Datensignals und eines Statussignals, das anzeigt, ob sich die Bitübertragungsschicht-Empfängerlogik gegenwärtig in einem Leitungszurücksetzmodus befindet, wobei das dritte Signal den Frequenzteiler zurücksetzen soll. Bei einer Ausführungsform umfasst die Empfängerschaltung weiterhin eine zweite Logik zum Generieren eines dritten Signals auf der Basis des Datensignals und eines Statussignals, das anzeigt, ob sich die Bitübertragungsschicht-Empfängerlogik gegenwärtig in einem Leitungszurücksetzmodus befindet, wobei das dritte Signal den Zykluszähler zurücksetzen soll. Bei einer Ausführungsform soll die Empfängerschaltung in einer ersten Einrichtung arbeiten, wobei das Datensignal ein Eintakt-Signal auf der Basis eines von einer zweiten Einrichtung zur ersten Einrichtung gesendeten Differenzdatensignals beinhaltet. Techniken und Architekturen zum Durchführen von E/A-Kommunikationen werden hierin beschrieben. Bei der obigen Beschreibung sind zu Zwecken der Erläuterung zahlreiche spezifische Details dargelegt, um ein eingehendes Verständnis bestimmter Ausführungsformen zu liefern. Für den Fachmann versteht sich jedoch, dass gewisse Ausführungsformen ohne diese spezifischen Details praktiziert werden können. In anderen Fällen sind Strukturen und Einrichtungen in Blockdiagrammform gezeigt, um zu vermeiden, dass die Beschreibung unklar bleibt.
Die Bezugnahme auf „eine Ausführungsform“ in der Patentschrift bedeutet, dass ein in Verbindung mit der Ausführungsform beschriebenes bestimmtes Merkmal, eine bestimmte Struktur oder Charakteristik in mindestens einer Ausführungsform der Erfindung enthalten ist. Das Auftreten des Ausdrucks „in einer Ausführungsform“ an verschiedenen Stellen in der Patentschrift soll sich nicht notwendigerweise immer auf die gleiche Ausführungsform beziehen.
Einige Abschnitte der ausführlichen Beschreibung hierin sind bezüglich Algorithmen und symbolischen Darstellungen von Operationen an Datenbits innerhalb eines Computerspeichers vorgelegt. Diese algorithmischen Beschreibungen und Darstellungen sind das Mittel, das vom Computerfachmann verwendet wird, um diese Substanz seiner Arbeit am effektivsten anderen Fachleuten mitzuteilen. Ein Algorithmus wird hier und allgemein als eine in sich konsistente Sequenz von Schritten wahrgenommen, die zu einem gewünschten Ergebnis führen. Diese Schritte sind jene, die physische Manipulationen von physischen Größen erfordern. Diese Größen nehmen üblicherweise, wenngleich nicht notwendigerweise, die Form elektrischer oder magnetischer Signale an, die gespeichert, transferiert, kombiniert, verglichen und anderweitig manipuliert werden können. Es hat sich gelegentlich als zweckmäßig herausgestellt, prinzipiell aus Gründen der üblichen Verwendung, sich auf diese Signale als Bits, Werte, Elemente, Symbole, Zeichen, Terme, Zahlen oder dergleichen zu beziehen.
Es sei jedoch daran gedacht, dass alle diese und ähnliche Ausdrücke mit den entsprechenden physischen Quantitäten assoziiert werden müssen und lediglich zweckmäßige Kennzeichen sind, die auf diese Größen angewendet werden. Sofern nicht spezifisch etwas anderes festgestellt wird, wie aus der Erörterung hier hervorgeht, versteht sich, dass in der Beschreibung Erörterungen, die Ausdrücke wie etwa „Verarbeiten“ oder „Berechnen“ oder „Kalkulieren“ oder „Bestimmen“ oder „Anzeigen“ oder dergleichen verwenden, sich auf die Handlung und Prozesse eines Computersystems oder einer ähnlichen elektronischen Recheneinrichtung beziehen, die Daten, die als physische (elektronische) Größen innerhalb der Register und Speicher des Computersystems dargestellt sind, manipuliert und in andere Daten, die ähnlich als physische Größen innerhalb der Computersystemspeicher oder -register oder anderer derartiger Informationsablage-, Übertragungs- oder Displayeinrichtungen dargestellt sind, transformiert.
Bestimmte Ausführungsformen betreffen auch eine Vorrichtung zum Durchführen der Operationen hierin. Diese Vorrichtung kann speziell für die erforderlichen Zwecke konstruiert sein oder sie kann einen Allzweckcomputer umfassen, der selektiv durch ein Computerprogramm aktiviert oder rekonfiguriert wird, das im Computer gespeichert ist. Ein derartiges Computerprogramm kann in einem computerlesbaren Speichermedium gespeichert sein, wie etwa unter anderem eine beliebige Art von Platten einschließlich Disketten, optischen Platten, CD-ROMs und magnetoptischen Platten, Festwertspeichern (ROMs), Direktzugriffsspeichern (RAMs) wie etwa einem DRAM (Dynamic RAM), EPROMs, EEPROMs, magnetischen oder optischen Karten oder einer beliebigen Art von Medien, die sich zum Speichern elektronischer Anweisungen eignen und an einen Computersystembus gekoppelt sind.
Die hier vorgelegten Algorithmen und Displays betreffen nicht inhärent irgendeinen bestimmten Computer oder andere Vorrichtung. Verschiedene Allzwecksysteme können mit Programmen gemäß den Lehren hierin verwendet werden, oder es kann sich als zweckmäßig erweisen, eine spezialisiertere Vorrichtung zu konstruieren, um die erforderlichen Verfahrensschritte durchzuführen. Die erforderliche Struktur für eine Vielzahl dieser Systeme ergibt sich aus der Beschreibung hierin. Außerdem werden bestimmte Ausführungsformen nicht unter Bezugnahme auf eine bestimmte Programmiersprache beschrieben. Es versteht sich, dass eine Vielzahl von Programmiersprachen verwendet werden kann, um die Lehren solcher Ausführungsformen, wie hierin beschrieben, zu implementieren.
Zusätzlich zu dem, was hierin beschrieben wird, können verschiedene Modifikationen an den offenbarten Ausführungsformen und Implementierungen davon vorgenommen werden, ohne von ihrem Schutzbereich abzuweichen. Deshalb sollten die Illustrationen und Beispiele hierin in einem veranschaulichenden und nicht einem restriktiven Sinne ausgelegt werden. Der Schutzbereich der Erfindung sollte lediglich durch Bezugnahme auf die Ansprüche, die folgen, bemessen werden.

Claims

Empfängerschaltung (500), die Folgendes umfasst: einen ersten Flankendetektor (520) zum Empfangen eines Datensignals und zum Generieren eines Übergangs eines ersten Signals als Reaktion auf eine Anstiegsflanke des Datensignals; eine Schiebeschaltung (530) umfassend mehrere Stufen zum Empfangen eines Bits als Reaktion auf den Übergang und zum Verschieben des Bits auf der Basis eines Taktsignals; einen Zähler (535) zum Starten eines Zählwerts als Reaktion auf eine Ausgabe des Bits von den mehreren Stufen; und eine Detektorlogik zum Detektieren eines Werts des Zählwerts und zum Generieren eines Steuersignals auf der Basis des Werts zum Vorbereiten einer Bitübertragungsschicht-Empfängerlogik zum Übergang zu einem Burst-Arbeitsmodus.
Empfängerschaltung nach Anspruch 1, wobei der Burst-Arbeitsmodus mit einer Bitübertragungsschicht-Seriell-Schnittstellenspezifikation kompatibel ist.
Empfängerschaltung nach Anspruch 1, weiterhin umfassend einen zweiten Flankendetektor (525) zum Empfangen des Datensignals und zum Zurücksetzen der Schiebeschaltung (530) als Reaktion auf eine Abfallsflanke des Datensignals.
Empfängerschaltung nach Anspruch 1, weiterhin umfassend einen zweiten Flankendetektor (525) zum Empfangen des Datensignals und zum Zurücksetzen des Zählers (535) als Reaktion auf eine Abfallsflanke des Datensignals.
Empfängerschaltung nach Anspruch 1, wobei die Empfängerschaltung in einer ersten Einrichtung arbeiten soll und wobei das Datensignal ein Eintakt-Signal auf der Basis eines von einer zweiten Einrichtung zur ersten Einrichtung gesendeten Differenzdatensignals beinhaltet.
Empfängerschaltung nach Anspruch 1, weiterhin umfassend eine Verknüpfungslogik (G1), die zwischen das Schieberegister und den Zähler (535) gekoppelt ist, wobei die Verknüpfungslogik (G1) das Taktsignal und das Bit empfangen soll und dem Zähler (535) eine Kombination aus dem Taktsignal und dem Bit anzeigen soll, wobei der Zähler (535) den Zählwert auf der Basis der angezeigten Kombination aus dem Taktsignal und dem Bit starten soll.
Empfängerschaltung nach Anspruch 1, wobei das Steuersignal anzeigt, dass das Datensignal für mindestens eine Schwellwertzeitperiode gesetzt worden ist, was einen Übergang aus einem Schlafzustand oder einem Verzögerungszustand anzeigt, wobei die Schwellwertzeitperiode mit einer Bitübertragungsschicht-Seriell-Schnittstellenspezifikation kompatibel ist.
Empfängerschaltung nach Anspruch 1, wobei die mehreren Stufen aus drei Stufen bestehen, die jeweils eine jeweilige Bitverschiebung auf der Basis des Taktsignals durchführen sollen.
System, das Folgendes umfasst: eine Empfängerschaltung (500), die Folgendes enthält: einen ersten Flankendetektor (520) zum Empfangen eines Datensignals (510) und zum Generieren eines Übergangs eines ersten Signals als Reaktion auf eine Anstiegsflanke des Datensignals (510); eine Schiebeschaltung (530) umfassend mehrere Stufen zum Empfangen eines Bits als Reaktion auf den Übergang und zum Verschieben des Bits auf der Basis eines Taktsignals (505); einen Zähler (535) zum Starten eines Zählwerts als Reaktion auf eine Ausgabe des Bits von den mehreren Stufen; und eine Detektorlogik zum Detektieren eines Werts des Zählwerts und zum Generieren eines Steuersignals auf der Basis des Werts zum Vorbereiten einer Bitübertragungsschicht-Empfängerlogik zum Übergang zu einem Burst-Arbeitsmodus und eine Displayeinheit zum Anzeigen einer Version von über die Bitübertragungsschicht-Empfängerlogik empfangenen Daten.
System nach Anspruch 9, wobei der Burst-Arbeitsmodus mit einer Bitübertragungsschicht-Seriell-Schnittstellenspezifikation kompatibel ist.
System nach Anspruch 9, wobei die Empfängerschaltung (500) weiterhin einen zweiten Flankendetektor (525) zum Empfangen des Datensignals (510) und zum Zurücksetzen der Schiebeschaltung als Reaktion auf eine Abfallsflanke des Datensignals (510) umfasst.
System nach Anspruch 9, wobei die Empfängerschaltung (500) weiterhin einen Flankendetektor (525) zum Empfangen des Datensignals (510) und zum Zurücksetzen des Zählwerts als Reaktion auf eine Abfallsflanke des Datensignals (510) umfasst.
System nach Anspruch 9, wobei das Datensignal ein Eintakt-Signal auf der Basis eines von einer Einrichtung zum System gesendeten Differenzdatensignals beinhaltet.
System nach Anspruch 9, wobei die Empfängerschaltung (500) weiterhin eine Verknüpfungslogik (G1) umfasst, die zwischen das Schieberegister (530) und den Zähler (535) gekoppelt ist, wobei die Verknüpfungslogik (G1) das Taktsignal und das Bit empfangen soll und dem Zähler (535) eine Kombination aus dem Taktsignal (505) und dem Bit anzeigen soll, wobei der Zähler (535) den Zählwert auf der Basis der angezeigten Kombination aus dem Taktsignal (505) und dem Bit starten soll.
System nach Anspruch 9, wobei das Steuersignal anzeigt, dass das Datensignal (510) für mindestens eine Schwellwertzeitperiode gesetzt worden ist, was einen Übergang aus einem Schlafzustand oder einem Verzögerungszustand anzeigt, wobei die Schwellwertzeitperiode mit einer Bitübertragungsschicht-Seriell-Schnittstellenspezifikation kompatibel ist.
Empfängerschaltung, die Folgendes umfasst: eine erste Logik (710) zum Generieren eines ersten Signals auf der Basis eines Taktsignals (702) und eines Datensignals (704), wobei das erste Signal eine erste Sequenz von Impulsen enthält; einen Frequenzteiler (720) zum Empfangen des ersten Signals und zum Generieren eines zweiten Signals einschließlich einer zweiten Sequenz von Impulsen auf der Basis der ersten Sequenz von Impulsen; und einen Zykluszähler (740) zum Empfangen des zweiten Signals und zum Setzen eines ersten Steuersignals als Reaktion auf einen Abschluss von N Zyklen der zweiten Sequenz von Impulsen, wobei N eine ganze Zahl ist, wobei das erste Steuersignal der Bitübertragungsschicht-Empfängerlogik ein Leitungszurücksetzen anzeigen soll; wobei die erste Logik (710) weiterhin ein Rückkopplungssignal auf der Basis des ersten Steuersignals empfangen soll, wobei das Rückkopplungssignal die Aktivierung des Frequenzteilers durch die erste Logik begrenzen soll, wobei die erste Logik das erste Signal weiter auf der Basis des Rückkopplungssignals generieren soll.
Empfängerschaltung nach Anspruch 16, wobei eine Frequenz der ersten Sequenz von Impulsen das Vierundsechzigfache einer Frequenz der zweiten Sequenz von Impulsen ist.
Empfängerschaltung nach Anspruch 16, wobei N gleich fünf ist.
Empfängerschaltung nach Anspruch 16, wobei das erste Steuersignal anzeigt, dass das Datensignal für mindestens eine Schwellwertzeitperiode gesetzt worden ist, um das Leitungsrücksetzen anzuzeigen, wobei die Schwellwertzeitperiode mit einer Bitübertragungsschicht-Seriell-Schnittstellenspezifikation kompatibel ist.
Empfängerschaltung nach Anspruch 16, wobei die Bitübertragungsschicht-Empfängerlogik als Reaktion auf das erste Steuersignal das mit einer Bitübertragungsschicht-Seriell-Schnittstellenspezifikation kompatible Leitungszurücksetzen durchführt.
Empfängerschaltung nach Anspruch 16, weiterhin umfassend eine zweite Logik (715) zum Generieren eines dritten Signals auf der Basis des Datensignals (704) und eines Statussignals (706) , das anzeigt, ob sich die Bitübertragungsschicht-Empfängerlogik gegenwärtig in einem Leitungszurücksetzmodus befindet, wobei das dritte Signal den Frequenzteiler (720) zurücksetzen soll.
Empfängerschaltung nach Anspruch 16, weiterhin umfassend eine zweite Logik (715) zum Generieren eines dritten Signals auf der Basis des Datensignals (704) und eines Statussignals (706), das anzeigt, ob sich die Bitübertragungsschicht-Empfängerlogik gegenwärtig in einem Leitungszurücksetzmodus befindet, wobei das dritte Signal den Zykluszähler (740) zurücksetzen soll.
Empfängerschaltung nach Anspruch 16, wobei die Empfängerschaltung in einer ersten Einrichtung arbeiten soll und wobei das Datensignal ein Eintakt-Signal auf der Basis eines von einer zweiten Einrichtung zur ersten Einrichtung gesendeten Differenzdatensignals beinhaltet.
System, das Folgendes umfasst: eine Empfängerschaltung (700), die Folgendes enthält: eine erste Logik (710) zum Generieren eines ersten Signals auf der Basis eines Taktsignals (702) und eines Datensignals (704), wobei das erste Signal eine erste Sequenz von Impulsen enthält; einen Frequenzteiler (720) zum Empfangen des ersten Signals und zum Generieren eines zweiten Signals einschließlich einer zweiten Sequenz von Impulsen auf der Basis der ersten Sequenz von Impulsen; und einen Zykluszähler (740) zum Empfangen des zweiten Signals und zum Setzen eines ersten Steuersignals als Reaktion auf einen Abschluss von N Zyklen der zweiten Sequenz von Impulsen, wobei N eine ganze Zahl ist, wobei das erste Steuersignal der Bitübertragungsschicht-Empfängerlogik ein Leitungszurücksetzen anzeigen soll; wobei die erste Logik (710) weiterhin ein Rückkopplungssignal auf der Basis des ersten Steuersignals empfangen soll, wobei das Rückkopplungssignal die Aktivierung des Frequenzteilers (720) durch die erste Logik begrenzen soll, wobei die erste Logik (710) das erste Signal weiter auf der Basis des Rückkopplungssignals generieren soll; und eine Displayeinheit zum Anzeigen einer Version von über die Bitübertragungsschicht-Empfängerlogik empfangenen Daten.
System nach Anspruch 24, wobei eine Frequenz der ersten Sequenz von Impulsen das Vierundsechzigfache einer Frequenz der zweiten Sequenz von Impulsen ist.
System nach Anspruch 24, wobei N gleich fünf ist.
System nach Anspruch 24, wobei das erste Steuersignal anzeigt, dass das Datensignal für mindestens eine Schwellwertzeitperiode gesetzt worden ist, um das Leitungsrücksetzen anzuzeigen, wobei die Schwellwertzeitperiode mit einer Bitübertragungsschicht-Seriell-Schnittstellenspezifikation kompatibel ist.
System nach Anspruch 24, wobei die Empfängerschaltung weiterhin eine zweite Logik (715) umfasst zum Generieren eines dritten Signals auf der Basis des Datensignals (704) und eines Statussignals (706), das anzeigt, ob sich die Bitübertragungsschicht-Empfängerlogik gegenwärtig in einem Leitungszurücksetzmodus befindet, wobei das dritte Signal den Frequenzteiler (720) zurücksetzen soll.
System nach Anspruch 24, wobei die Empfängerschaltung (700) weiterhin eine zweite Logik (715) umfasst zum Generieren eines dritten Signals auf der Basis des Datensignals (704) und eines Statussignals (706), das anzeigt, ob sich die Bitübertragungsschicht-Empfängerlogik gegenwärtig in einem Leitungszurücksetzmodus befindet, wobei das dritte Signal den Zykluszähler (740) zurücksetzen soll.
System nach Anspruch 24, wobei die Empfängerschaltung (700) in einer ersten Einrichtung arbeiten soll und wobei das Datensignal (704) ein Eintakt-Signal auf der Basis eines von einer zweiten Einrichtung zur ersten Einrichtung gesendeten Differenzdatensignals beinhaltet.