CN108718192B - 数据信号检测装置、mipi rffe设备及系统 - Google Patents

数据信号检测装置、mipi rffe设备及系统 Download PDF

Info

Publication number
CN108718192B
CN108718192B CN201810603036.7A CN201810603036A CN108718192B CN 108718192 B CN108718192 B CN 108718192B CN 201810603036 A CN201810603036 A CN 201810603036A CN 108718192 B CN108718192 B CN 108718192B
Authority
CN
China
Prior art keywords
data signal
signal
acquisition
data
input end
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810603036.7A
Other languages
English (en)
Other versions
CN108718192A (zh
Inventor
朱诗宁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Maxscend Microelectronics Co ltd
Original Assignee
Maxscend Microelectronics Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Maxscend Microelectronics Co ltd filed Critical Maxscend Microelectronics Co ltd
Priority to CN201810603036.7A priority Critical patent/CN108718192B/zh
Publication of CN108718192A publication Critical patent/CN108718192A/zh
Priority to PCT/CN2019/099858 priority patent/WO2019238144A1/zh
Priority to US16/844,472 priority patent/US11381377B2/en
Application granted granted Critical
Publication of CN108718192B publication Critical patent/CN108718192B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0372—Bistable circuits of the master-slave type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/19—Monitoring patterns of pulse trains
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Nonlinear Science (AREA)
  • Telephone Function (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

本发明实施例公开了一种数据信号检测装置、MIPI RFFE设备及系统，数据信号检测装置包括：两个采集电路以及选择输出电路；第一采集电路的第一输入端与第二采集电路的第二输入端相连，第一采集电路的第二输入端与第二采集电路的第一输入端相连；两个采集电路的输出端与选择输出电路的输入端相连；采集电路，使用第一输入端接收信号对第二输入端接收信号进行采集，验证采集信号是否符合数据信号特点；选择输出电路，在接收的采集信号及无效信号中选择输出采集信号。通过数据信号检测装置构造的MIPI RFFE的从设备充分考虑到了各种异常情况，可以有效解决MIPI RFFE系统中两个相同MIPI RFFE从设备的总线冲突问题。

Description

数据信号检测装置、MIPI RFFE设备及系统
技术领域
本发明实施例涉及计算机硬件技术，尤其涉及一种数据信号检测装置、MIPI RFFE设备及MIPI RFFE系统。
背景技术
随着技术的不断发展，人们对射频前端设备(诸如功率放大器、有源天线调谐器、低噪声放大器和天线开关等)的需求不断增加，对于设备制造商而言，控制所有射频前端设备将是非常巨大的挑战。MIPI(Mobile Industry Processor Interface，移动产业处理器接口)联盟为RFFE(RF Front-End。射频前端)设备制定标准，提供一套用于将多个前端设备连接起来的总线接口，这样就可以用射频芯片来方便的控制这些RFFE设备。
在图1a中示出了现有技术中的一种MIPI RFFE系统的示意图。如图1a所示，MIPIRFFE标准在RFFE设备间定义了一种接口，在单个RFFE总线上可以挂载一个主设备，同时最多挂载15个从设备(图1a中仅示出了从设备1以及从设备2)。该总线使用两条信号线，一条是由主机控制的时钟信号线(SCLK)，另一条是单/双向数据线(SDATA)，耦接至RFFE总线上的每一个RFFE从设备可以通过USID(Unique Slave ID，从设备标识符)、PID(PRODUCT_ID，产品标识符)或者MfrlID(MANUFACTURER_ID，制造商标识符)等身份标识信号被识别。
在图1b中示出了现有技术中，SCLK以及SDATA上传输信号的波形图。如图1b所示，SDATA上每一帧数据都由一个SSC(Sequence Start Condition，序列开始条件)信号开始，这个时候SCLK上不传输时钟信号。在SSC信号之后，紧接着就传输command frame(命令帧)，command frame的前4个比特(bit)是SA信号，用来匹配RFFE从设备的身份标识信息。如果一个RFFE从设备匹配上该SA信号，则获知上述command frame是RFFE主设备针对自己发起的操作。
但是当两个从设备的USID、PID以及MfrlID均相同时，MIPI RFFE主设备则无法区分上述两个从设备。针对上述技术问题，现有技术给出了一种解决方案，如图1c所示，当两个MIPI RFFE从设备(从设备1以及从设备2)完全相同时，将从设备1的SCLK接到主设备的SCLK、SDATA接到主设备的SDATA；将从设备2的SCLK接到主设备的SDATA，SDATA接到主设备的SCLK。每个从设备通过在接收信号中检测SSC信号来感知自身的SCLK与SDATA是否被互换，进而可以对自身的身份特征信息进行重新的编程，以实现在MIPI RFFE系统中区分两个完全相同的MIPI RFFE从设备。
发明人在实现本发明的过程中，发现现有技术存在如下缺陷：现有技术是通过SSC来检测SCLK与SDATA是否被互换，如果总线在上电时出现有毛刺或者不定态而使SSC信号发生失真，则难以保证对SCLK与SDATA识别的准确性。对异常情况考虑不足，识别准确度差。
发明内容
有鉴于此，本发明实施例提供一种数据信号检测装置、MIPI RFFE设备及MIPIRFFE系统，在解决MIPI RFFE系统中相同MIPI RFFE从设备的总线冲突问题的同时，提高了整个MIPI RFFE系统的识别准确性以及可靠性。
第一方面，本发明实施例提供了一种数据信号检测装置，包括：电路结构相同的两个采集电路以及选择输出电路；
其中，第一个采集电路的第一输入端与第二个采集电路的第二输入端相连，第一个采集电路的第二输入端与第二个采集电路的第一输入端相连；两个采集电路的输出端分别与所述选择输出电路的两个输入端相连；
所述采集电路，用于使用第一输入端接收的信号作为时钟对第二输入端接收的信号进行采集，并验证采集信号是否符合数据信号的特点，若是，输出所述采集信号，否则，输出设定无效信号；
所述选择输出电路，用于在接收的采集信号以及无效信号中，选择输出所述采集信号作为所述数据信号。
第二方面，本发明实施例还提供了一种MIPI RFFE从设备，包括：如本发明任一实施例所述的数据信号检测装置、第一设备输入端、第二设备输入端以及数据信号处理单元；
所述第一设备输入端与所述数据信号检测装置中任一个目标采集电路的第一输入端相连；所述第二设备输入端与所述目标采集电路的第二输入端相连；所述数据信号处理单元，与所述数据信号检测装置中所述选择输出电路相连；
所述第一设备输入端，用于接收时钟信号或者数据信号；
所述第二设备输入端，用于接收数据信号或者时钟信号；
所述数据信号检测装置，用于在所述第一设备输入端以及所述第二设备输入端输入的信号中选择正确的数据信号发送至所述数据信号处理单元；
所述数据信号处理单元，用于对接收的所述数据信号进行处理；
其中，在所述数据信号处理单元预存与所述MIPI RFFE从设备匹配的从设备地址。
第三方面，本发明实施例还提供了一种MIPI RFFE系统，包括：MIPI RFFE主设备、两个如本发明任一实施例所述的MIPI RFFE从设备；第一个MIPI RFFE从设备以及第二个MIPI RFFE从设备为相同制造商制造出的相同种类的两个设备；
其中，所述MIPI RFFE主设备的时钟端分别与所述第一个MIPI RFFE从设备的第一设备输入端，以及所述第二个MIPI RFFE从设备中的第二设备输入端相连，所述MIPI RFFE主设备的数据端分别与所述第一个MIPI RFFE从设备的第二设备输入端，以及所述第二个MIPI RFFE从设备中的第一设备输入端相连；各所述MIPI RFFE从设备的文件寄存器中预存有不同的从设备地址。
本发明实施例通过使用电路结构相同的两个采集电路以及选择输出电路构造数据信号检测装置，通过将上述两个采集电路的两个输入端交叉连接，可以实现当输入至上述数据信号检测装置的两个输入信号中，一个为时钟信号，另一个为数据信号时，两个采集电路分别使用各自的第一输入端接收的信号作为时钟对第二输入端接收的信号进行采集，在验证采集信号是否符合数据信号的特点后，各自根据验证结果输出对应的信号至选择输出电路，可以实现不论输入至数据信号检测装置的两个输入信号如何与上述两个采集电路相连，该选择输出电路都能准确的输出数据信号的效果，在根据上述数据信号检测装置，对应构造MIPI RFFE从设备后，所构造的MIPI RFFE从设备充分考虑到了各种异常情况，进而可以准确、可靠的解决MIPI RFFE系统中两个完全相同的MIPI RFFE从设备的总线冲突问题。
附图说明
图1a是现有技术中的一种MIPI RFFE系统的示意图；
图1b是现有技术中的一种SCLK以及SDATA上传输信号的波形图；
图1c是现有技术中的一种解决总线冲突的MIPI RFFE系统的示意图；
图2a是本发明实施例一提供的一种数据信号检测装置的结构图；
图2b是本发明实施例一提供的数据信号检测装置中的采集电路的结构示意图；
图3a是本发明实施例二提供的一种MIPI RFFE从设备的结构示意图；
图3b是本发明实施例二提供的MIPI RFFE从设备的具体结构示意图；
图3c是本发明实施例二提供的MIPI RFFE从设备中的采集电路的一种结构示意图；
图4是本发明实施例三提供的一种MIPI RFFE系统的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
实施例一
图2a是本发明实施例一提供的一种数据信号检测装置的结构图，如图2a所示，所述数据信号检测装置包括：电路结构相同的两个采集电路(如2a中的第一采集电路110和第二采集电路120)以及选择输出电路130；
其中，第一个采集电路110的第一输入端与第二个采集电路120的第二输入端相连，第一个采集电路130的第二输入端与第二个采集电路120的第一输入端相连；两个采集电路的输出端分别与所述选择输出电路130的两个输入端相连；
所述采集电路(第一采集电路110或者第二采集电路120)，用于使用第一输入端接收的信号作为时钟对第二输入端接收的信号进行采集，并验证采集信号是否符合数据信号的特点，若是，输出所述采集信号，否则，输出设定无效信号；
所述选择输出电路130，用于在接收的采集信号以及无效信号中，选择输出所述采集信号作为所述数据信号。
如图2a所示，数据信号检测装置具有两个输入端以及一个输出端，上述两个输入端分别与第一采集电路110的第一端以及第二端相连，并分别与第二采集电路120的第二输入端以及第一输入端相连，数据信号检测装置的输出端为选择输出电路130的输出端。
其中，数据信号检测装置的功能为在输入的两路信号一路为时钟信号，另一路为数据信号时，不论上述时钟信号与数据信号具体从哪个输入端进行输入的，该选择输出电路均能将数据信号进行有效的输出。具体实现方式是，两个采集电路分别使用各自的第一数据端接收信号作为时钟对第二输入端接收的信号进行采集，可以理解的是，只有一个采集电路能够正确的采集出该数据信号，另一路则无法对该数据信号进行正确采集。之后，各采集电路各自验证自己采集得到的采集信号是否符合数据信号特点，例如：是否包括特定数据的组合，奇偶校验位的校验结果是否准确，或者是否符合数据信号的信号特点(例如，平均功率范围等)，同样的，只有一个采集电路能够确定其所采集的采集信号符合数据信号特点，并相应输出所述采集信号，另一个采集电路则会确定其所采集的采集信号不符合数据信号特点，并相应输出设定无效信号。相应的，只要设置选择输出电路130在同时接收到采集信号以及无效信号时，能够正确分辨两者的区别，即可相应输出所述采集信号作为所述数据信号。
可以理解的是，本领域技术人员可以根据采集电路所要实现的逻辑，使用各种逻辑器件(例如，与非门或者比较器等)搭接出该采集电路，或者直接使用FPGA或者DSP等可编程逻辑器件实现上述采集电路，本实施例对此并不进行限制。
在本实施例的一个可选的实施方式中，所述无效信号为全低电平信号；相应的，所述选择输出电路可以为或门器件，所述或门器件用于在输入为所述采集信号以及所述全低电平信号时，输出所述采集信号。
在本实施例中，针对数据类型为设定数据位数的数据帧的数据信号，本发明实施例给出了一种采集电路的结构示意图。其中，在图2b中示出了本发明实施例一提供的数据信号检测装置中的采集电路的结构示意图。
如图2b所示，所述采集电路，具体包括：与所述数据帧的数据位数匹配的移位寄存器1001、计数器1002、数据信号判断单元1003以及与门器件1004；
所述移位寄存器1001的时钟输入端为所述第一输入端，所述移位寄存器的信号输入端为所述第二输入端，所述移位寄存器1001的各寄存器(图2b中的寄存器1、寄存器2、…、寄存器n)的输出端分别与所述数据信号判断单元的输入端相连；所述计数器1002的输入端与所述移位寄存器1001的时钟输入端相连，所述计数器1002的输出端与所述数据信号判断单元1003的输入端相连，所述数据信号判断单元1003的采集信号输出端与有效判断位输出端分别与所述与门器件1004的两个输入端相连，所述与门器件1004的输出端为采集电路的输出端；
所述移位寄存器1001，用于采集与所述数据帧的数据位数匹配的采集信号，并将所述采集信号发送至所述数据信号判断单元1003；
所述计数器1002，用于在计数至所述数据帧的数据位数时，向所述数据信号判断单元1003发送指示信息；
所述数据信号判断单元1003，用于在接收到所述指示信息时，将所述移位寄存器1001中各寄存器存储的数据组合作为所述采集信号输出至所述采集信号输出端，并验证所述采集信号是否符合数据信号的特点，并生成与验证结果对应的有效判断位输出至所述有效判断位输出端；
所述与门器件1004，用于输出所述有效判断位以及所述采集信号相与后的结果。
在本实施例中，所述采集电路的工作原理如下：如果采集电路的第一输入端正确的接入了时钟信号，采集电路的第二输入端正确的接入了数据信号，则在计数器1002计数到数据帧的数据位数(例如，3bit、5bit等)时，移位寄存器1001中各个寄存器中存储的数据即为所述数据帧中的各位数据。相应的，当数据信号判断单元1003检测到所述计数器1002发送的指示信息时，可以将所述移位寄存器1001中各寄存器存储的数据组合作为所述采集信号，并可以进而验证所述采集信号是否符合数据信号的特点，以相应生成有效判断位。典型的，如果所述采集信号符合数据信号的特点，则可以相应输出高电平信号的有效判断位，如果所述采集信号不符合数据信号的特点，则可以相应输出低电平信号的有效判断位。相应的，数据信号判断单元1003通过将采集信号以及有效判断位输出至与门器件1004，可以实现与门器件1004输出数据信号或者全低电平信号。
需要说明的是，在本实施例中，数据信号判断单元1003中生成的有效判断位的数量可以为1个也可以为多个，数据信号判断单元1003中输出的采集信号可以为1路也可以为多路(多路信号的组合构成一个完成的数据帧)，相应的，所述与门器件1004的数量也可以为1个或者多个，本领域技术人员可以根据数据信号的实际特点，针对性的设计上述参数的数量以及组合方式，本实施例对此并不进行限制。
本发明实施例通过使用电路结构相同的两个采集电路以及选择输出电路构造数据信号检测装置，通过将上述两个采集电路的两个输入端交叉连接，可以实现当输入至上述数据信号检测装置的两个输入信号中，一个为时钟信号，另一个为数据信号时，两个采集电路分别使用各自的第一输入端接收的信号作为时钟对第二输入端接收的信号进行采集，并验证采集信号是否符合数据信号的特点，并各自根据验证结果输出对应的信号至选择输出电路，可以实现不论输入至数据信号检测装置的两个输入信号如何与上述两个采集电路相连，该选择输出电路都能准确的输出数据信号的效果。
在上述各实施例的基础上，所述采集电路，还可以包括：锁定电路；
所述锁定电路，分别与本采集电路的所述有效判断位输出端，以及另一个采集电路相连；用于在确定本采集电路的所述有效判断位输出端输出有效信号时，锁定所述另一个采集电路不再工作。
典型的，所述锁定电路可以通过触发器，和/或锁存器实现。这样设置的好处是，防止时钟信号与数据信号反接的一路中产生的信号对整个装置造成干扰，提高整个装置的抗干扰能力。
实施例二
图3a是本发明实施例二提供的一种MIPI RFFE从设备。如图3a所示，所述MIPIRFFE从设备包括：如本发明任一实施例所述的数据信号检测装置310、第一设备输入端320、第二设备输入端330以及数据信号处理单元340；
所述第一设备输入端320与所述数据信号检测装置310中任一个目标采集电路(例如，如3a中的第一采集电路)的第一输入端相连；所述第二设备输入端330与所述目标采集电路的第二输入端相连；所述数据信号处理单元340，与所述数据信号检测装置310中所述选择输出电路相连；
所述第一设备输入端320，用于接收时钟信号或者数据信号；所述第二设备输入端330，用于接收数据信号或者时钟信号；
所述数据信号检测装置310，用于在所述第一设备输入端320以及所述第二设备输入端330输入的信号中选择正确的数据信号发送至所述数据信号处理单元340；
所述数据信号处理单元340，用于对接收的所述数据信号进行处理。
典型的，所述第一设备输入端320一般为MIPI RFFE从设备中的SCLK端，所述第二设备输入端330，一般为MIPI RFFE从设备中的SDATA端。
在本实施例中，给出了一种MIPI RFFE从设备的具体结构，通过在MIPI RFFE从设备中使用如本发明任一实施例所述的数据信号检测装置310，可以有效解决MIPI RFFE系统中两个完全相同的MIPI RFFE从设备的总线冲突问题。
具体的，可以在MIPI RFFE从设备的数据信号检测装置310中的两个采集电路中，预先配置不同的从设备地址，并预先在MIPI RFFE主设备中配置为可以根据上述两个从设备地址区分两个相同的MIPI RFFE从设备。相应的，在将两个MIPI RFFE从设备的两个设备输入端交叉连接于MIPI RFFE主设备之上时，各个MIPI RFFE从设备根据最终能够匹配上的从设备地址，作为各自的从设备地址，可以有效的解决总线冲突。
典型的，如图1b所示，MIPI RFFE从设备接收的，MIPI RFFE主设备发送的数据信号具体为：13位的命令帧，其中，所述命令帧的第0～3位为从设备地址，所述命令帧的第4-11位为RFFE命令，所述命令帧的第12位为奇偶校验位；
相应的，所述数据信号检测装置310中的采集电路，具体配置为验证下述至少一项是否符合数据信号的特点：
验证所述命令帧中的奇偶校验位是否与所述命令帧中前12位数据的二进制加和结果相匹配；验证所述命令帧中的RFFE命令是否与预存的标准RFFE命令相匹配；以及验证所述命令帧中的从设备地址是否与预存的标准从设备地址相匹配；其中，不同的采集电路中预存有不同的标准从设备地址。
在上述各实施例的基础上，所述数据信号处理单元具体可以包括：数据帧处理单元及状态机，以及文件寄存器；
所述数据帧处理单元及状态机，用于接收所述命令帧中的所述RFFE命令，并对所述RFFE命令进行处理；所述文件寄存器，用于接收所述命令帧中的所述从设备地址，并对接收的所述从设备地址进行处理。
图3b是本发明实施例二提供的MIPI RFFE从设备的一种具体结构示意图，如图3b所示，数据信号检测装置中的每个采集电路中均包括一个捕捉电路。其中第一采集电路3001的第一端与MIPI RFFE从设备的SCLK端(第一设备输入端)相连，第二端与MIPI RFFE从设备的SDATA端(第二设备输入端)相连，则第一采集电路3001中具体配置一个CLK捕捉DATA电路以及一个与门器件；第二采集电路3002的第一端与MIPI RFFE从设备的SDATA端(第二设备输入端)相连，第二端与MIPI RFFE从设备的SCLK端(第一设备输入端)相连，则第二采集电路3002中具体配置一个DATA捕捉CLK电路以及一个与门器件。其中，在第一采集电路3001中预先配置usid1，在第二采集电路2002中预先配置usid2。其中，CLK捕捉DATA电路与所述DATA捕捉CLK电路的结构完全相同，仅是作为时钟和数据的信号相反。
其中，CLK捕捉DATA电路，使用MIPI RFFE从设备中SCLK端接收的信号作为时钟采集SDATA端接收的信号，并使用usid1去匹配采集信号中的SA；DATA捕捉CLK电路：使用MIPIRFFE从设备中DATA端接收的信号作为时钟采集CLK端接收的信号，并使用usid2去匹配采集信号中的SA。
其中，Partiy OK&Command valid共包含了两种状态的“与”，也即：采集信号中的奇偶校验位是否准确(Partiy OK)，以及采集信号中的RFFE命令是否与预存的标准RFFE命令相匹配(Command valid)，若两个状态均为“是”，则可以确定所采集的信号为数据信号，相应的，Partiy OK&Command valid为高电平。
实际上，MIPI RFFE主设备发送的SCLK和SDATA都是确定的。所以两组采集电路(第一采集电路3001以及第二采集电路3002)只有一个会输出Partiy OK&Command valid的高电平。此时，可以认定输出Partiy OK&Command valid为高电平的采集电路输出的是有效的SCLK和SDATA，同时该采集电路送出一个Lock信号，把另外错误的采集电路给锁出，让另一组采集电路不再工作。
此外，由于两个采集电路会分别输出各自的采集得到的SCLK、SDATA、RFFE命令以及usidx(x＝1或者2)信号，通过各自与Partiy OK&Command valid进行“与”操作后，图3b中的两个与门中只有一个与门输出的是有效信号，另外一个与门输出全低电平信号。之后通过或门器件3003，将两个与门的输出结果相“或”后，输出的就是真正的SCLK、SDATA、RFFE命令以及usid信号。之后可以将SCLK、SDATA、RFFE命令信号送入数据帧处理单元及状态机3004，并将usid送入文件寄存器3005中，进而使得MIPI RFFE从设备确定自身的从设备标识为上述usid，并可以针对该RFFE命令执行相应的操作。
在本实施例的一个可选的实施方式中，将所述数据信号检测装置中的两个采集电路中的两个时钟、所述数据帧处理单元及状态机以及所述文件寄存器中的时钟进行时钟同步。这样设置的好处是，保证数字电路的建立和保持时间。
如前所述，在所述数据信号为设定数据位数的数据帧(后文直接以13位的命令帧为例)时，所述采集电路，具体包括：与所述数据帧的数据位数匹配的移位寄存器、计数器、数据信号判断单元以及与门器件。其中，在图3c是本发明实施例二提供的MIPI RFFE从设备中的采集电路的一种结构示意图。
其中，可以通过移位寄存器把命令帧完整采集，当计数器计数到了13表示命令帧采集结束。每次SSC会清零计数器和移位寄存器。当命令帧采集完成之后就可以判断奇偶校验是否正确和命令是否有效了。
其中，如图3c所示，该采集电路中的数据信号判断单元3011共判断了三种逻辑：命令帧中的奇偶校验位是否与所述命令帧中前12位数据的二进制加和结果相匹配(ParityOK＝(～^reg[12:1]＝＝reg[0]，寄存器0中存储的数据是否与寄存器12-寄存器1中存储的数据的二进制加和结果的取反值相一致，若是，Parity OK为高电平，否则Parity OK为低电平)；命令帧中的RFFE命令是否与预存的标准RFFE命令相匹配(Command_valid＝＝reg[8:1]＝＝RFFE valid command，寄存器8-寄存器1中存储的数据是否为一个RFFE有效指令，若是，则Command_valid为高电平，否则，Command_valid为低电平)；以及命令帧中的从设备地址是否与预存的标准从设备地址相匹配(USID_match＝reg[12:9]＝＝USIDx[3:0]，寄存器12-寄存器9中存储的数据是否与USIDx[3:0]中存储的数据相一致，若是，则USID_match为高电平，否则，USID_match为低电平)。
相应的，通过两个与门器件，最终能够分别得到Partiy OK&Command valid信号、RFFE命令以及usidx信号。
通过上述数据信号检测装置构造出的MIPI RFFE从设备，充分考虑到了各种异常情况，进而可以准确、可靠的在接收的两路信号中确定出数据信号并反馈相应的usidx信号，以使MIPI RFFE从设备使用该usidx信号作为自身的从设备地址。
实施例三
图4是本发明实施例三提供的一种MIPI RFFE系统的结构示意图。所述MIPI RFFE系统包括：MIPI RFFE主设备401、两个如本发明任一实施例所述的MIPI RFFE从设备(即：图4中的第一MIPI RFFE从设备402以及第二MIPI RFFE从设备403)，第一个MIPI RFFE从设备(第一MIPI RFFE从设备402)以及第二个MIPI RFFE从设备(第二MIPI RFFE从设备403)为相同制造商制造出的相同种类的两个设备(USID、PID以及MfrlID均相同)；
其中，所述MIPI RFFE主设备401的时钟端(SCLK)分别与第一MIPI RFFE从设备的第一设备输入端(SCLK)以及所述第二MIPI RFFE从设备403中的第二设备输入端(SDATA)相连，所述MIPI RFFE主设备401的数据端(SDATA)分别与所述第一MIPI RFFE从设备402的第二设备输入端(SDATA)，以及所述第二MIPI RFFE从设备403中的第一设备输入端(SCLK)相连。
通过上述设置，可以准确、可靠的解决MIPI RFFE系统中两个完全相同的MIPIRFFE从设备的总线冲突问题。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (8)

1.一种数据信号检测装置，其特征在于，包括：电路结构相同的两个采集电路以及选择输出电路；
其中，第一个采集电路的第一输入端与第二个采集电路的第二输入端相连，第一个采集电路的第二输入端与第二个采集电路的第一输入端相连；两个采集电路的输出端分别与所述选择输出电路的两个输入端相连；
所述采集电路，用于使用第一输入端接收的信号作为时钟对第二输入端接收的信号进行采集，并验证采集信号是否符合数据信号的特点，若是，输出所述采集信号，否则，输出设定无效信号；
所述选择输出电路，用于在接收的采集信号以及无效信号中，选择输出所述采集信号作为所述数据信号，所述选择输出电路为或门器件，所述或门器件用于在输入为所述采集信号以及全低电平信号时，输出所述采集信号；
所述数据信号包括：设定数据位数的数据帧；
所述采集电路，具体包括：与所述数据帧的数据位数匹配的移位寄存器、计数器、数据信号判断单元以及与门器件；
所述移位寄存器的时钟输入端为所述第一输入端，所述移位寄存器的信号输入端为所述第二输入端，所述移位寄存器的各寄存器的输出端分别与所述数据信号判断单元的输入端相连；所述计数器的输入端与所述移位寄存器的时钟输入端相连，所述计数器的输出端与所述数据信号判断单元的输入端相连，所述数据信号判断单元的采集信号输出端与有效判断位输出端分别与所述与门器件的两个输入端相连，所述与门器件的输出端为采集电路的输出端；
所述移位寄存器，用于采集与所述数据帧的数据位数匹配的采集信号，并将所述采集信号发送至所述数据信号判断单元；
所述计数器，用于在计数至所述数据帧的数据位数时，向所述数据信号判断单元发送指示信息；
所述数据信号判断单元，用于在接收到所述指示信息时，将所述移位寄存器中各寄存器存储的数据组合作为所述采集信号输出至所述采集信号输出端，并验证所述采集信号是否符合数据信号的特点，并生成与验证结果对应的有效判断位输出至所述有效判断位输出端；
所述与门器件，用于输出所述有效判断位以及所述采集信号相与后的结果。
2.根据权利要求1所述的数据信号检测装置，其特征在于，所述采集电路，还包括：锁定电路；
所述锁定电路，分别与本采集电路的所述有效判断位输出端，以及另一个采集电路相连；用于在确定本采集电路的所述有效判断位输出端输出有效信号时，锁定所述另一个采集电路不再工作。
3.根据权利要求2所述的数据信号检测装置，其特征在于，所述锁定电路通过触发器，和/或锁存器实现。
4.一种MIPI RFFE从设备，其特征在于，包括：如权利要求1-3任一项所述的数据信号检测装置、第一设备输入端、第二设备输入端以及数据信号处理单元；
所述第一设备输入端与所述数据信号检测装置中任一个目标采集电路的第一输入端相连；所述第二设备输入端与所述目标采集电路的第二输入端相连；所述数据信号处理单元，与所述数据信号检测装置中所述选择输出电路相连；
所述第一设备输入端，用于接收时钟信号或者数据信号；
所述第二设备输入端，用于接收数据信号或者时钟信号；
所述数据信号检测装置，用于在所述第一设备输入端以及所述第二设备输入端输入的信号中选择正确的数据信号发送至所述数据信号处理单元；
所述数据信号处理单元，用于对接收的所述数据信号进行处理。
5.根据权利要求4所述的MIPI RFFE从设备，其特征在于，所述数据信号具体为：13位的命令帧，其中，所述命令帧的第0~3位为从设备地址，所述命令帧的第4-11位为RFFE命令，所述命令帧的第12位为奇偶校验位；
所述数据信号检测装置中的采集电路，具体配置为验证下述至少一项是否符合数据信号的特点：
验证所述命令帧中的奇偶校验位是否与所述命令帧中前12位数据的二进制加和结果相匹配；
验证所述命令帧中的RFFE命令是否与预存的标准RFFE命令相匹配；以及
验证所述命令帧中的从设备地址是否与预存的标准从设备地址相匹配；
其中，不同的采集电路中预存有不同的标准从设备地址。
6.根据权利要求5所述的MIPI RFFE从设备，其特征在于，所述数据信号处理单元具体包括：数据帧处理单元及状态机，以及文件寄存器；
所述数据帧处理单元及状态机，用于接收所述命令帧中的所述RFFE命令，并对所述RFFE命令进行处理；
所述文件寄存器，用于接收所述命令帧中的所述从设备地址，并对接收的所述从设备地址进行处理。
7.根据权利要求6所述的MIPI RFFE从设备，其特征在于，将所述数据信号检测装置中的两个采集电路中的两个时钟、所述数据帧处理单元及状态机以及所述文件寄存器中的时钟进行时钟同步。
8.一种MIPI RFFE系统，其特征在于，包括：MIPI RFFE主设备、两个如权利要求5-7任一项所述的MIPI RFFE从设备；第一个MIPI RFFE从设备以及第二个MIPI RFFE从设备为相同制造商制造出的相同种类的两个设备；
其中，所述MIPI RFFE主设备的时钟端分别与所述第一个MIPI RFFE从设备的第一设备输入端，以及所述第二个MIPI RFFE从设备中的第二设备输入端相连，所述MIPI RFFE主设备的数据端分别与所述第一个MIPI RFFE从设备的第二设备输入端，以及所述第二个MIPIRFFE从设备中的第一设备输入端相连。
CN201810603036.7A 2018-06-12 2018-06-12 数据信号检测装置、mipi rffe设备及系统 Active CN108718192B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201810603036.7A CN108718192B (zh) 2018-06-12 2018-06-12 数据信号检测装置、mipi rffe设备及系统
PCT/CN2019/099858 WO2019238144A1 (zh) 2018-06-12 2019-08-08 数据信号检测装置、移动产业处理器接口射频前端从设备及系统
US16/844,472 US11381377B2 (en) 2018-06-12 2019-08-08 Data signal detection apparatus, and mobile industry processor interface radio frequency front-end slave device and system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810603036.7A CN108718192B (zh) 2018-06-12 2018-06-12 数据信号检测装置、mipi rffe设备及系统

Publications (2)

Publication Number Publication Date
CN108718192A CN108718192A (zh) 2018-10-30
CN108718192B true CN108718192B (zh) 2024-03-05

Family

ID=63911950

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810603036.7A Active CN108718192B (zh) 2018-06-12 2018-06-12 数据信号检测装置、mipi rffe设备及系统

Country Status (3)

Country Link
US (1) US11381377B2 (zh)
CN (1) CN108718192B (zh)
WO (1) WO2019238144A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108718192B (zh) 2018-06-12 2024-03-05 江苏卓胜微电子股份有限公司 数据信号检测装置、mipi rffe设备及系统
CN112732342B (zh) * 2020-12-24 2022-12-30 展讯通信（上海）有限公司 一种初始化usid的方法、装置和电子设备
CN114935729A (zh) * 2022-06-10 2022-08-23 江苏华创微系统有限公司 一种基于干节点双侧分时驱采系统及其系统故障检测方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1540912A (zh) * 2003-04-23 2004-10-27 华为技术有限公司 调节采样时钟保障同步数据可靠接收的方法及其装置
JP2011188092A (ja) * 2010-03-05 2011-09-22 Nec Corp クロック乗せ換え回路、及びクロック乗せ換え方法
CN202488431U (zh) * 2012-03-28 2012-10-10 北京昆腾微电子有限公司 实现数据同步的装置
CN103226536A (zh) * 2012-01-30 2013-07-31 英飞凌科技股份有限公司 用于总线接口的系统和方法
US8521101B1 (en) * 2009-09-17 2013-08-27 Rf Micro Devices, Inc. Extracting clock information from a serial communications bus for use in RF communications circuitry
CN104461985A (zh) * 2014-12-31 2015-03-25 哈尔滨工业大学 基于节点级联的主从同步串行通讯总线及其实现方法
CN104917541A (zh) * 2014-03-14 2015-09-16 英飞凌科技股份有限公司 移动设备中的从设备的连接性
WO2016027676A1 (ja) * 2014-08-19 2016-02-25 ソニー株式会社 Ｐｗｍ復調回路、ならびに受信装置および伝送システム
CN106933770A (zh) * 2015-12-30 2017-07-07 联发科技（新加坡）私人有限公司 数据处理系统及其操作方法和无线通信单元
CN208369547U (zh) * 2018-06-12 2019-01-11 江苏卓胜微电子股份有限公司 数据信号检测装置、mipi rffe从设备及系统

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030081709A1 (en) * 2001-10-30 2003-05-01 Sun Microsystems, Inc. Single-ended IO with dynamic synchronous deskewing architecture
CN101645054B (zh) * 2009-08-25 2011-07-13 中兴通讯股份有限公司 一种数据采集卡、数据采集卡的扩展控制系统及其方法
US20130242800A1 (en) * 2012-03-13 2013-09-19 Qualcomm Incorporated Classifier for radio frequency front-end (rffe) devices
US8848850B2 (en) * 2012-09-25 2014-09-30 Intel Corporation Pulse width modulation receiver circuitry
US9519612B2 (en) 2013-04-04 2016-12-13 Qorvo Us, Inc. Serial bus buffer with noise reduction
US10282269B2 (en) * 2013-12-18 2019-05-07 Qorvo Us, Inc. Read technique for a bus interface system
US10198384B2 (en) * 2016-03-01 2019-02-05 Qorvo Us, Inc. One wire bus to RFFE translation system
JP6351672B2 (ja) * 2016-09-14 2018-07-04 三菱電機株式会社 データ送受信装置およびデータ送受信方法
CN108718192B (zh) 2018-06-12 2024-03-05 江苏卓胜微电子股份有限公司 数据信号检测装置、mipi rffe设备及系统

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1540912A (zh) * 2003-04-23 2004-10-27 华为技术有限公司 调节采样时钟保障同步数据可靠接收的方法及其装置
US8521101B1 (en) * 2009-09-17 2013-08-27 Rf Micro Devices, Inc. Extracting clock information from a serial communications bus for use in RF communications circuitry
JP2011188092A (ja) * 2010-03-05 2011-09-22 Nec Corp クロック乗せ換え回路、及びクロック乗せ換え方法
CN103226536A (zh) * 2012-01-30 2013-07-31 英飞凌科技股份有限公司 用于总线接口的系统和方法
CN202488431U (zh) * 2012-03-28 2012-10-10 北京昆腾微电子有限公司 实现数据同步的装置
CN104917541A (zh) * 2014-03-14 2015-09-16 英飞凌科技股份有限公司 移动设备中的从设备的连接性
WO2016027676A1 (ja) * 2014-08-19 2016-02-25 ソニー株式会社 Ｐｗｍ復調回路、ならびに受信装置および伝送システム
CN104461985A (zh) * 2014-12-31 2015-03-25 哈尔滨工业大学 基于节点级联的主从同步串行通讯总线及其实现方法
CN106933770A (zh) * 2015-12-30 2017-07-07 联发科技（新加坡）私人有限公司 数据处理系统及其操作方法和无线通信单元
CN208369547U (zh) * 2018-06-12 2019-01-11 江苏卓胜微电子股份有限公司 数据信号检测装置、mipi rffe从设备及系统

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
RF Induced Communication Errors in RFFE MIPI Controlled Power Amplifiers;Teeter, D等;《2016 IEEE RADIO FREQUENCY INTEGRATED CIRCUITS SYMPOSIUM (RFIC)》;19-22 *
射频前端RFFE总线的IP设计与应用;石丙寅等;《单片机与嵌入式系统应用》(第12期);40-43 *

Also Published As

Publication number Publication date
US11381377B2 (en) 2022-07-05
CN108718192A (zh) 2018-10-30
WO2019238144A1 (zh) 2019-12-19
US20210367750A1 (en) 2021-11-25

Similar Documents

Publication Publication Date Title
CN108718192B (zh) 数据信号检测装置、mipi rffe设备及系统
US9128691B2 (en) Method and terminal for selecting internal circuit according to USB interface status
US20150074306A1 (en) Single Wire Communications Interface and Protocol
US9001950B2 (en) Information processing apparatus, serial communication system, method of initialization of communication therefor, and serial communication apparatus
CN110647486B (zh) 一种PCIe链路训练方法、端设备及通讯系统
US10817437B2 (en) Solid state drive control device and method
CN109871344B (zh) 通讯系统、接口电路及其传输信号的方法
US20130336426A1 (en) Smart card and a method for operating a smart card
CN105340223A (zh) 确定can总线连接单元的内部延迟时间的设备和测量方法
CN110658400A (zh) 基于嵌入式的测试方法、微控制器和系统
US5864588A (en) Communications device
CN208369547U (zh) 数据信号检测装置、mipi rffe从设备及系统
US10977206B2 (en) Data communication device and method for data communication
CN114968683A (zh) 总线关系检测装置、从设备、系统及芯片
CN113836075A (zh) 一种基于fpga平台的spi接口信号消除毛刺的方法
EP1962199A2 (en) A communication apparatus
KR20150061348A (ko) I2c 통신에서 디바이스 어드레스를 설정하는 방법 및 디바이스 어드레스를 설정하는 장치
CN116545465A (zh) 数据检测方法、设备和通信系统
CN110989451A (zh) 多点触摸与遥控共用检测控制方法
CN105681005B (zh) 一种具有身份识别的双主仲裁机制安全系统
US11334437B2 (en) Method to recover an error state in a serial communication with an integrated circuit card, corresponding system and computer program product
CN112106033B (zh) 通信电路及其控制电路
CN116450428A (zh) 一种射频前端接口序列起始状态检测装置及方法
CN118673848A (zh) 单信号调试端口
CN103106162B (zh) 逻辑器件及其mdio接口通信方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant