CN106933770A - 数据处理系统及其操作方法和无线通信单元 - Google Patents

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Abstract

本申请提供一种数据处理系统及其操作方法和无线通信单元，数据处理系统包括主设备、从设备和共享控制总线，从设备包括第一晶片和至少一个第二晶片，第一晶片包括具有从解码器的接口且配置为支持MIPITM RFFE从协议，至少一个第二晶片包括简化地址解码器且可操作地耦接到第一晶片。共享控制总线配置为至少支持在主设备、从设备上的每个晶片之间共享的时钟信号和数据信号。第一晶片的接口被配置为生成被路由到至少一个第二晶片的至少一个电路使能信号，至少一个第二晶片的简化地址解码器配置为响应于至少一个电路使能信号处理时钟信号和数据信号。通过本发明可以减少晶片尺寸，并降低具有多个晶片的从设备的成本。

Description

数据处理系统及其操作方法和无线通信单元
技术领域
本发明总体上涉及支持移动行业处理器接口(mobile industry processorinterface,MIPITM)协议的电子设备领域，特别是，涉及包括多个晶片的设备，此设备可配置在耦接到主设备的一个或多个从设备之间并支持MIPITM协议，例如具有MIPITM射频前端(radio frequency front-end,RFFE)接口的无线通信单元。
背景技术
随着新一代的手持设备和其他无线通信设备嵌入更多的应用程序和更大的复杂性，因而需要更多的集成工作。移动无线电通信的趋势是朝着由几个并行收发机构成的复杂多无线电系统发展。这意味着射频(radio frequency,RF)前端(front-end,FE)设计的复杂性剧增。无线通信设备的RF电路尤其难以集成，原因在于其需要本质上基于硬件而非软件或固件的高功率RF电路和组件。
为了提供共同的和普遍的方法来控制前端设备中采用的RF组件和电路，射频前端控制接口(以下简称为“RFFE”)规范是已被MIPITM联盟开发出的众多规范之一。存在各种各样的RF前端设备，包括功率放大器(power amplifier,PA)、低噪声放大器(low-noiseamplifier,LNA)、滤波器、开关、电源管理模块、天线调谐器和传感器。这些功能根据具体应用可以位于不同的设备或集成到单个设备。往往在工艺技术中开发RF前端设备，在工艺技术中必需选择不同的技术以满足应用的功能和性能需求以及不同的前端电路。通常，在用于射频前端应用的一些工艺技术中，实施额外的(控制)数字逻辑会造成成本高以及带来技术问题。控制多个射频元件和电路的典型解决方案是实现主设备(控制)和由主设备控制或响应于主设备的一个或多个从设备。因此，简单化是RFFE发展中的核心驱动力。RFFE设计中的主要因素是把从控制复杂性降到最低(例如目标大约300到500门电路)。因此，设计的MIPITM RFFE规范位于所有接口的低复杂度端，对其进行优化以使从设备易于实现，同时不牺牲广泛的特性。
参照图1，图1例示了已知的MIPITM RFFE架构，其中通信单元100内的主设备156被设置为经由共享串行控制总线与多个从设备130通信，多个从设备130并行连接到相同总线。MIPITM RFFE支持设备通过系统时钟SCLK 132、系统数据SDATA 134和共享串行控制总线上的共享(多个晶片之间)接口电源电压(interface supply voltage,VIO)(图中未显示)互连。特别要注意的是，在每个从设备158a、158b、158c上实现各自完整的MIPITM RFFE从接口152a、152b、152c。
主设备156的MIPITM RFFE主接口110通过承载系统数据134的总线与每个从设备(即第一从设备158a、第二从设备158b和第三从设备158c)的相应MIPITM RFFE从接口152a、152b、152c数据通信。每个MIPITM RFFE从接口152a、152b、152c中的数据处理通过使用系统时钟132的时间实现。每个MIPITM RFFE从接口152a、152b、152c电路包括协议电路120，协议电路120包括协议解码器122和地址解码器124，协议解码器122对接收的数据帧上的完整MIPITM协议解码，地址解码器124例如可以具有设备标识符，用于确定应由特定从设备158a、158b、158c使用共享数据线路134上的数据还是命令等。协议电路120进一步包括耦接到地址解码器124的完整的地址寄存器126集合。
这种架构作为主设备控制多个晶片上的多个从设备的传统解决方案。如图所示，每个晶片包括其自己的(即，复制的)MIPITM接口，每个晶片都具有完整的协议解码器来支持大量的从特性，包括：MIPITM RFFE状态控制、VIO控制的重置序列、序列开始检测、从身份解码、命令解码、广播访问、错误处理。此外，需要每个晶片支持多个可选特性，包括：多个字长访问、突发、回读、可编程的唯一的从标识符(USID)、触发的访问。因此，已知的方案解码每个晶片上的所有事项，其架构需要将所有数据分配给所有晶片，将导致晶片中过多的逻辑和晶片之间过多的通信/数据线路。因此，已知的方案明显增加了晶片尺寸，导致成本增加。
在实现MIPITM RFFE的架构中，进一步的问题在于支持RF技术的晶片通常更复杂，特别是晶片可能使用不同的处理技术。例如，架构设计师不希望在所有晶片上有大型的数字逻辑电路，因为一些晶片本质上是针对于支持RF技术的，例如砷化镓GaAs。
因此，用于集成包括多个晶片的MIPITM RFFE模块的已知技术将受益于效率提高、晶片尺寸减少和功耗降低。
发明内容
有鉴于此，本发明提供一种数据处理系统及其操作方法和无线通信单元以有效地解决上述问题。
依据本发明的一方面，提供一种数据处理系统，该数据处理系统包括主设备和从设备以及共享控制总线，该从设备包括第一晶片和至少一个第二晶片，该第一晶片包括具有从解码器的接口，该第一晶片配置为支持移动行业处理器接口MIPITM射频前端RFFE从协议，该至少一个第二晶片包括简化地址解码器并且可操作地耦接到第一晶片。共享控制总线被配置为至少支持在该主设备、该从设备上的该第一晶片和该至少一个第二晶片之间共享的时钟信号和数据信号。其中，该第一晶片的接口被配置为生成被路由到该至少一个第二晶片的至少一个电路使能信号，该至少一个第二晶片的该简化地址解码器被配置为响应于该至少一个电路使能信号处理该时钟信号和该数据信号。
依据本发明的另一方面，提供一种数据处理系统的操作方法，该数据处理系统包括主设备和至少一个从设备，该至少一个从设备包括第一晶片和至少一个第二晶片，该第一晶片包括被配置为支持移动行业处理器接口MIPITM射频前端RFFE从协议的从解码器，该至少一个第二晶片包括简化地址解码器并且可操作地耦接到该第一晶片，该方法包括：经由共享控制总线支持该主设备与该至少一个从设备上的该至少一个第二晶片之间的至少时钟信号和数据信号；在该第一晶片的该从解码器处理该数据信号，以确定该至少一个第二晶片是否要解码该数据信号；在该第一晶片处生成至少一个电路使能信号；将该至少一个电路使能信号路由到该至少一个第二晶片；以及响应于该电路使能信号由该简化地址解码器处理该时钟信号和该数据信号。
依据本发明的另一方面，提供一种无线通信单元，无线通信单元包括主设备和从设备以及共享控制总线，该从设备包括第一晶片和至少一个第二晶片，该第一晶片包括具有从解码器的接口，该从解码器配置为支持移动行业处理器接口MIPITM射频前端RFFE从协议，以及该至少一个第二晶片包括简化地址解码器并且可操作地耦接到该第一晶片。共享控制总线被配置为至少支持在该主设备、该从设备上的该第一晶片和该至少一个第二晶片之间共享的时钟信号和数据信号。其中，该第一晶片的接口被配置为生成被路由到该至少一个第二晶片的至少一个电路使能信号，该至少一个第二晶片的该简化地址解码器被配置为响应于该至少一个电路使能信号处理该时钟信号和该数据信号
本发明提供的数据处理系统及其操作方法以及无线通信单元通过在从设备的多个晶片之间经功能划分，可以减少晶片尺寸，因而降低与已知的具有多个晶片的从设备相关的成本。
在阅读各个附图中例示的优选实施例的如下详细描述之后，本发明的这些和其他目的对本领域技术人员来说无疑将变得显而易见。
附图说明
图1例示了已知的MIPITM RFFE架构。
图2根据本发明的第一示例实施方式例示了支持MIPITM RFFE接口架构的无线通信单元。
图3根据本发明的第二示例实施方式示例了支持MIPITM RFFE接口架构的无线通信单元。
图4根据本发明的例示实施方式概述了MIPITM RFFE从设备接口架构。
图5根据本发明的示例实施方式例示了示例帧结构和MIPITM RFFE接口架构中控制信号的选通。
图6根据本发明的示例性实施方式例示了支持MIPITM RFFE接口的系统的操作的示例性方法。
具体实施方式
将基于无线通讯单元中的数据处理系统描述本发明的示例，无线通讯单元可例如智能手机等，数据处理系统包括主设备和一个或多个从设备。从设备可以包含多个晶片，例如包括MIPITM RFFE接口的第一晶片和包括简化的地址解码器的第二晶片。虽然将根据如图5所示的MIPI RFFE寄存器写入帧(write frame)来描述本发明的示例，但本文描述的概念可以应用于任何MIPI RFFE帧结构。虽然将根据用于无线通信单元的一个或多个集成电路来描述本发明的示例，本领域技术人员将可以理解的是本发明所描述的思想可以实施在采用多个晶片并且可以从晶片尺寸降低和/或成本降低受益的任何类型的集成电路和电子设备中。
参考图2，图2根据本发明的第一示例实施方式例示了支持MIPITM RFFE接口架构的无线通信单元200。无线通信单元200包括至少一个主设备202和至少一个从设备204。至少一个主设备202和至少一个从设备204通过共享控制总线连接。在这个例子中，共享控制总线包括系统时钟SCLK 232、系统数据SDATA234和共享RFFE接口电源电压(interfacesupply voltage,VIO)236，RFFE接口电源电压236既可以用作接口电源又可以用作异步复位信号。
为便于解释以及为了避免混淆对发明思想的描述，从设备204被例示为具有第一晶片210和至少一个第二晶片220，第一晶片210可例如CMOS功率放大器(PA)晶片，第二晶片220可例如高功率射频开关晶片。然而，在其他例子中，无论晶片功能或应用为何，可以使用任意数量的晶片。在这个例子中，第一晶片210包括MIPITM RFFE接口212，第二晶片220包括简化(simplified)地址解码器222，而不是MIPITM RFFE接口。在这个例子中，第一晶片210和至少一个第二晶片220共享电源电压(VDD)230。
第一晶片220包括MIPITM RFFE接口212，而MIPITM RFFE接口212在一些示例中包括MIPITM协议控制器电路214，协议控制器电路214可以配置为用于处理对MIPITM独有从标识符(unique slave identifier,USID，有时也被称为从地址)和命令序列比特正确解码。在一个示例中，协议控制器电路214配置有协议解码器以解码在系统数据234线路上接收的帧。MIPITM协议控制器电路214确定一个或多个第二晶片是否希望或需要解码在系统数据234线路上接收的帧，以及如果希望或需要的话，则确定哪个第二晶片。如果MIPITM协议控制器电路214确定一个或多个第二晶片希望或需要解码在系统数据234线路上接收的帧，则MIPITM协议控制器电路214生成使能信号238，并提供至第二晶片220的所选择的简化地址解码器222。通过这种方式，本发明的示例将受益于第二晶片220中的简化版的MIPITMRFFE接口，其中与已知的在每个第二晶片中使用完整的MIPITM RFFE接口相比，第二晶片220可以只需要被使能信号238触发唤醒的一个或多个地址解码器和寄存器。因此，在一些示例中，使能信号238可以用在第二晶片中以确保正确的时间窗口以外的任何事项都被忽视，例如通过保持重置(RESET)状况直到使能信号238被激活。
在一些示例中，第一晶片210可以配置为仅解码从地址和命令序列比特，以激活使能信号238(例如，设置使能信号为“高”)。
因此，在一些示例中，可以实现显著降低至少一个第二晶片的晶片尺寸，其中尺寸降低的第二晶片220可以被第一晶片210上的MIPITM RFFE接口212选择性地启用，以解码共享控制总线上的系统数据234线路上接收的数据。
在一些示例中，使能信号238可以用作指示信号，以指示地址字段的开始，地址字段是系统数据234线路上的命令帧的一部分。以这种方式，当使能信号包含“帧开始”信息时，简化地址解码器222能够同步收到的数据包或帧，例如以提供时间对齐，使得第二晶片220能够有效且正确地开始解码接收到的帧。在其他示例实施方式中，例如当本文描述的思想可以适用于MIPI RFFE扩展寄存器读/写命令时，使能信号可以在数据帧的开始时被激活，针对这些命令类型数据帧包括寄存器地址字段。
参考图3，图3根据本发明的第二示例实施方式示例了支持MIPITM RFFE接口架构的无线通信单元300。为便于解释以及为了避免混淆对发明思想的描述，MIPITM RFFE接口架构被例示为具有第一晶片310和第二晶片320，第一晶片310如功率放大器(PA)晶片，第二晶片320如高功率射频开关晶片。然而，在其他例子中，无论晶片功能为何，可以使用任意数量的晶片。在这个例子中，第一晶片310包括MIPITM RFFE接口312，第二晶片320也包括MIPITMRFFE接口，第二晶片320中包括的MIPITM RFFE接口有利地可以是简化的地址解码器322的形式。
在这个示例中，MIPITM RFFE接口312连接到系统时钟SCLK 332、系统数据SDATA334和共享RFFE接口电源电压VIO 336。在图3中，第一晶片310和第二晶片330共用电源电压(VDD)330。在这个示例中，第一晶片310和MIPITM RFFE接口312已根据实施方式被适当的调整。在一个示例中，第一晶片310包括逻辑电路342。逻辑电路342被配置为提供选通(gated)的MIPITM数据和时钟信号至简化的地址解码器322。通过这种方式，本发明的示例将受益于MIPITMRFFE接口的简化，在一些例子中，简化的MIPITM RFFE接口可以只需要一个或多个地址解码器和寄存器。因此，在这个示例中，第二晶片320已根据示例实施方式被适当调整，特别是，MIPITM RFFE接口被实现为简化的地址解码器322而不是MIPITM RFFE接口。
在一些例子中，第一晶片310可以用来对MIPITM USID和命令序列比特正确解码，从而正确地生成合适的选通信号341。选通信号341控制选通的系统数据SDATA’信号335和选通的系统时钟SCLK’信号333的路由/分布。
在一些例子中，逻辑电路342可以包括耦接到数据线路334的第一与门(AND)344。第一与门344的控制输入是选通信号341。选通信号341在逻辑“高”状态时，将允许数据线路334信号通过第一与门344形成输出至简化地址解码器322的选通的数据信号SDATA’335。
在一些示例中，逻辑电路342可以包括耦接到系统时钟332线路的第二与门(AND)346。第二与门346的控制输入是选通信号341。选通信号341在逻辑“高”状态时，将允许系统时钟332信号通过第二与门346形成输出至简化地址解码器322的选通的系统时钟信号SCLK’333。
尽管图3中的示例例示了逻辑电路342包括第一与门344和第二与门346，然而，在其他示例中，逻辑电路可以包括其他的逻辑组件以生成选通的数据信号SDATA’335和选通的系统时钟信号SCLK’333。
在一些示例中，这个架构可以有利于显著降低第二晶片(例如，包括简化地址解码器322的第二晶片320)的晶片尺寸。举例而言，在多个晶片之间可以只使用基本的3导线串并接口(serial-to-parallel interface,SPI)实现简化地址解码器322。这个SPI是比在完整的并行接口上路由数据或命令要简单得多的结构，因为需要少很多的通信线路以及电路的复杂度远远降低。
在这个示例中，MIPITM时钟(CLK)信号可以仍用于把数据传递给第二晶片。通过这种方式，不需要生成本地时钟。可以理解，在其他例子中，在其中没有使用时钟信号或在一个或多个晶片上的某些电路和组件间部分使用时钟信号的通信方案中，MIPITM CLK信号332可以省略。
在一些示例中，第一晶片310和MIPITM RFFE接口312也已被适应性调整以输出使能信号338至简化RFFE地址解码器322。使能信号338可以用作指示信号以指示地址字段的开始，以便简化地址解码器322将接收的数据包或帧同步。
显然，MIPITM RFFE接口架构300内的各种组件可以以离散的方式或者以集成组件的形式实现，最终结构因而是特定于应用或基于设计而定的。
参考图4，图4根据本发明的例示实施方式概述了MIPITM RFFE从设备接口架构204和304。MIPITM RFFE从设备接口架构204和304被例示为具有第一晶片210、310(如功率放大器(PA)晶片)和至少一个第二晶片220、320(如高功率射频开关晶片)。比图1的已知现有技术相比，在这个示例中，第一晶片210、310包括协议解码器422(例如，完整的MIPITM RFFE协议解码器)和具有缩减的相关地址404的缩减的地址解码器424。在现有技术的例子中，从设备在第一晶片上实现完整的MIPITM RFFE从接口，第一晶片从完整的MIPITM RFFE从接口将所有控制信号分布到第二晶片，在本发明的示例中，相同总数的寄存器可以在两个晶片之间进行划分，因此，第一晶片将实现更少的寄存器地址。在这个示例中，第二晶片220、320不包括协议解码器，仅包括简化的地址解码器222、322和相关(缩减)数量的寄存器436，寄存器436例如包括仅与第二晶片有关的寄存器N 436a、寄存器N+1 436b、寄存器N+2 436c等。
尽管简化的地址解码器222、322仅仅例示为耦接到三个寄存器436a、436b、436c，在其他例子中可以使用更多或更少的寄存器。
寄存器数据可以在例如使能信号ENABLE的上升沿后接收的第N个时钟周期的下降沿被转移到选择的寄存器。在这个示例中，可以不检查奇偶校验位，因为它假定已经接收到正确的帧，因此在第N个周期(数据字奇偶校验位的位置)，寄存器字在记录到寄存器中解码的地址处。如果发生错误条件，导致帧被中断，则第一晶片(如图2的第一晶片220)可以配置信号使得时钟数据的选通停止并在简化地址解码器222、322内部在下一个上升沿时触发新的帧。
在这个示例中，只支持MIPITM写命令，这意味着可以实现简单的移位寄存器和地址解码电路(或逻辑模块)。例如，MIPITM写命令是固定长度的并且包含6比特地址(包括用于整个命令帧的奇偶校验位)和9比特的数据(包括奇偶校验)。一次发送一个比特的数据，所以简单的解决方案是将这些比特加载到15比特的移位寄存器。由于所有的15比特被保持在一起，因而可以读取地址和数据，以及如果需要的话也可以读取奇偶校验位。地址比特接着可以用于选择哪个寄存器来存储数据。在本本发明的实施方式中，寄存器也可以称为存储元件。
在其他示例中，本领域技术人员可以理解的是，读取命令(以及其他命令结构)可以由简化地址解码器的功能的较小扩展来支持。
通过这种方式，本发明的示例将会受益于简化的MIPITMRFFE接口，在一些示例中，它可以在第二晶片中只需要一个或多个地址解码器和寄存器，但是寄存器的数量远少于图1中已知的完整MIPITM RFFE体系架构的寄存器。
参照图5，图5根据本发明的示例实施方式例示了示例帧结构500和MIPITM RFFE接口架构中控制信号的选通。图5的示例帧结构500仅仅是MIPITM RFFE标准定义的一种类型的帧，例示的帧结构500用于“寄存器写”。示例帧结构500包括使能信号502、系统时钟信号(SCLK)504和系统数据信号(SDATA)506。SDATA 506以序列开始条件(sequence startcondition,SSC)508作为开始。SSC 508是用于识别每一帧的开始的同步方法。“命令帧”510包括一个用于单字节寄存器写操作的13比特的数据帧，“命令帧”510总是为在共享控制总线发送上的SSC 508之后的第一个帧。所有命令帧510以四个从地址(slave address,SA)比特512(SA3、SA2、SA1、SA0)开始，从地址比特用于识别命令将被发送至的从设备。对于“寄存器写”帧，放置在共享控制总线的接下来的三个比特为‘010’514，如图所示。完整的MIPITM接口功能可以分配唯一的从标识符(USID)。第一晶片上的例如位于控制器(如图2的协议控制器电路214)中的协议解码器，使得能在第一晶片中对从地址解码。如果四位SA比特512与USID匹配并且接下来的三比特是010，那么这个帧是用于从设备的并且被识别为“寄存器写”帧。此时使能ENABLE控制线被设置为高，例如第一晶片发送使能信号502至第二晶片以指示将与第二晶片共享的信号。特别是，第一晶片上的协议解码器已确定应当由至少一个第二晶片解码的那些数据帧，并使能该至少一个第二晶片以解码这些数据帧。有利地，至少一个第二晶片不需要检测SSC、检查SA比特或者检查命令是否是“寄存器写”帧因为第一晶片中的完整MIPITM协议接口已经为每个至少一个第二晶片完成了这些检测或检查。在这个示例中，第二晶片包括简化的从设备，例如包括图2和图3的简化地址解码器222、322的从设备。第二晶片只需要接收地址516、数据520和奇偶校验位518(图5中标识为“P”)，并且如果地址存储在第二晶片中，则第二晶片需要用接收的地址516、数据520和奇偶校验位518来设置正确的寄存器。图5中实线所示信号表示信号由主设备驱动，虚线部分(例如，数据帧之后的0)表示未被驱动，仅仅是拉低，总线休息阶段。
参考图6，图6根据本发明的示例性实施方式例示了支持MIPITM RFFE接口的系统的操作的示例性方法600，该系统包括主设备和具有多个晶片的至少一个从设备。至少一个从设备包括第一晶片和至少一个第二晶片，第一晶片包括被配置为支持MIPITM RFFE从协议的从解码器，至少一个第二晶片包括简化地址解码器并且可操作地耦接到第一晶片。方法600包括：在步骤602，经由共享控制总线在主设备和从设备上的每个晶片之间支持至少一个时钟信号和数据信号。该方法进一步包括，在步骤604，在第一晶片上的从解码器处理数据信号以确定该至少一个第二晶片是否将解码数据信号。该方法进一步包括，在步骤610，在第一晶片处生成电路使能信号。
在一些可选的例子中，该方法可以进一步包括在步骤606由从解码器解码数据信号的输入帧的第一部分。其中第一部分包括命令帧，且命令帧包括如下至少一者：同步字段、从地址字段和至少一个命令。在一些可选的例子中，该方法可以进一步包括，在步骤608基于解码的第一部分识别该至少一个第二晶片是否将解码输入帧的第二部分。其中第二部分包括将要由至少一个第二晶片解码的地址字段和数据字段。在这个可选的示例中，该方法进一步包括在步骤610响应于步骤608中的确定结果在第一晶片处生成电路使信号。
在步骤612，第一晶片将电路使信号路由到至少一个第二晶片的简化地址解码器。被使能后，在步骤614第二晶片通过简化地址解码器处理时钟信号和数据信号。在一些可选的例子，步骤614中的处理可以包括步骤614中响应于至少一个电路使能信号，使能至少一个第二晶片以解码数据信号的第二部分。
有利地，本发明的示例实施方式可以减少晶片尺寸，因而降低与已知的具有多个晶片的从设备相关的成本。例如，本文提出的功能划分，例如用于协议解码的功能仅位于从设备的具有协议解码器的第一晶片，剩下的功能由具有简化地址解码器的(第二)晶片提供并且与第二晶片关联的相关地址的数量减少，与图1所示的已知架构相比，能够将第二晶片中接口实现尺寸降低到原来的1/12。在一些示例实施方式，由于每个晶片不再需要实现完整的协议解码因而不再需要完整的MIPITM RFFE协议解码器，因此每个晶片都可以实现成本降低。
本发明的示例利用简化的“地址解码器”。地址解码器的总体结构是可转换用于选择地址的“n”位的二进制代码和一组2n个控制信号的逻辑电路。因此，对于只有一个地址比特'A'的最小的地址解码器，解码器产生两个选择信号S1和S0，其中，S1＝A，S0＝非A。对于两个地址比特A1和A0，则需要四个选择信号S3、S2、S1和S0。如本领域技术人员理解的，这种解码器将由两个非(NOT)逻辑门和四个与(AND)逻辑门构成。因此，众所周知，地址解码器的复杂度根据“n”迅速增加。因此，通过在第二晶片中包含较小数量的寄存器，则可以限制“n”。这就是从设备的第二晶片的地址解码器的被称为“简化的”的原因。
上述发明思想可以由半导体制造商应用至包括射频组件或电路的任何射频模块，比如主设备和从设备，其中从设备包括支持MIPITM RFFE协议的第一晶片和包括地址解码器和相关寄存器的一个或多个第二晶片。进一步的，例如，半导体制造商可以将本发明的思想应用在独立的射频模块或专用集成电路(ASIC)中，或者可以将本发明的思想实现在任意的其他子系统元件中。
然而，本领域的技术人员将可以理解，本发明的思想也可以实现在任何类型的无线通信单元，比如用在手机通信、雷达应用和/或军事、民用和陆地移动无线应用的无线通信单元。在一些例子中，可以使用一个或多个以下技术来构建晶片：绝缘体上硅(siliconon insulator,SOI)、蓝宝石上外延硅(silicon on sapphire,SOS)、砷化镓(galliumarsenide,GaAs)或微机电系统(Micro-Electro-Mechanical Systems,MEMS)等。
将可以理解，在不背离本发明精神的情况下，可以采用例如集成电路的不同功能单元之间功能的任何适当分配。因此，提及的特定功能单元仅被视为用于提供所述功能的合适方法或装置，而并非是指严格的逻辑或物理结构或组织。
虽然依据一些实施方式描述了本发明，然而本发明并不局限于本文所述的具体形式。更确切地说，本发明的范围仅由权利要求限定。此外，虽然某特征可能仅根据特定的实施方式进行了描述，本领域技术人员将认识到描述的实施方式中的各种特征可以基于本发明进行结合。在本申请中，词语“包括”并不排除存在其他元件或步骤。
此外，尽管单个地列出了多个手段、元件或者方法步骤，但这些多个手段、元件或者方法步骤可以例如由单个单元或处理器来实现。此外，尽管单个特征可以包括在不同的权利要求中，但是这些特征是可以有利地进行结合的，特征包含在不同的权利要求中并不意味着对特征的组合是不可行和/或不利。并且，特征包含在一个类别的权利要求并不意味着对这一类别的限制，而是如果合适的话，特征同样适用于其他类别。
此外，权利要求中特征的顺序并不意味着特征必须执行的任何特定顺序，特别是在方法权利要求中各个步骤的顺序并不意味着必须按照此顺序执行步骤。相反，可以按任何合适的顺序执行步骤。此外，单一的引用不排除多重引用。因此，“一”、“第一”、“第二”等不排除多个。
因此，本发明描述了在诸如智能手机的无线通讯单元中实现的改进系统，该系统包括多个晶片，例如主设备和包括第一晶片和第二晶片的从设备，第一晶片包括通过使用协议解码器支持MIPITM RFFE协议的接口，第二晶片包括简化的MIPITM RFFE接口架构，因而前面提到的先前技术结构的缺陷已显著减轻。

Claims (20)

1.一种数据处理系统，其特征在于，该数据处理系统包括：
主设备；
从设备，该从设备包括：
第一晶片，该第一晶片包括具有从解码器的接口，该第一晶片配置为支持移动行业处理器接口MIPITM射频前端RFFE从协议；以及
至少一个第二晶片，该至少一个第二晶片包括简化地址解码器并且可操作地耦接到第一晶片；以及
共享控制总线，被配置为至少支持在该主设备、该从设备上的该第一晶片和该至少一个第二晶片之间共享的时钟信号和数据信号；
其中，该第一晶片的接口被配置为生成被路由到该至少一个第二晶片的至少一个电路使能信号，该至少一个第二晶片的该简化地址解码器被配置为响应于该至少一个电路使能信号处理该时钟信号和该数据信号。
2.根据权利要求1所述的数据处理系统，其特征在于，响应于该至少一个电路使能信号，该至少一个第二晶片被使能以利用处理后的时钟信号来解码该数据信号。
3.根据权利要求1所述的数据处理系统，其特征在于，该从解码器仅实现在该第一晶片上，并且被配置为解码该数据信号的输入帧的第一部分，该第一部分包括命令帧，该命令帧包括如下至少一者：同步字段、从地址字段和至少一个命令。
4.根据权利要求3所述的数据处理系统，其特征在于，该从解码器被配置为基于已解码的第一部分确定该至少一个第二晶片是否要解码该输入帧的第二部分，并响应于确定结果生成该至少一个电路使能信号。
5.根据权利要求4所述的数据处理系统，其特征在于，该数据信号的该输入帧的该第二部分包括将要由该至少一个第二晶片解码的地址字段和数据字段。
6.根据权利要求1所述的数据处理系统，其特征在于，该第一晶片包括耦接到MIPITMRFFE接口的第一逻辑电路，该第一逻辑电路配置为从该共享控制总线接收该时钟信号和该数据信号，并提供该时钟信号和该数据信号的选通版本至该至少一个第二晶片。
7.根据权利要求1所述的数据处理系统，其特征在于，该系统包括多个第二晶片，该多个第二晶片中每个第二晶片包括耦接到相应的简化地址解码器的至少一个存储元件。
8.根据权利要求7所述的数据处理系统，其特征在于，在该多个第二晶片之间应用相同的使能信号。
9.一种数据处理系统的操作方法，该数据处理系统包括主设备和至少一个从设备，该至少一个从设备包括第一晶片和至少一个第二晶片，该第一晶片包括被配置为支持移动行业处理器接口MIPITM射频前端RFFE从协议的从解码器，该至少一个第二晶片包括简化地址解码器并且可操作地耦接到该第一晶片，其特征在于，该方法包括：
经由共享控制总线支持该主设备与该至少一个从设备上的该至少一个第二晶片之间的至少时钟信号和数据信号；
在该第一晶片的该从解码器处理该数据信号，以确定该至少一个第二晶片是否要解码该数据信号；
在该第一晶片处生成至少一个电路使能信号；
将该至少一个电路使能信号路由到该至少一个第二晶片；以及
响应于该电路使能信号由该简化地址解码器处理该时钟信号和该数据信号。
10.根据权利要求9所述的方法，其特征在于，进一步包括：
由该从解码器解码该数据信号的输入帧的第一部分；
基于已解码的第一部分确定该至少一个第二晶片是否要解码该输入帧的第二部分；以及
响应于确定结果生成该至少一个电路使能信号。
11.根据权利要求10所述的方法，其特征在于，进一步包括：响应于该至少一个电路使能信号，使能该至少一个第二晶片以解码该数据信号的第二部分。
12.根据权利要求10所述的方法，其特征在于，该数据信号的该输入帧的该第二部分包括将要由该至少一个第二晶片解码的地址字段和数据字段。
13.一种无线通信单元，其特征在于，该无线通信单元包括：
主设备；
从设备，该从设备包括：
第一晶片，该第一晶片包括具有从解码器的接口，该从解码器配置为支持移动行业处理器接口MIPITM射频前端RFFE从协议；以及
至少一个第二晶片，该至少一个第二晶片包括简化地址解码器并且可操作地耦接到该第一晶片；以及
共享控制总线，被配置为至少支持在该主设备、该从设备上的该第一晶片和该至少一个第二晶片之间共享的时钟信号和数据信号；
其中，该第一晶片的接口被配置为生成被路由到该至少一个第二晶片的至少一个电路使能信号，该至少一个第二晶片的该简化地址解码器被配置为响应于该至少一个电路使能信号处理该时钟信号和该数据信号。
14.根据权利要求13所述的无线通信单元，其特征在于，响应于该至少一个电路使能信号，该至少一个第二晶片被使能以利用处理后的时钟信号来解码该数据信号。
15.根据权利要求13所述的无线通信单元，其特征在于，该从解码器仅实现在该第一晶片上，并且被配置为解码该数据信号的输入帧的第一部分，该第一部分包括命令帧，该命令帧包括如下至少一者：同步字段、从地址字段和至少一个命令。
16.根据权利要求15所述的无线通信单元，其特征在于，该从解码器被配置为基于已解码的第一部分确定该至少一个第二晶片是否要解码该输入帧的第二部分，并响应于确定结果生成该至少一个电路使能信号。
17.根据权利要求16所述的无线通信单元，其特征在于，该数据信号的该输入帧的该第二部分包括将要由该至少一个第二晶片解码的地址字段和数据字段。
18.根据权利要求13所述的无线通信单元，其特征在于，该第一晶片包括耦接到MIPITMRFFE接口的第一逻辑电路，该第一逻辑电路配置为从该共享控制总线接收该时钟信号和该数据信号，并提供该时钟信号和该数据信号的选通版本至该至少一个第二晶片。
19.根据权利要求13所述的无线通信单元，其特征在于，该无线通信单元包括多个第二晶片，该多个第二晶片中每个第二晶片包括耦接到相应的简化地址解码器的至少一个存储元件。
20.根据权利要求19所述的无线通信单元，其特征在于，在该多个第二晶片之间应用相同的使能信号。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107979385A (zh) * 2017-11-09 2018-05-01 维沃移动通信有限公司 一种射频器件的信息处理方法及移动终端
CN108449109A (zh) * 2018-05-16 2018-08-24 成都通量科技有限公司 一种射频前端器件从控接口装置
CN108718192A (zh) * 2018-06-12 2018-10-30 江苏卓胜微电子股份有限公司 数据信号检测装置、mipi rffe设备及系统
CN109729628A (zh) * 2017-10-30 2019-05-07 迈来芯科技有限公司 用于动态光照应用的总线协议
CN110113209A (zh) * 2019-05-09 2019-08-09 深圳吉迪思电子科技有限公司 基于mipi协议的设备间通信方法及设备拓扑结构
CN110569208A (zh) * 2019-08-02 2019-12-13 武汉精立电子技术有限公司 一种控制电路、信号控制装置、信号控制方法及系统
WO2020001598A1 (zh) * 2018-06-30 2020-01-02 唯捷创芯(天津)电子技术股份有限公司 串行通信装置及串行通信方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10970243B2 (en) * 2016-01-29 2021-04-06 Qorvo Us, Inc. Front end serial bus automatic bus park tri-state activation
US10210130B2 (en) * 2016-11-01 2019-02-19 Psemi Corporation Serial-bus interface for multi-die module
US10210118B2 (en) * 2016-11-01 2019-02-19 Psemi Corporation Serial-bus interface for multi-die module
US10437774B2 (en) * 2017-01-26 2019-10-08 Skyworks Solutions, Inc. Low noise serial interfaces with gated clock
US10372663B2 (en) * 2017-07-25 2019-08-06 Qualcomm Incorporated Short address mode for communicating waveform
US10838898B2 (en) * 2017-12-05 2020-11-17 Qualcomm Incorporated Bit-interleaved bi-directional transmissions on a multi-drop bus for time-critical data exchange
US10516428B1 (en) * 2019-04-26 2019-12-24 Qorvo Us, Inc. Radio frequency front-end slave circuit and related apparatus

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1525262A (zh) * 2003-02-24 2004-09-01 三星电子株式会社 使用集成电路间总线的图像形成设备及其控制方法
CN101499046A (zh) * 2008-01-30 2009-08-05 鸿富锦精密工业（深圳）有限公司 Spi设备通信电路
CN102087509A (zh) * 2010-11-01 2011-06-08 威盛电子股份有限公司 集成电路及其控制方法
CN103226536A (zh) * 2012-01-30 2013-07-31 英飞凌科技股份有限公司 用于总线接口的系统和方法
CN104111906A (zh) * 2013-04-16 2014-10-22 Nxp股份有限公司 针对单线内部集成电路控制总线的方法和系统
CN104917541A (zh) * 2014-03-14 2015-09-16 英飞凌科技股份有限公司 移动设备中的从设备的连接性

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10340128A (ja) * 1997-06-10 1998-12-22 Hitachi Ltd データ処理装置及び移動体通信端末装置
US8273610B2 (en) * 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US9515621B2 (en) 2011-11-30 2016-12-06 Qorvo Us, Inc. Multimode RF amplifier system
US20130257667A1 (en) 2012-03-30 2013-10-03 Broadcom Corporation Antenna Tuning
US9813129B2 (en) * 2013-01-28 2017-11-07 Tubis Technology Hierarchically elaborated phased-array antenna modules and faster beam steering method of operation
US10185683B2 (en) * 2013-12-18 2019-01-22 Qorvo Us, Inc. Bus interface system
US10049026B2 (en) * 2013-12-18 2018-08-14 Qorvo Us, Inc. Group write technique for a bus interface system
KR102251216B1 (ko) * 2014-11-21 2021-05-12 삼성전자주식회사 어드레스 리매핑된 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템
KR102215826B1 (ko) * 2014-12-22 2021-02-16 삼성전자주식회사 입출력 부하를 감소하는 적층형 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템
US10635616B2 (en) * 2015-10-28 2020-04-28 Skyworks Solutions, Inc. Configuring devices in a module

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1525262A (zh) * 2003-02-24 2004-09-01 三星电子株式会社 使用集成电路间总线的图像形成设备及其控制方法
CN101499046A (zh) * 2008-01-30 2009-08-05 鸿富锦精密工业（深圳）有限公司 Spi设备通信电路
CN102087509A (zh) * 2010-11-01 2011-06-08 威盛电子股份有限公司 集成电路及其控制方法
CN103226536A (zh) * 2012-01-30 2013-07-31 英飞凌科技股份有限公司 用于总线接口的系统和方法
CN104111906A (zh) * 2013-04-16 2014-10-22 Nxp股份有限公司 针对单线内部集成电路控制总线的方法和系统
CN104917541A (zh) * 2014-03-14 2015-09-16 英飞凌科技股份有限公司 移动设备中的从设备的连接性

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
石丙寅 等: "射频前端RFFE总线的IP设计与应用", 《单片机与嵌入式系统应用》 *

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109729628A (zh) * 2017-10-30 2019-05-07 迈来芯科技有限公司 用于动态光照应用的总线协议
US11418945B2 (en) 2017-11-09 2022-08-16 Vivo Mobile Communication Co., Ltd. Information processing method for RF device and mobile terminal
WO2019091301A1 (zh) * 2017-11-09 2019-05-16 维沃移动通信有限公司 射频器件的信息处理方法及移动终端
CN107979385A (zh) * 2017-11-09 2018-05-01 维沃移动通信有限公司 一种射频器件的信息处理方法及移动终端
CN108449109A (zh) * 2018-05-16 2018-08-24 成都通量科技有限公司 一种射频前端器件从控接口装置
CN108449109B (zh) * 2018-05-16 2023-09-19 成都通量科技有限公司 一种射频前端器件从控接口装置
CN108718192A (zh) * 2018-06-12 2018-10-30 江苏卓胜微电子股份有限公司 数据信号检测装置、mipi rffe设备及系统
CN108718192B (zh) * 2018-06-12 2024-03-05 江苏卓胜微电子股份有限公司 数据信号检测装置、mipi rffe设备及系统
WO2019238144A1 (zh) * 2018-06-12 2019-12-19 江苏卓胜微电子股份有限公司 数据信号检测装置、移动产业处理器接口射频前端从设备及系统
US11381377B2 (en) 2018-06-12 2022-07-05 Maxscend Microelectronics Company Limited Data signal detection apparatus, and mobile industry processor interface radio frequency front-end slave device and system
WO2020001598A1 (zh) * 2018-06-30 2020-01-02 唯捷创芯(天津)电子技术股份有限公司 串行通信装置及串行通信方法
CN110113209B (zh) * 2019-05-09 2022-02-15 豪威触控与显示科技(深圳)有限公司 基于mipi协议的设备间通信方法及设备拓扑结构
CN110113209A (zh) * 2019-05-09 2019-08-09 深圳吉迪思电子科技有限公司 基于mipi协议的设备间通信方法及设备拓扑结构
CN110569208A (zh) * 2019-08-02 2019-12-13 武汉精立电子技术有限公司 一种控制电路、信号控制装置、信号控制方法及系统

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Publication number Publication date
US10042798B2 (en) 2018-08-07
US20170192918A1 (en) 2017-07-06

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