CN115457998A - 一种mipi rffe接口地址扩展电路、方法和相关设备 - Google Patents

Abstract

一种MIPI RFFE接口地址扩展电路和移动终端，电路包括：选择信号配置电路的输入端与ADDR端口相连，用于输出与ADDR端口连接的目标信号相匹配的选择信号，目标信号为VDD信号、GND信号、SCLK信号或SDATA信号中的任意一项，地址选择电路选择与选择信号相匹配的USID地址并输出。通过选择信号配置电路输出与ADDR端口获取的目标信号相匹配的选择信号，地址选择电路在获取到选择信号之后，调取与该选择信号相匹配的预设的USID地址并输出，从而实现了MIPI通信接口芯片的接口地址扩展，本方案中，无需增加MIPI通信接口芯片的尺寸以及相关的封装尺寸、测试时间等等，成本较小。

Description

一种MIPI RFFE接口地址扩展电路、方法和相关设备

技术领域

本发明涉及集成电路技术领域，具体涉及一种MIPI RFFE接口地址扩展电路、方法和相关设备。

背景技术

随着通信技术的不断发展，人们对射频前端设备(如功率放大器、低噪声放大器、天线调谐器、滤波器、开关等)的需求也不断增加。为了满足使用需求，射频领域的设备制造商面临着对诸多的设备进行复杂控制的挑战。对此，MIPI((Mobile Industry ProcessorInterface简称MIPI))联盟提出了一种RFFE射频前端总线接口，用于将移动终端中的一个或多个射频集成电路(简称RFIC)连接到其相关的前端模块(简称FEM)，以便对其进行控制和监控。

MIPI RFFE标准在RFFE设备间定义了一种接口，如图1所示。在单个RFFE总线上可以挂载最多4个主设备RFIC与15个从设备FEM。总线由时钟信号线SCLK与SDATA组成，其中SCLK为主机控制，而SDATA为可进行数据传输的双向数据线，主设备RFIC与从设备FEM均可进行控制。挂载在RFFE总线上的从设备FEM均可通过自身唯一的USID、产品ID和制造商ID等信号被主设备RFIC识别出来。

在现有技术中，MIPI RFFE命令序列主要由下列三部分构成，依次为：

1、序列起始条件的传输；

2、帧的传输(包含一个命令帧，0，1或多个地址/数据帧，取决于命令帧的类型)；

3、总线释放(Bus Park Cycle)；

以寄存器写(register write)指令为例，一次典型的MIPI通讯包括如下流程，如图2所示：

(1)主设备RFIC发送一个启动信号“SSC”，开始一次通信的开始；

(2)主设备RFIC接着发送一个命令帧。该命令帧由4位的从设备FEM器件地址USID、3位寄存器写识别码、5位寄存器地址、1位奇偶校验位组成。所述命令帧的作用是用于从设备FEM识别主机发送的是何种指令。例如，MIPI RFFE共有8种读写指令，不同的读写指令对应的命令帧都会不同；

(3)主设备RFIC接着发生一个数据帧。该数据帧由8位数据与1位奇偶校验位组成，可以是主设备RFIC想要发送给从设备FEM的数据，或者是主设备RFIC从从设备FEM读出的数据，这些数据根据不同场景会有不同的功能。；

(4)主设备RFIC发送一个BPC指令，结束本次通讯并释放总线。

在一次通讯中，USID被包含在命令帧内，用于识别从设备FEM是否为主设备RFIC正确通讯的设备，只有USID匹配成功后，从设备FEM才能继续接受来自主设备RFIC的其他命令帧、地址帧或数据帧。

但是，如果在一个射频前端系统中，需要用到多个USID/PID/MID均相同的从设备FEM时，即各个从设备FEM的USID/PID/MID均相同，主设备RFIC无法将这些从设备FEM正确的区分出来。为了让MIPI总线能够挂载更多同类设备，常用的做法是对设备的地址进行扩展。

现有技术中所公开的方案，是用一个单独的ADDR端口来作为MIPI通信接口芯片的地址扩展总线。参见图3a和图3b所示，图3a和图3b是一种现有的MIPI通信接口芯片，芯片包含SCLK端，SDATA端，ADDR端，VIO电源和GND端，通过对芯片增加一个ADDR端，再将ADDR端接到VCC或者GND端的方式来区分芯片地址，这样一颗芯片可有两个地址供选择。这样，在电路实现时，只需从机芯片内部识别ADDR输入的电平大小，即可设置为相应的USID配置，例如，图3aADDR端与VIO段相连，其对应的USID为0010，图3b中ADDR端与GND段相连，其对应的USID为0011。

申请人通过对现有方案进行分析发现，上述方案是用一个单独的ADDR端口来作为MIPI通信接口芯片的地址扩展总线。通过将ADDR端接到VCC或者GND端来区分芯片地址，这样一颗芯片可有两个地址供选择。但是射频前端系统越来越复杂，一个MIPI总线上很有可能会挂载2个以上的同类芯片。如果仍采用该技术，必然导致芯片地址选择过少而出现地址冲突，若增加地址端口的数量，又会增加芯片尺寸，封装尺寸，测试时间等等，提高芯片成本。

发明内容

有鉴于此，本发明实施例提供一种MIPI RFFE接口地址扩展电路和移动终端，以实现在增加MIPI通信接口芯片的地址端口数量的基础上，降低芯片成本。

为实现上述目的，本发明实施例提供如下技术方案：

一种MIPI RFFE接口地址扩展电路，包括：

选择信号配置电路，所述选择信号配置电路的输入端与ADDR端口相连，所述ADDR端口用于与MIPI通信接口芯片的目标引脚相连，用于接收所述MIPI通信接口芯片的目标引脚输出的目标信号，以及输出与所述ADDR端口输出的目标信号相匹配的选择信号，所述目标信号为VDD信号、GND信号、SCLK信号或SDATA信号中的任意一项，所述VDD信号为射频前端系统中MIPI通信接口芯片的VDD引脚的信号，所述GND信号为射频前端系统中MIPI通信接口芯片的GND引脚的信号，所述SCLK信号为射频前端系统中MIPI通信接口芯片的SCLK引脚的信号，所述SDATA信号为射频前端系统中MIPI通信接口芯片的SDATA引脚的信号；

地址选择电路，用于选择与所述选择信号相匹配的USID地址并输出。

可选的，上述MIPI RFFE接口地址扩展电路中，包括：

所述选择信号配置电路包括：

N个锁存器，所述N为大于1的正整数；

逻辑单元，任一锁存器的信号输入端通过与所述锁存器相对应的逻辑单元与所述ADDR端口以及锁存器的输出端相连，所述逻辑单元的配置方式满足条件：当不同的锁存器的信号输入端获取到不同的目标信号时，不同锁存器的输出信号不同；

所述锁存器的时钟信号输入端用于获取SCLK时钟信号；

所述N个锁存器中的N-1个锁存器的RN端口和剩余的一个锁存器的SN端口用于获取主设备发送的SSC起始信号，所述起始信号用于对所述N个锁存器进行复位；

译码器，所述译码器的输入端与所述N个锁存器的输出端相连，用于输出与所述N个锁存器的输出信号相适配的译码信号，所述译码信号作为所述选择信号。

可选的，上述MIPI RFFE接口地址扩展电路中，地址选择电路包括：

M个寄存器，所述M为大于1的正整数；

所述寄存器内存储有预设的USID地址，且不同的寄存器的存储的USID地址不同；

选择器，用于选择与所述选择信号相匹配的寄存器的USID地址并输出。

可选的，上述MIPI RFFE接口地址扩展电路中，所述N的值为3。

可选的，上述MIPI RFFE接口地址扩展电路中，所述逻辑单元，包括：

第一逻辑或门，所述第一逻辑或门设置于所述ADDR端口、第一锁存器的输出端与第一锁存器的信号输入端之间，所述第一逻辑或门的第一输入端与所述ADDR端口相连，所述第一逻辑或门的第二输入端与所述第一锁存器的输出端相连，所述第一逻辑或门的输出端与所述第一锁存器的信号输入端相连；

第二逻辑或门，所述第二逻辑或门设置于所述ADDR端口、第二锁存器的输出端与第二锁存器的信号输入端之间，所述第二逻辑或门的第一输入端与所述ADDR端口相连，所述第二逻辑或门的第二输入端与所述第二锁存器的输出端相连，所述第二逻辑或门的输出端与所述第二锁存器的信号输入端相连；

反相器，所述第二锁存器通过所述反相器与获取SCLK时钟信号；

逻辑与门，所述逻辑与门设置于所述ADDR端口、第三锁存器的输出端与第三锁存器的信号输入端之间，所述逻辑与门的第一输入端与所述ADDR端口相连，所述逻辑与门的第二输入端与所述第三锁存器的输出端相连，所述逻辑与门的输出端与所述第三锁存器的信号输入端相连。

可选的，上述MIPI RFFE接口地址扩展电路中，还包括：

延时电路，所述延时电路设置于所述ADDR端口与所述N个锁存器之间。

可选的，上述MIPI RFFE接口地址扩展电路中，所述M的值为4。

一种移动终端，应用有上述任意一项所述的MIPI RFFE接口地址扩展电路。

一种MIPI RFFE接口地址扩展方法，应用有上述任意一项所述的MIPI RFFE接口地址扩展电路，方法包括：

通过ADDR端口获取MIPI通信接口芯片的目标引脚输出的目标信号，所述目标信号为VDD信号、GND信号、SCLK信号或SDATA信号中的任意一项，所述VDD信号为射频前端系统中MIPI通信接口芯片的VDD引脚的信号，所述GND信号为射频前端系统中MIPI通信接口芯片的GND引脚的信号，所述SCLK信号为射频前端系统中MIPI通信接口芯片的SCLK引脚的信号，所述SDATA信号为射频前端系统中MIPI通信接口芯片的SDATA引脚的信号；

输出与所述目标信号相匹配的选择信号；

选择与所述选择信号相匹配的USID地址并输出。

一种射频系统，包括：主设备、从设备、总线以及上述任意一项所述的MIPI RFFE接口地址扩展电路；

所述MIPI RFFE接口地址扩展电路集成于所述从设备中，通过所述总线与所述总设备中的MIPI通信接口芯片相连，所述MIPI RFFE接口地址扩展电路提供的USID地址作为所述从设备的身份标识。

基于上述技术方案，本发明实施例提供的上述方案，通过所述选择信号配置电路100输出与所述ADDR端口获取的目标信号相匹配的选择信号，所述地址选择电路200在获取到所述选择信号之后，调取与该选择信号相匹配的预设的USID地址并输出，从而实现了MIPI通信接口芯片的接口地址扩展，可见，在上述方案中，无需增加MIPI通信接口芯片的尺寸以及相关的封装尺寸、测试时间等等，从而无需增加MIPI通信接口芯片的成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为MIPI RFFE标准在RFFE设备间定义的接口示意图；

图2为典型的MIPI通讯流程示意图；

图3a和图3b分别为现有的MIPI通信接口芯片的结构示意图；

图4为本申请实施例提供的MIPI RFFE接口地址扩展电路的结构示意图；

图5为本申请实施例提供的MIPI RFFE接口地址扩展电路中选择信号配置电路的结构示意图；

图6为本申请实施例提供的MIPI RFFE接口地址扩展电路中逻辑单元的结构示意图；

图7为本申请实施例提供的MIPI RFFE接口地址扩展电路中，ADDR端口获取VDD信号时的通讯过程的信号时序图；

图8为本申请实施例提供的MIPI RFFE接口地址扩展电路中，ADDR端口获取GND信号时的通讯过程的信号时序图；

图9为本申请实施例提供的MIPI RFFE接口地址扩展电路中，ADDR端口获取SCLK时钟时的通讯过程的信号时序图；

图10为本申请实施例提供的MIPI RFFE接口地址扩展电路中，ADDR端口获取SDATA信号时的通讯过程的信号时序图；

图11为本申请实施例提供的MIPI RFFE接口地址扩展电路中地址选择电路的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

为了在增加MIPI通信接口芯片的地址端口数量的基础上，降低芯片成本，本申请公开了一种MIPI RFFE接口地址扩展电路，参见图4，该扩展电路可以包括：

选择信号配置电路100和地址选择电路200；

参见图4，所述选择信号配置电路100的输入端与ADDR端口相连，所述ADDR端口氢参见图3a和图3b中所示的ADDR端口，在本方案中，所述ADDR端口用于与MIPI通信接口芯片的目标引脚相连，通过所述目标引脚获取目标信号，在本方案中，所述ADDR端口所获取的目标信号可以为VDD信号、GND信号、SCLK信号或SDATA信号中的任意一项，参见图3a和图3b所示，所述VDD信号、GND信号、SCLK信号或SDATA信号可以通过所述MIPI通信接口芯片的相关引脚获取，所述VDD信号为射频前端系统中MIPI通信接口芯片的VDD引脚的信号，所述GND信号为射频前端系统中MIPI通信接口芯片的GND引脚的信号，所述SCLK信号为射频前端系统中MIPI通信接口芯片的SCLK引脚的信号，所述SDATA信号为射频前端系统中MIPI通信接口芯片的SDATA引脚的信号，在本方案中，所述选择信号配置电路100的输入端用于通过所述ADDR端口获取MIPI通信接口芯片的目标引脚输出的目标信号，并输出与所述目标信号相匹配的选择信号，所述ADDR端口获取到的目标信号不同，所述选择信号配置电路100输出的选择信号不同，所述选择信号配置电路100输出的选择信号可以根据所述ADDR端口获取到的目标信号的不同而变化，每个目标信号对应一个唯一选择信号。

在本方案中，所述地址选择电路200内存储有与所述目标信号的数量相匹配的预设的USID地址，所述地址选择电路200的输入端与所述选择信号配置电路100的输出端相连，所述地址选择电路200在获取到所述选择信号后，用于基于所述选择信号调取与该选择信号相匹配的预设的USID地址，将调取到的USID地址作为与所述MIPI通信接口芯片相匹配的USID地址并输出。

在本申请实施例公开的技术方案中，通过所述选择信号配置电路100输出通过ADDR端口与MIPI通信接口芯片的目标引脚相连，从而获取所述MIPI通信接口芯片的目标引脚输出的目标信号，在输出与所述目标信号相匹配的选择信号，所述地址选择电路200在获取到所述选择信号之后，调取与该选择信号相匹配的预设的USID地址并输出，从而实现了MIPI通信接口芯片的接口地址扩展，可见，在上述方案中，无需增加MIPI通信接口芯片的尺寸以及相关的封装尺寸、测试时间等等，从而无需增加MIPI通信接口芯片的成本。

所述选择信号配置电路的具体结构可以基于用户需求自行设计，只要能够保证所述选择信号配置电路根据获取到的目标信号输出适配的选择信号即可，例如，在本方案中，所述选择信号配置电路可以为采用逻辑数字逻辑电路构成的电路，具体的，参见图5，该电路可以包括：锁存器101、逻辑单元102和译码器103，所述锁存器101的数量为N，所述N为大于1的正整数，其中，所述锁存器可以为D触发器，例如，在本方案中，所述N的值可以为3，即，所述选择信号配置电路中可以包括三个锁存器101；

参见图5，所述锁存器101的信号输入端通过逻辑单元102与ADDR端口以及锁存器101的输出端相连，当所述锁存器101为D触发器时，所述锁存器101的信号输入端为D输入端，所述锁存器101的输出端为Q输出端，所述逻辑单元102的配置方式满足条件：当不同的锁存器101的信号输入端获取到目标信号时，不同锁存器的输出信号不同；在本方案中，通过所述逻辑单元102对所述ADDR端口采集到的目标信号进行处理，将处理后的目标信号发送给所述锁存器101，所述锁存器101基于处理后的目标信号通过输出端输出锁存信号，在本方案中，将所述N个锁存器101将输出的锁存信号发送给译码器，参见图5，所述锁存器101的时钟信号输入端用于获取SCLK时钟信号；所述锁存器的RN端口用于获取主设备发送的SSC起始信号，所述SSC起始信号用于为所述锁存器101提供复位服务；所述SCLK时钟信号和所述SSC起始信号可以由RFFE总线中的时钟信号线SCLK与双向数据线SDATA获取。

在本方案中，所述译码器103的输入端与所述N个锁存器101的输出端相连，用于输出与所述N个锁存器101的输出信号相适配的译码信号，所述译码信号作为所述选择信号。

参见图6中，在本申请公开的一个具体实施例中，所述逻辑单元102，具体可以包括：

第一逻辑或门U1、第二逻辑或门U2、反相器U3和逻辑与门U4；

所述第一逻辑或门U1设置于所述ADDR端口、第一锁存器1的输出端与第一锁存器1的信号输入端之间，所述第一逻辑或门U1的第一输入端与所述ADDR端口相连，所述第一逻辑或门U1的第二输入端与所述第一锁存器1的输出端相连，所述第一逻辑或门U1的输出端与所述第一锁存器1的信号输入端相连，所述第一逻辑或门U1用于对所述第一锁存器1输出的锁存信号以及所述ADDR端口获取到的目标信号进行逻辑或处理；

第二逻辑或门U2，所述第二逻辑或门U2设置于所述ADDR端口、第二锁存器2的输出端与第二锁存器2的信号输入端之间，所述第二逻辑或门U2的第一输入端与所述ADDR端口相连，所述第二逻辑或门U2的第二输入端与所述第二锁存器2的输出端相连，所述第二逻辑或门U2的输出端与所述第二锁存器2的信号输入端相连，所述第二逻辑或门U2用于对所述第二锁存器2输出的锁存信号以及所述ADDR端口获取到的目标信号进行逻辑或处理；

反相器U3，所述第二锁存器2通过所述反相器U3与获取SCLK时钟信号，所述反相器U3用于对所述SCLK时钟信号进行反向处理后；

逻辑与门U4，所述逻辑与门U4设置于所述ADDR端口、第三锁存器3的输出端与第三锁存器3的信号输入端之间，所述逻辑与门U4的第一输入端与所述ADDR端口相连，所述逻辑与门U4的第二输入端与所述第三锁存器3的输出端相连，所述逻辑与门U4的输出端与所述第三锁存器3的信号输入端相连，所述逻辑与门U4对所述第三锁存器3输出的锁存信号以及所述ADDR端口获取到的目标信号进行逻辑与处理。

在本申请实施例公开的技术方案中，因为ADDR端口会连接到时钟线SCLK，所以存在SCLK去采样SCLK的情况。因此，为了保证数字电路时序上的建立时间，需要将ADDR端口获取到的目标信号做一定的延迟处理。因此，上述电路中还可以包括延时电路，所述延时电路设置于所述ADDR端口与所述N个锁存器之间。

在图6所示的方案中，当一次完整的RFFE时序送至从设备FEM时，以图2中的寄存器写命令为例。主设备RFIC首先发送SSC起始信号，然后发送4个bit的设备地址USID，以及后续的命令帧、地址帧、数据帧。

当从设备FEM接收到SSC信号时，地址扩展电路将会被复位或置位至初态。由电路可知，SSC分别接至锁存器1/2/3的复位端RN、复位端RN以及置位端SN，所以锁存器接收SSC信号后，锁存器1/2/3输出的锁存信号S1/S2/S3的初始态为0/0/1。下面，将ADDR端口分别接至目标信号VDD/GND/SCLK/SDATA分为四种情况进行分析。

1、ADDR端口获取VDD信号；

从设备FEM接收到SSC起始信号后，MIPI RFFE接口地址扩展电路中的锁存器被复位，所述锁存器1/2/3输出的锁存信号S1/S2/S3的初始态为0/0/1。锁存信号S1会在SCLK信号的第一个上升沿到来后会置为1，且一直锁存到下一次RFFE通信的SSC信号到来；锁存信号S2会在SCLK信号的第一个下降沿到来后会置为1，且一直锁存到下一次RFFE通信的SSC起始信号到来；S3由于初始态为1，在SCLK信号的上升沿来后，S3将一直保持为1。因此所述锁存器1/2/3输出的锁存信号S1/S2/S3＝111，可通过该结果将从设备FEM的USID设置为A的预设USID。具体过程时序图如图7所示。

2、ADDR端口接至GND信号；

从设备FEM接收到SSC起始信号后，MIPI RFFE接口地址扩展电路中的锁存器被复位，所述锁存器1/2/3输出的锁存信号S1/S2/S3的初始态为0/0/1。由于ADDR端口获取到的信号为常低信号，锁存信号S1会在SCLK信号的上升沿到来后保持为0；锁存信号S2会在SCLK信号的下降沿到来后保持为0；锁存信号S3由于初始态为1，在SCLK信号的上升沿来后，锁存信号S3将会被置为0，且一直锁存到下一次RFFE通信的SSC起始信号到来。因此，ADDR端口接至GND信号时，所述锁存器1/2/3输出的锁存信号S1/S2/S3＝000，可通过该结果将从设备FEM的USID设置为B的预设USID。具体过程时序图如图8所示。

3、ADDR端口接至SCLK时钟线缆，ADDR端口获取到的SCLK信号通过延时器进行延时，所述延时器输出的ADDR_DLY信号为延时后的SCLK信号。

从设备FEM接收到SSC起始信号后，MIPI RFFE接口地址扩展电路中的锁存器被复位，所述锁存器1/2/3输出的锁存信号S1/S2/S3的初始态0/0/1。由于锁存器1/2/3获取到的目标信号为ADDR_DLY信号，ADDR_DLY信号为SCLK的延迟信号，即，所述锁存器1/2/3通过所述延时器和ADDR端口获取到的目标信号为SCLK的延迟信号，即，SCLK上升沿时，所述锁存器1/2/3获取到的目标信号为0，SCLK下降沿时，所述锁存器1/2/3获取到的目标信号为1，因此，锁存信号S1会在SCLK信号的上升沿到来后保持为0；锁存信号S2会在SCLK信号的下降沿到来后保持为0；锁存信号S3由于初始态为1，在SCLK信号的上升沿来后，锁存信号S3将会被置为0，且一直锁存到下一次RFFE通信的SSC起始信号到来。因此，ADDR端口获取到的SCLK信号时，所述锁存器1/2/3输出的锁存信号S1/S2/S3＝010，可通过该结果将从设备FEM的USID设置为C的预设USID。具体过程时序图如图9所示。

4、ADDR接至SDATA，ADDR_DLY信号为延时后的SDATA信号

从设备FEM接收到SSC起始信号后，地址扩展电路将会被复位或置位至初态，所述锁存器1/2/3输出的锁存信号S1/S2/S3的初始态0/0/1。由于ADDR_DLY信号为SDATA的延迟信号，根据RFFE时序，SCLK的上升沿时刻和下降沿时刻都将采样到SDATA的值，特别要注意现有方案无法检测全0或者全1地址的MIPI设备(RFFE协议定义全0为广播地址，不会作为从设备USID定义)。锁存信号S1会在SCLK的上升沿采样到SDATA为1时置1，且一直锁存到下一次RFFE通信的SSC启动信号到来；锁存信号S2会在SCLK的下降沿采样到SDATA为1时置1，且一直锁存到下一次RFFE通信的SSC启动信号到来；锁存信号S3由于初始态为1，在SCLK的上升沿采样到SDATA为0时锁存信号S3置0，且一直锁存到下一次RFFE通信的SSC启动信号到来。因此，ADDR端口接至SDATA时，所述锁存器1/2/3输出的锁存信号S1/S2/S3＝110，可通过该结果将从设备FEM的USID设置为D的预设USID。具体过程时序图如图10所示。

由上述的分析可以发现，当ADDR接口获取到的目标信号为VCC,GND,SCLK,SDATA时，所述锁存器1/2/3输出的锁存信号S1/S2/S3的输出分别为111，000，010,110。进一步的，地址扩展电路可以在通过S1/S2/S3输出的不同，分别编码成多个预设的USID地址，实现RFFE从机设备的地址扩展。

在本方案中，可以在所述地址选择电路中预存M个USID地址，所述M的值可以基于用户需求自行选择，在本方案中，所述M的值和所述锁存信号S1/S2/S3的组合结果相匹配，即，所述M的值为4，所述地址选择电路在获取到所述译码器对所述锁存器1/2/3输出的锁存信号S1/S2/S3进行译码处理后得到的译码信号时，由预存的M个USID地址中，调取并输出与所述译码信号相匹配的USID，在本方案中，所述地址选择电路可以为微处理器，也可以为图9所示的电路结构，例如，参见图11，所述地址选择电路可以包括M个寄存器和一个选择器，每个所述寄存器内存储有预设的USID地址，且不同的寄存器的存储的USID地址不同，当M的值为4时，第一个寄存器所存储的USID地址为A，第二个寄存器所存储的USID地址为B，第三个寄存器所存储的USID地址为C，第四个寄存器所存储的USID地址为D，选择器，用于选择与所述选择信号相匹配的寄存器的USID地址并输出。

在图11所示的具体实施例中，分别使用四个寄存器ID1/ID2/ID3/ID4，四个寄存器的默认值为USID1,USID2,USID3,USID4，这些默认值即为预存的USID地址。这四个寄存器的默认值都可以通过内部USID编程改变。基于此与本发明的MIPI RFFE接口地址扩展电路，最终从设备FEM的USID为通过S1/S2/S3选择出的寄存器值，当S0/S1/S2＝111时，USID等于ID1输出；当S0/S1/S2＝000时，USID等于ID2输出；当S0/S1/S2＝010时，USID等于ID3输出；当S0/S1/S2＝110时，USID等于ID4输出。这样，本发明既实现了从机的USID地址扩展，并且兼容USID编程功能。

对应于上述电路，本申请还公开了一种移动终端，该移动终端具有主设备RFIC、从设备FEM以及上述任意一项实施例所述的MIPI RFFE接口地址扩展电路。

进一步的，与上述方案相对应，本申请还公开了一种MIPI RFFE接口地址扩展方法，方法包括：

通过ADDR端口获取MIPI通信接口芯片的目标引脚输出的目标信号，所述目标信号为VDD信号、GND信号、SCLK信号或SDATA信号中的任意一项，所述VDD信号为射频前端系统中MIPI通信接口芯片的VDD引脚的信号，所述GND信号为射频前端系统中MIPI通信接口芯片的GND引脚的信号，所述SCLK信号为射频前端系统中MIPI通信接口芯片的SCLK引脚的信号，所述SDATA信号为射频前端系统中MIPI通信接口芯片的SDATA引脚的信号；

输出与所述目标信号相匹配的选择信号；

选择与所述选择信号相匹配的USID地址并输出。

本申请实施例公开的MIPI RFFE接口地址扩展方法。

本申请上述实施例公开的上述方法，可以通过计算机软件实现，也可以通过硬件电路来实现，当通过计算机软件实现时，通过在芯片内配置预设的计算机程序，所述计算机程序在被触发执行时，执行上述方法。当采用硬件电路实现上述方法时，所采用的硬件电路可以为本申请上述任意一项实施例所公开的MIPI RFFE接口地址扩展电路。

对应于上述电路，本申请还公开了一种射频系统，该设备系统具有主设备、从设备、总线以及上述任意一项所述的MIPI RFFE接口地址扩展电路；

所述MIPI RFFE接口地址扩展电路集成于所述从设备中，通过所述总线与所述总设备中的MIPI通信接口芯片相连，所述MIPI RFFE接口地址扩展电路提供的USID地址作为所述从设备的身份标识。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (11)

1.一种MIPI RFFE接口地址扩展电路，其特征在于，包括：

选择信号配置电路，所述选择信号配置电路的输入端与ADDR端口相连，所述ADDR端口用于与MIPI通信接口芯片的目标引脚相连，用于接收所述MIPI通信接口芯片的目标引脚输出的目标信号，以及输出与所述ADDR端口输出的目标信号相匹配的选择信号，所述目标信号为VDD信号、GND信号、SCLK信号或SDATA信号中的任意一项，所述VDD信号为射频前端系统中MIPI通信接口芯片的VDD引脚的信号，所述GND信号为射频前端系统中MIPI通信接口芯片的GND引脚的信号，所述SCLK信号为射频前端系统中MIPI通信接口芯片的SCLK引脚的信号，所述SDATA信号为射频前端系统中MIPI通信接口芯片的SDATA引脚的信号；

地址选择电路，用于选择与所述选择信号相匹配的USID地址并输出。

2.根据权利要求1所述的MIPI RFFE接口地址扩展电路，其特征在于，包括：

所述选择信号配置电路包括：

N个锁存器，所述N为大于1的正整数；

逻辑单元，任一锁存器的信号输入端通过与所述锁存器相对应的逻辑单元与所述ADDR端口以及锁存器的输出端相连，所述逻辑单元的配置方式满足条件：当不同的锁存器的信号输入端获取到目标信号时，不同锁存器的输出信号不同；

所述锁存器的时钟信号输入端用于获取SCLK时钟信号；

所述N个锁存器中的N-1个锁存器的RN端口和剩余的一个锁存器的SN端口用于获取主设备发送的SSC起始信号，所述起始信号用于对所述N个锁存器进行复位；

译码器，所述译码器的输入端与所述N个锁存器的输出端相连，用于输出与所述N个锁存器的输出信号相适配的译码信号，所述译码信号作为所述选择信号。

3.根据权利要求1所述的MIPI RFFE接口地址扩展电路，其特征在于，地址选择电路包括：

M个寄存器，所述M为大于1的正整数；

所述寄存器内存储有预设的USID地址，且不同的寄存器的存储的USID地址不同；

选择器，用于选择与所述选择信号相匹配的寄存器的USID地址并输出。

4.根据权利要求2所述的MIPI RFFE接口地址扩展电路，其特征在于，所述N的值为3。

5.根据权利要求4所述的MIPI RFFE接口地址扩展电路，其特征在于，所述逻辑单元，包括：

第一逻辑或门，所述第一逻辑或门设置于所述ADDR端口、第一锁存器的输出端与第一锁存器的信号输入端之间，所述第一逻辑或门的第一输入端与所述ADDR端口相连，所述第一逻辑或门的第二输入端与所述第一锁存器的输出端相连，所述第一逻辑或门的输出端与所述第一锁存器的信号输入端相连；

第二逻辑或门，所述第二逻辑或门设置于所述ADDR端口、第二锁存器的输出端与第二锁存器的信号输入端之间，所述第二逻辑或门的第一输入端与所述ADDR端口相连，所述第二逻辑或门的第二输入端与所述第二锁存器的输出端相连，所述第二逻辑或门的输出端与所述第二锁存器的信号输入端相连；

反相器，所述第二锁存器通过所述反相器与获取SCLK时钟信号；

逻辑与门，所述逻辑与门设置于所述ADDR端口、第三锁存器的输出端与第三锁存器的信号输入端之间，所述逻辑与门的第一输入端与所述ADDR端口相连，所述逻辑与门的第二输入端与所述第三锁存器的输出端相连，所述逻辑与门的输出端与所述第三锁存器的信号输入端相连。

6.根据权利要求2所述的MIPI RFFE接口地址扩展电路，其特征在于，还包括：

延时电路，所述延时电路设置于所述ADDR端口与所述N个锁存器之间。

7.根据权利要求3所述的MIPI RFFE接口地址扩展电路，其特征在于，所述M的值为4。

8.一种移动终端，其特征在于，应用有所述权利要求1-7任意一项所述的MIPI RFFE接口地址扩展电路。

9.一种MIPI RFFE接口地址扩展方法，其特征在于，包括：

通过ADDR端口获取MIPI通信接口芯片的目标引脚输出的目标信号，所述目标信号为VDD信号、GND信号、SCLK信号或SDATA信号中的任意一项，所述VDD信号为射频前端系统中MIPI通信接口芯片的VDD引脚的信号，所述GND信号为射频前端系统中MIPI通信接口芯片的GND引脚的信号，所述SCLK信号为射频前端系统中MIPI通信接口芯片的SCLK引脚的信号，所述SDATA信号为射频前端系统中MIPI通信接口芯片的SDATA引脚的信号；

输出与所述目标信号相匹配的选择信号；

选择与所述选择信号相匹配的USID地址并输出。

10.根据权利要求9所述的MIPI RFFE接口地址扩展方法，其特征在于，所述MIPIRFFE接口地址扩展方法通过权利要求1-7任意一项所述的MIPIRFFE接口地址扩展电路实现。

11.一种射频系统，其特征在于，包括：主设备、从设备、总线以及权利要求1-7任意一项所述的MIPI RFFE接口地址扩展电路；

所述MIPI RFFE接口地址扩展电路集成于所述从设备中，通过所述总线与所述总设备中的MIPI通信接口芯片相连，所述MIPI RFFE接口地址扩展电路提供的USID地址作为所述从设备的身份标识。

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