DE112013000758B4

DE112013000758B4 - Erzeugen von Taktsignalen für einen zyklusgenauen, zyklusreproduzierbaren FPGA-gestützten Hardware-Beschleuniger

Info

Publication number: DE112013000758B4
Application number: DE112013000758.4T
Authority: DE
Inventors: c/o IBM Corporation Asaad Sameh W.; c/o IBM Corporation Kapur Mohit
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2012-03-30
Filing date: 2013-03-19
Publication date: 2019-09-26
Anticipated expiration: 2033-03-20
Also published as: US11093674B2; GB201415050D0; US10176281B2; GB2514503B; US20160063155A1; WO2013148409A1; DE112013000758T5; US20130262073A1; US9230046B2; GB2514503A; US20190147130A1

Abstract

Verfahren zum Erzeugen von Taktsignalen für einen zyklusgenauen FPGA-gestützten Hardware-Beschleuniger, der zum Simulieren von Operationen einer zu prüfenden Einheit (DUT) verwendet wird, wobei die DUT mehrere Einheiten-Taktgeber enthält, die mehrere Einheiten-Taktsignale zum Betrieb der DUT bei mehreren Einheiten-Frequenzen erzeugen, wobei diese mehreren Einheiten-Frequenzen ein definiertes Frequenzverhältnis aufweisen, wobei das Verfahren aufweist:Zuordnen der Operationen der DUT zu dem FPGA-gestützten Hardware-Beschleuniger, wobei der auf FPGA gestützte Hardware-Beschleuniger mehrere Beschleuniger-Taktgeber enthält, die mehrere Beschleuniger-Taktsignale zum Betreiben des FPGA-gestützten Hardware-Beschleunigers erzeugen, um die Operationen der DUT zu simulieren; undErzeugen von Beschleuniger-Taktsignalen des FPGA-gestützten Hardware-Beschleunigers bei mehreren Beschleuniger-Frequenzen, wobei diese mehreren Beschleuniger-Frequenzen das definierte Frequenzverhältnis der Frequenzen der mehreren Einheiten-Taktgeber aufweisen, um eine Zyklusgenauigkeit zwischen der DUT und dem FPGA-gestützten Hardware-Beschleuniger aufrechtzuerhalten.

Description

HINTERGRUND DER ERFINDUNG
Die vorliegende Erfindung bezieht sich allgemein auf Simulieren des Betriebs integrierter Schaltungen und insbesondere auf vor Ort programmierbare Gate-Arrays zum Simulieren des Betriebs von integrierten Schaltungen.
Da On-Chip-Systeme und Mehrprozessor-Kerne auf einem einzigen Chip allgemein üblich werden, wird das Simulieren dieser komplexen Chips zu einem kostenintensiven Problem. Bei einer der Techniken, die zum Simulieren dieser komplexen Systeme entwickelt wurden, handelt es sich um Hardware-Beschleuniger, die sich auf vor Ort programmierbare Gate-Arrays (FPGAs) stützen. Diese Hardware-Beschleuniger arbeiten nach dem Prinzip des Aufteilens des Chip-Aufbaus (zu prüfende Einheit - DUT) in kleine Blöcke. Diese Blöcke werden dann in verschiedenen FPGAs implementiert. Diese FPGAs werden untereinander in der gleichen Weise wie bei dem ursprünglichen DUT-Design verbunden. Die Chip- oder DUT-Simulationen können dann an dieser spezialisierten FPGA-Hardware und nicht an einem herkömmlichen Simulator ablaufen. Herkömmliche Simulatoren werden vollständig in Software geschrieben und laufen auf einem Universal-Computer. Hardware-Simulatoren können üblicherweise einen Geschwindigkeitsvorteil von mehreren Größenordnungen gegenüber herkömmlichen Simulatoren bereitstellen.
Das Beschleunigen der Simulation kann aus mehreren Gründen erwünscht sein. Die Anzahl von Simulationen, die auszuführen sind, um einen großen digitalen Chip zu bewerten, ist sehr groß. Um diese Simulationen in einer angemessenen Zeit unter Verwendung von Software auszuführen, muss eine große Anzahl von Computern bei den entsprechenden damit verbundenen Kosten verwendet werden. Ein beschleunigter Simulator verringert diese Anzahl. Des Weiteren ist es häufig erforderlich, eine Schaltung während einer sehr langen Zeitdauer zu simulieren, bis der Punkt erreicht wird, der von Interesse ist. Bei dieser langen Simulation handelt es sich um einen sequenziellen Prozess, der für eine Software-Umsetzung mehrere Tage benötigen kann, und der nicht dadurch beschleunigt werden kann, indem einfach eine größere Anzahl von Computern verwendet wird.
Die WO 1998/054 664 A1 beschreibt ein Hardware-Emulationssystem, welches das die Hardwarekosten durch Zeitmultiplexen mehrerer Entwurfssignale auf physikalische Logikchipstifte und gedruckte Leiterplatten reduziert. Das rekonfigurierbare Logiksystem der WO 1998/054 664 A1 umfasst mehrere umprogrammierbare Logikvorrichtungen und mehrere umprogrammierbare Verbindungsvorrichtungen. Die Logikvorrichtungen und die Verbindungsvorrichtungen sind so miteinander verbunden, dass sich mehrere Entwurfssignale gemeinsame E/A-Pins und Leiterplattenspuren teilen. Ferner wird ein Logikanalysator für das Hardware-Emulationssystem beschrieben. Die zum Ausführen von Funktionen des Logikanalysators erforderlichen Logikschaltungen sind in die programmierbaren Ressourcen in den Logikchips des Emulationssystems programmiert.
Der Artikel „A cycle-accurate, cycle-reproducible multi-FPGA system for accelerating multi-core processor simulation“ von Asaad, S. et al. in Proceedings of the ACM/SIGDA international symposium on Field Programmable Gate Arrays ACM, 2012, S. 153-162, beschreibt eine zyklusgenaue und zyklusreproduzierbare FPGA-Plattform dafür ausgelegt ist, die logische Verifizierung des Bluegene / Q-Rechenknoten-ASIC zu beschleunigen, einem in IBMs 45-nm-SOI-CMOS-Technologie implementierten Multiprozessor-SOC. Es werden Design-Partitionierung, Taktung und Synchronisation, Debugging-Unterstützung sowie ein Ansatz zur Konstruktion einer solchen FPGA-Plattform ohne Beeinträchtigung der Zyklusgenauigkeit und -reproduzierbarkeit beschreiben.
Der Erfindung liegt die Aufgabe zugrunde, ein verbessertes Verfahren zum Erzeugen von Taktsignalen für einen zyklusgenauen FPGA-gestützten Hardware-Beschleuniger zum Simulieren von Operationen einer zu prüfenden Einheit zu schaffen.
Die der Erfindung zugrunde liegende Aufgabe wird jeweils mit den Merkmalen der unabhängigen Patentansprüche gelöst. Ausführungsformen der Erfindung sind in den abhängigen Patentansprüchen angegeben.
Eines von mehreren Entwicklungs-Problemen, die beim Aufbau von Beschleunigern zur Hardware-Simulation auftreten, ist die Zyklusgenauigkeit. Der FPGA-gestützte Hardware-Beschleuniger muss mit dem Verhalten der DUT zyklusweise exakt übereinstimmen, was bedeutet, dass, wenn die DUT auf einem Software-Simulator simuliert wird oder wenn die DUT auf einem einzigen Chip oder auf mehreren Chips aufgebaut ist, alle drei Systeme - der Hardware-Simulator, der Software-Simulator und der DUT-Chip - bei jedem Taktzyklus der DUT in demselben Zustand sein sollten. Dies wird zu einem erheblichen Problem bei der Entwicklung von Hardware-Beschleunigern, da der DUT-Aufbau unterschiedliche Speicherarten enthalten kann - Register-Arrays, SRAMs, eingebettete oder externe DRAMs. Alle diese DUT-Speichertypen müssen dem FPGA-On-Chip-Speicher oder dem externen Speicher zugeordnet sein, der mit dem FPGA verbunden ist.
Ein weiteres Entwicklung-Problem beim Aufbau von Hardware-Simulations-Beschleunigern ist die Zyklusreproduzierbarkeit, die folgendermaßen definiert ist: mehrere Ausführungen, die von derselben Ausgangsbedingung begonnen werden, sollen für alle DUT-Zustände einen identischen Verlauf ergeben. Jedes Mal, wenn eine Simulation bei exakt gleichem Stimulus ausgeführt wird, sollten durch den Simulator exakt dieselben Ergebnisse erzielt werden. In einigen Fällen kann das System möglicherweise auf verschiedenen Optimierungsstufen betrieben werden. Auf der höchsten Optimierungsstufe verläuft die Simulation sehr schnell ab und wird verwendet, um festzustellen, dass alles in Ordnung ist. Wenn jedoch etwas nicht in Ordnung ist und das durch die optimierte Simulation angezeigt wird, ist es erwünscht, diese Simulation auf einer niedrigeren Optimierungsstufe zu reproduzieren, die eine gute Ablaufverfolgung für ein Austesten bei der Schaltung ergibt. Die beiden Simulationen sollten sich exakt gleich verhalten, andernfalls wäre es nicht möglich, die Schaltung auf diese Weise auszutesten. Auch wenn diese Eigenschaft der Zyklusreproduzierbarkeit üblicherweise bei Software-Umsetzungen des Simulators in einfacher Weise sichergestellt werden kann, wird sie zu einem erheblichen Problem, wenn die Software-Technik durch eine Technik mit Hardware-Beschleunigern ersetzt wird. In einem oder in mehreren Fällen stellt dieser Aspekt eine der schwerwiegenderen Einschränkungen dar, inwieweit es möglich ist, die Simulation einer digitalen Schaltung zu beschleunigen.
Eine Zyklusreproduzierbarkeit ist wesentlich, um ein wirksames Austesten der Simulation zu ermöglichen, und diese Anforderung schränkt ein, wie Takterzeugung und Zurücksetzen des gesamten Beschleunigungssystems umgesetzt werden. Die Anforderung nach Zyklusreproduzierbarkeit vergrößert außerdem das schwer zu lösende Problem, den DUT-Speicher auf der Beschleuniger-Plattform abzubilden. Da der Speicher der DUT einen großen Teil des Systemzustands ausmacht, muss der gesamte adressierbare Inhalt dieses Speichers in geeigneter Weise initialisiert und vorgehalten werden, damit er mit dem der Software-Simulation und der endgültigen Chip-Umsetzung übereinstimmt.
Es ist zu erwarten, dass FPGA-gestützte Simulations-Beschleuniger denselben Grad der Austestmöglichkeit bieten, den auch ein Software-gestützter Simulator bereitstellt, und zwar: Einzelschritt-Ausführung, Einfügen von Haltepunkten und Erzeugen von Signalmustern (waveform generation).
KURZDARSTELLUNG
Ausführungsformen der Erfindung stellen ein Verfahren, System und Computerprogrammprodukt bereit, um Taktsignale für einen zyklusgenauen FPGA-gestützten Hardware-Beschleunigern zu erzeugen, der zum Simulieren einer zu prüfenden Einheit (DUT) verwendet wird. Bei einer Ausführungsform enthält die DUT mehrere Einheiten-Taktgeber, die mehrere Einheiten-Taktsignale bei mehreren Frequenzen und bei einem definierten Frequenzverhältnis erzeugen; und der FPGA-gestützte Hardware-Beschleuniger enthält mehrere Beschleuniger-Taktgeber, die mehrere Beschleunigern-Taktsignale erzeugen, um den FPGA-gestützten Hardware-Beschleunigern zum Simulieren der Operationen der DUT zu betreiben. Bei einer Ausführungsform beinhaltet das Verfahren Zuordnen von Operationen der DUT zu dem FPGA-gestützten Hardware-Beschleuniger und Erzeugen von Beschleuniger-Taktsignalen bei mehreren Frequenzen und bei dem definierten Frequenzverhältnis der Frequenzen der mehreren Einheiten-Taktgeber, um die Zyklusgenauigkeit zwischen der DUT und dem FPGA-gestützten Hardware-Beschleuniger aufrechtzuerhalten.
Bei einer Ausführungsform handelt es sich bei den Beschleuniger-Taktgebern um freilaufende Taktgeber, bei den Einheiten-Taktgebern handelt es sich um Taktgeber, die angehalten werden können, und die freilaufenden Taktgeber sind mit den Taktgebern, die angehalten werden können, phasenverriegelt.
Bei einer Ausführungsform beinhaltet das Zuordnen von Operationen der DUT zu dem FPGA-gestützten Hardware-Beschleuniger ein Ausführen von definierten synchronen Ereignissen und von definierten asynchronen Ereignissen an dem FPGA; wobei alle definierten asynchronen Ereignissen, die an dem FPGA ausgeführt werden, in festen Zeitintervallen auftreten, um eine Zyklusreproduzierbarkeit des FPGA-gestützten Hardware-Beschleunigers aufrechtzuerhalten.
Bei einer Ausführungsform beinhaltet das Verfahren des Weiteren ein Verwenden des FPGA-gestützten Hardware-Beschleunigers zum Steuern der Frequenzen der mehreren Einheiten-Taktgeber.
Bei einer Ausführungsform wird der FPGA-gestützte Hardware-Beschleuniger zum Erzeugen der mehreren Einheiten-Taktsignale verwendet.
Bei einer Ausführungsform wird eine Einzeltaktquelle in dem FPGA-gestützten Hardware-Beschleuniger zum Erzeugen aller Einheiten-Taktsignale verwendet.
Bei einer Ausführungsform weist das Verfahren des Weiteren ein Anhalten und ein anschließendes Neustarten der Einheiten-Taktgeber zu bestimmten Zeitpunkten. Wenn die Einheiten-Taktgeber neu gestartet werden, weisen die Einheiten-Taktgeber Anlaufphasen auf, wobei die Anlaufphasen aller Einheiten-Taktgeber gleich sind, um eine Zyklusreproduzierbarkeit bei der DUT bereitzustellen.
Bei einer Ausführungsform weisen die mehreren Frequenzen der Einheiten-Taktgeber eine Frequenz des kleinsten gemeinsamen Vielfachen auf. Ein Einzelgeneratortakt wird zum Erzeugen eines Generator-Taktsignals auf der Frequenz des kleinsten gemeinsamen Vielfachen verwendet, wobei alle Einheiten-Taktsignale aus diesem Generator-Taktsignal erzeugt werden.
Bei einer Ausführungsform weist der FPGA-Hardware-Beschleuniger eine Vielzahl von FPGAs auf, wobei ein erstes der FPGAs Signale über mehrere Leitungen zu einem zweiten der FPGAs überträgt. Die maximale Frequenz für die DUT wird folgendermaßen ermittelt:

C ist gleich der Anzahl der Vielfalt von Leitungen;
Cw ist eine definierte maximale Frequenz eines definierten Zyklus, bei dem die C Leitungen betrieben werden können, um die Signale von dem ersten FPGA zu dem zweiten FPGA zu übertragen;
P ist eine definierte maximale Anzahl der Signale, die von dem ersten FPGA zu dem zweiten FPGA übertragen werden;
M = P/C;
L ist die Anzahl der definierten Zyklen, die erforderlich sind, damit die Signale von dem ersten FPGA zu dem zweiten FPGA übertragen werden; und
die DUT wird bei einer Frequenz betrieben, die kleiner als eine definierte maximale Einheiten-Frequenz Ca oder gleich dieser ist, wobei gilt: Ca ist kleiner als oder gleich Cw/(M+L).

Bei einer Ausführungsform enthält die DUT einen DUT-Speicher, der einen oder mehrere Leseanschlüsse und einen oder mehrere Schreibanschlüsse aufweist, und ein Wert Nd wird so eingestellt, dass er gleich dem größeren Wert von der Anzahl der Leseanschlüsse und der Anzahl der Schreibanschlüsse des DUT-Speichers ist. Die DUT weist eine Datenbreite von Wd auf, und der auf FPGA-Hardware gestützte Beschleuniger weist eine Datenbreite von Wt auf. Der auf FPGA-Hardware gestützte Beschleuniger enthält einen oder mehrere Ziel-Speicher, und At ist eine vorgegebene Anzahl, die die Anzahl der definierten Taktzyklen darstellt, die in Anspruch genommen werden, um eine Lese- oder eine Schreiboperation an dem Speicher des auf FPGA-Hardware gestützten Beschleunigers auszuführen. Der DUT-Takt Ca' und der Ziel-Speicher-Takt genügen der folgenden Gleichung: Ca' ist kleiner als oder gleich Cm/((Wd/vVt)(At + Nd). Die Gleichungen:

Ca' ist kleiner als oder gleich Cm/((Wd/VVt)(At + Nd); und
Ca ist kleiner als oder gleich Cw/(M + L),

Bei einer Ausführungsform enthält der FPGA-Hardware-Beschleuniger eine Vielzahl von FPGAs, und jedes der FPGAs ist einem Ziel-Speicher zugehörig und enthält eine Taktgeneratorschaltung zum Erzeugen eines FPGA-Taktsignals. Die DUT wird in definierte Zyklen bei einer definierten Frequenz betrieben. Bei einer Ausführungsform beinhaltet das Zuordnen von Operationen der DUT zu dem FPGA-gestützten Hardware-Beschleuniger ein Verwenden der FPGA-Taktsignale zum Betreiben der Speicher, die der Vielzahl von FPGAs zugehörig sind. Das Erzeugen der Beschleuniger-Taktsignale beinhaltet ein Verwenden der Taktgeneratorschaltungen der Vielzahl von FPGAs zum Erzeugen der FPGA-Taktsignale bei einer Frequenz, die größer ist als die definierte Frequenz, um die Speicher, die der Vielzahl von FPGAs zugehörig sind, bei einer Frequenz zu betreiben, die größer ist als die definierte Frequenz.
Bei einer Ausführungsform enthält jedes aus der Vielzahl von FPGAs eine Vielzahl von Ausgabepuffern zum Empfangen des FPGA-Takts von den Taktgeneratoren des jeweiligen FPGA und zum Erzeugen von Ausgabe-Taktsignalen bei unterschiedlichen Frequenzen.
Bei einer Ausführungsform enthält jedes aus der Vielzahl von FPGAs des Weiteren einen Taktteiler zum Empfangen des FPGA-Taktsignals von dem Taktgenerator des jeweiligen FPGA zum Erzeugen einer Vielzahl von Austastsignalen (gating signals) und zum Anwenden eines entsprechenden aus der Vielzahl von Austastsignalen auf jeden der Ausgabepuffer des jeweiligen FPGA zum Steuern der Frequenz des Ausgabe-Taktsignals, das durch den jeweiligen Ausgabepuffer erzeugt wird. Ein erster der Ausgabepuffer des jeweiligen FPGA empfängt ein erstes der Austastsignale von dem Takt-Teiler des jeweiligen FPGA und verwendet das erste Austastsignal zum Erzeugen des Ausgabe-Taktsignals des ersten Ausgabepuffers bei einer ersten Frequenz. Ein zweiter der Ausgabepuffer des jeweiligen FPGA empfängt ein zweites der Austastsignale von dem Taktteiler des jeweiligen FPGA und verwendet das zweite Austastsignal zum Erzeugen des Ausgabe-Taktsignals des zweiten Ausgabepuffers bei einer zweiten Frequenz.
Figurenliste

1 zeigt ein Simulationssystem, das eine Vielzahl von vor Ort programmierbaren Gate-Array- (FPGA-) Einheiten gemäß einer Ausführungsform der Erfindung enthält.
2 stellt eine beispielhafte Architektur einer FPGA-Einheit dar.
3 veranschaulicht ein Takterzeugungs-Teilsystem in einem FPGA gemäß einer Ausführungsform der Erfindung.
4 zeigt verschiedene Taktimpulse, die in dem Teilsystem von 3 erzeugt werden.
5 zeigt eine Ausführungsform eines Hardware-Beschleunigers gemäß dieser Erfindung.

AUSFÜHRLICHE BESCHREIBUNG
Einem Fachmann ist klar, dass Ausführungsformen der vorliegenden Erfindung als System, Verfahren oder Computerprogrammprodukt verkörpert werden können. Dementsprechend können Ausführungsformen der vorliegenden Erfindung die Form einer reinen Hardware-Ausführungsform, einer reinen Software-Ausführungsform (darunter Firmware, residente Software, Mikrocode usw.) oder einer Ausführungsform, die Software- und Hardware-Aspekte kombiniert, annehmen, die hier alle als „Schaltung“, „Modul“ oder „System“ bezeichnet werden können. Des Weiteren können Ausführungsformen der vorliegenden Erfindung die Form eines Computerprogrammprodukts annehmen, das in einem materiellen Ausdrucksmedium verkörpert wird, das computerlesbaren Programmcode aufweist, der in dem Medium ausgeführt wird.
Jede Kombination aus einem oder mehreren computernutzbaren oder computerlesbaren Medien kann genutzt werden. Bei dem computernutzbaren oder computerlesbaren Medium kann es sich um ein elektronisches, magnetisches, optisches, elektromagnetisches, Infrarot- oder Halbleitersystem, eine Vorrichtung, eine Einheit oder ein Ausbreitungsmedium handeln, ist jedoch nicht darauf beschränkt. Zu spezifischeren Beispielen (eine nicht erschöpfende Liste) des computerlesbaren Mediums würde Folgendes gehören: eine elektrische Verbindung mit einer oder mehreren Leitungen, eine tragbare Computerdiskette, ein Festplattenlaufwerk, ein Direktzugriffsspeicher (RAM), ein Festwertspeicher (ROM), ein löschbarer programmierbarer Festwertspeicher (EPROM oder Flash-Speicher), ein Lichtwellenleiter, ein tragbarer Compactdisk-Festwertspeicher (CD-ROM), eine optische Speichereinheit, ein Übertragungsmedium wie jene, die das Internet oder ein Intranet unterstützen, oder eine magnetische Speichereinheit. Es wird angemerkt, dass es sich bei dem computernutzbaren oder computerlesbaren Medium sogar um Papier oder ein anderes geeignetes Medium handeln kann, auf dem das Programm gedruckt ist, da das Programm elektronisch erfasst werden kann, indem das Papier oder das andere Medium optisch abgetastet, dann gegebenenfalls compiliert, interpretiert oder andersartig in geeigneter Weise verarbeitet und anschließend in einem Computerspeicher gespeichert wird. Im Kontext dieses Dokuments kann computernutzbares oder ein computerlesbares Speichermedium jedes Medium sein, das das Programm zur Verwendung durch oder in Verbindung mit einem System, einer Vorrichtung oder einer Einheit zur Befehlsausführung enthalten, speichern, übertragen, verbreiten oder transportieren kann. Das computernutzbare Medium kann ein sich ausbreitendes Datensignal mit computerlesbarem Programmcode enthalten, der darin z.B. im Basisband oder als Teil einer Trägerwelle verkörpert wird. Der computernutzbare Programmcode kann unter Verwendung jedes geeigneten Mediums übertragen werden, darunter drahtlose, leitungsgestützte, Lichtwellenleiterkabel-, Hochfrequenz- (HF-) Medien usw., ohne darauf beschränkt zu sein.
Computerprogrammcode zum Ausführen von Operationen der vorliegenden Erfindung kann in jeder Kombination aus einer oder mehreren Programmiersprachen geschrieben sein, darunter eine objektorientierte Programmiersprache wie Java, Smalltalk, C++ oder dergleichen und herkömmliche prozedurale Programmiersprachen wie etwa die Programmiersprache „C“ oder ähnliche Programmiersprachen. Der Programmcode kann nur auf dem Computer eines Benutzers, teilweise auf dem Computer eines Benutzers, als ein eigenständiges Software-Paket, teilweise auf dem Computer eines Benutzers und teilweise auf einem fernen Computer oder nur auf dem fernen Computer oder Server ausgeführt werden. In dem zuletzt genannten Szenario kann der ferne Computer mit dem Computer des Benutzers durch jeden Netzwerktyp verbunden sein, darunter ein lokales Netzwerk (LAN) oder ein Weitverkehrsnetz (WAN), oder die Verbindung kann zu einem externen Computer (z.B. über das Internet unter Verwendung eines Internet-Dienstanbieters) hergestellt werden.
Die vorliegende Erfindung wird hier unter Bezugnahme auf Ablaufplan-Darstellungen und/oder Blockschaltbilder von Verfahren, Vorrichtungen (Systemen) und Computerprogrammprodukten gemäß Ausführungsformen der Erfindung beschrieben. Es ist klar, dass jeder Block der Ablaufplan-Darstellungen und/oder Blockschaltbilder und Kombinationen von Blöcken in den Ablaufplan-Darstellungen und/oder Blockschaltbildern durch Computerprogrammbefehle umgesetzt werden können. Diese Computerprogrammbefehle können einem Prozessor eines Universalcomputers, eines Spezialcomputers oder einer anderen programmierbaren Datenverarbeitungsvorrichtung bereitgestellt werden, um eine Maschine zu bilden, so dass Befehle, die über den Prozessor des Computers oder der anderen programmierbaren Datenverarbeitungsvorrichtung ausgeführt werden, Mittel zum Umsetzen der Funktionen/Wirkungen, die in dem Block oder den Blöcken des Ablaufplans und/oder Blockschaltbilds spezifiziert sind, erzeugen. Diese Computerprogrammbefehle können außerdem in einem computerlesbaren Medium gespeichert sein, das einen Computer oder eine andere programmierbare Datenverarbeitungsvorrichtung anweisen kann, in einer bestimmten Weise zu funktionieren, so dass die in dem computerlesbaren Medium gespeicherten Befehle einen Herstellungsgegenstand produzieren, der Befehlsmittel enthält, die die Funktion/Wirkung umsetzen, die in dem Block/den Blöcken des Ablaufplans und/oder Blockschaltbilds spezifiziert sind.
Die Computerprogrammbefehle können außerdem in einen Computer oder andere programmierbare Datenverarbeitungsvorrichtungen geladen werden, um eine Reihe von Operationsschritten zu bewirken, die auf dem Computer oder in der anderen programmierbaren Datenverarbeitungsvorrichtung ausgeführt werden sollen, um einen durch einen Computer umgesetzten Prozess zu erzeugen, so dass die Befehle, die auf dem Computer oder der anderen programmierbaren Vorrichtung ausgeführt werden, Prozesse zum Umsetzen der Funktionen/Wirkungen, die in dem Block oder Blöcken des Ablaufplans und/oder Blockschaltbilds spezifiziert sind, bereitstellen.
Die vorliegende Erfindung bezieht sich auf ein Verwenden von vor Ort programmierbaren Gate-Arrays (FPGAs) zum Simulieren des Betriebs integrierter Schaltungen. Ausführungsformen der Erfindung beziehen sich insbesondere auf ein Erzeugen von Taktsignalen oder Impulsen für einen Hardware-Beschleuniger, der sich auf einen zyklusgenauen FPGA mit reproduzierbarem Zyklus stützt, wobei das FPGA zu Modellieren einer integrierten Schaltung verwendet wird.
FPGAs werden häufig zum Simulieren digitaler Schaltungen verwendet. Der VHDL- oder Verilog-Code (oder ein anderer ähnlicher Code), der die digitale Logikschaltung beschreibt, kann für eine FPGA-Plattform synthetisiert und anschließend für eine sehr große Anzahl von Zyklen betrieben werden, um deren Verhalten zu beobachten. Große digitale Schaltungen sind üblicherweise viel größer als jene, die mit einem einzelnem FPGA simuliert werden können, und die Simulation einer großen digitalen Schaltung kann möglicherweise FPGAs im Bereich zwischen 10 und 100 FPGAs erforderlich machen. Des Weiteren kann die Simulation einer großen digitalen Schaltung verschiedene Typen von Operationen, z.B. Einzelschritt, Erzeuge Signalverlauf oder Modifiziere Registerwerte oder zum Ausführen einer, einiger oder aller anderen Operationen, die einer modernen Simulationsumgebung gemeinsam sind, erfordern.
Ein Simulator, der unter Verwendung einer großen Anzahl von FPGAs umgesetzt ist, erfordert üblicherweise, dass alle diese FPGAs so koordiniert werden, dass sich die unterschiedlichen Teile der zu prüfenden digitalen Schaltung im Gleichschritt befinden und im Gleichschritt bleiben, selbst wenn möglicherweise asynchrone Simulationsereignisse auftreten. Eine Abrufanforderung von einem FPGA muss sich beispielsweise bis zum Ende des aktuellen Zyklus bis zu allen FPGAs in dem Simulator verbreiten, so dass zyklusgenaue Informationen erhalten bleiben und in dem Simulator abgetastet (oder auf andere Weise) ausgelesen werden können. Das stellt eine Möglichkeit dar, wie Aussagen, Druckkommentare und Einzelschrittverarbeitung neben weiteren Funktionen in dem Simulator umgesetzt werden können.
Mehrere Schaltungen und Synchronisationsprotokolle können in einer FPGA-Simulator-Infrastruktur umgesetzt werden, die ein zyklusweises Synchronisieren einer großen Anzahl von FPGAs ermöglichen, Einzelschrittverarbeitung zulassen, ermöglichen, dass ein FPGA in dem System die Simulation am Ende des aktuellen Zyklus anhält, und/oder unabhängig davon, wie sie betrieben werden, eine Zyklusreproduzierbarkeit garantieren.
Die für die Synchronisation verwendeten Schaltungen können in die folgenden Kategorien klassifiziert werden: Anlaufschaltungen mit schnellem Takt, ununterbrochen betriebene Schaltungen und Schaltungen, die lediglich während einer Simulation betrieben werden. Anlaufschaltungen erzeugen einen globalen synchronen Zustand am Beginn der Simulation. Sie beinhalten globale Rücksetz-Synchronisation, globale Takt-Synchronisation, Aktualisierung der seriellen Verbindung und dergleichen. Ununterbrochen betriebene Schaltungen beginnen den Betrieb, nachdem die Anlaufschaltungen eine anfängliche Synchronisation beendet haben, und werden unabhängig davon, ob die Simulation abläuft, weiterhin betrieben. Diese Schaltungen beinhalten die eigentlichen seriellen Verbindungen, das Abtasten des Taktgeber-Quittungsbetriebs, das Verarbeiten von Simulationsbefehlen und dergleichen. Sie beinhalten alle funktionalen Taktgeber, die angehalten werden können, Simulationszähler und dergleichen.
In 1 enthält ein beispielhaftes System gemäß einer Ausführungsform der Erfindung eine Vielzahl von vor Ort programmierbaren Ziel-Gate-Arrays 102, die gemäß einer Verbindungstopologie untereinander verbunden sind und Teile eines Ziel-Systems sowie ein Steuermodul, das mit der Vielzahl von vor Ort programmierbaren Ziel-Gate-Arrays 102 verbunden ist, zuordnet. Bei einem nicht einschränkenden Beispiel enthält das Steuermodul einen Host-Steuercomputer 116, der Host-Steuersoftware ausführt, ein globales vor Ort programmierbares Steuer-Gate-Array 110, das mit dem Host-Steuercomputer verbunden ist, und wenigstens ein erstes lokales vor Ort programmierbares Gate-Array 114, das mit dem globalen vor Ort programmierbaren Steuer-Gate-Array und wenigstens einem ersten Teil der vor Ort programmierbaren Ziel-Gate-Arrays 1023 verbunden ist.
In einigen Fällen kann das System von 1 des Weiteren eine Gruppe von freilaufenden seriellen Punkt-zu-Punkt-Datenübertragungsverbindungen 112 enthalten. Die Gruppe von freilaufenden seriellen Punkt-zu-Punkt-Datenübertragungsverbindungen verbindet die Vielzahl von vor Ort programmierbaren Ziel-Gate-Arrays 102 gemäß der Verbindungstopologie. Bei einigen Ausführungsformen ahmt die Verbindungstopologie die des Ziel-Systems nach. Einige Ausführungsformen können wenigstens ein vor Ort programmierbares Router-Gate-Array 104 enthalten, das wenigstens einen Teil der vor Ort programmierbaren Ziel-Gate-Arrays 102 verbindet.
Das globale vor Ort programmierbare Steuer-Gate-Array 110 ist so eingerichtet, dass es die Simulation des Zielsystems unter der Steuerung der Host-Steuersoftware auslöst, anhält und im Einzelschrittbetrieb ausführt. Das wenigstens erste lokale vor Ort programmierbare Steuer-Gate-Array 114 ist so eingerichtet, dass es den wenigstens ersten Teil der Vielzahl von vor Ort programmierbaren Ziel-Gate-Arrays direkt steuert und System-Steuerbefehle von dem globalen vor Ort programmierbaren Steuer-Gate-Array und zu diesem weiterleitet.
Bei einigen Ausführungsformen können zwei oder mehrere lokale vor Ort programmierbare Steuer-Gate-Arrays 114 vorhanden sein, die mit dem globalen vor Ort programmierbaren Steuer-Gate-Array 110 verbunden sind, und jedes lokale vor Ort programmierbare Steuer-Gate-Array kann ein oder mehrere der vor Ort programmierbaren Ziel-Gate-Arrays 102 steuern. Bei einigen Ausführungsformen kann das lokale vor Ort programmierbare Steuer-Gate-Array 110 ferner so eingerichtet sein, dass es Dienst-Anforderungsereignisse von den lokalen vor Ort programmierbaren Steuer-Gate-Arrays empfängt und diese zusammenführt, und eine Simulation für Dienst- oder Fehlerberichtsereignisse anhält, die von der Vielzahl von vor Ort programmierbaren Ziel-Gate-Arrays ausgehen. Die lokalen vor Ort programmierbaren Steuer-Gate-Arrays können außerdem für eine direkte Steuerung von (einem oder mehreren) entsprechenden Teilen der Vielzahl von vor Ort programmierbaren Ziel-Gate-Arrays 102 zuständig sein. Bei einigen Ausführungsformen beinhaltet eine direkte Steuerung der entsprechenden Teile der Vielzahl von vor Ort programmierbaren Ziel-Gate-Arrays durch die lokalen vor Ort programmierbaren Steuer-Gate-Arrays ein Herunterladen einer Konfiguration des vor Ort programmierbaren Ziel-Gate-Array und ein Initialisieren des Speicherabbilds.
Zu zusätzlichen Elementen gehören ein symmetrisches Taktverteilungsnetzwerk 106, das so eingerichtet ist, dass es ein Referenz-Taktsignal 107 verteilt, und ein symmetrisches Rücksetz-Verteilungsnetzwerk 108, das mit dem Steuermodul verbunden ist und so eingerichtet ist, dass es ein Rücksetzsignal zu der Vielzahl von vor Ort programmierbaren Ziel-Gate-Arrays verteilt. Das Steuermodul und das symmetrische Rücksetz-Verteilungsnetzwerk sind gemeinsam so eingerichtet, dass sie eine Simulation des Zielsystems mit der Vielzahl von vor Ort programmierbaren Ziel-Gate-Arrays auslösen und steuern.
In den 1 und 2 befindet sich eine Vielzahl Lokaltakt-Steuerzustands-Maschinen 226 in den vor Ort programmierbaren Ziel-Gate-Arrays 102. Die Lokaltakt-Steuerzustands-Maschinen sind mit dem symmetrischen Taktverteilungsnetzwerk verbunden und erhalten von diesem das Referenz-Taktsignal. Die Vielzahl von Lokaltakt-Steuerzustands-Maschinen ist so eingerichtet, dass sie eine Gruppe von synchronisierten freilaufenden Taktgebern und Taktgebern 227, 229, die angehalten werden können erzeugen, um eine zyklusgenaue und zyklusreproduzierbare Ausführung der Simulation des Ziel-Systems aufrechterhalten.
Bei einer oder mehreren Ausführungsformen verteilt das symmetrische Taktverteilungsnetzwerk 106 das Referenz-Taktsignal 107 bei einem geringen Versatz. Das symmetrische Rücksetz-Verteilungsnetzwerk 108 verteilt das Rücksetzsignal bei einem geringen Versatz; wobei es sich bei dem Rücksetzsignal bei einer oder mehreren Ausführungsformen um ein pegelempfindliches Rücksetzsignal handelt. Der hier verwendete Ausdruck „geringer Versatz“ bezieht sich auf das Referenz-Taktsignal in der Weise, dass der gesamte Versatz des symmetrischen Rücksetz-Verteilungsnetzwerks 108 vom frühesten Eintreffen bis zu spätesten Eintreffen klein ist in Bezug auf die Zyklusdauer des Referenz-Taktsignals, deshalb kann garantiert werden, dass es überall faktisch in demselben Taktzyklus eintrifft.
Bei einigen Ausführungsformen handelt es sich bei dem Referenz-Taktsignal 107 um die höchste Taktfrequenz in der Vorrichtung; und bei anderen Ausführungsformen stellt das Referenz-Taktsignal 107 ein Referenzsignal zum Erzeugen einer höchsten Taktfrequenz in der Vorrichtung dar. In den letzteren Fällen enthält die Vielzahl von vor Ort programmierbaren Ziel-Gate-Arrays 102 des Weiteren eine Vielzahl von Phasenregelschleifen (phase-locked loops), die aus dem Referenzsignal die höchste Taktfrequenz erzeugen. Einige Ausführungsformen enthalten wenigstens eine externe Speichereinheit 224, auf die von der Vielzahl von vor Ort programmierbaren Ziel-Gate-Arrays 102 zugegriffen werden kann und die Testcode zum Ausführen der Simulation des Zielsystems enthält. Zusätzliche Einzelheiten über auf FPGA gestützte Hardware-Beschleunigern, die bei Ausführungsformen der Erfindung verwendet werden können, sind in der US-Patentanmeldung Nr. 12/941 834 „Method And Infrastructure For Cycle-Reproducible Simulation On Large Scale Digital Circuits On A Coordinated Set Of FPGAs“ beschrieben, die am 8. November 2010 eingereicht wurde und hier in ihrer Gesamtheit durch Bezugnahme eingeschlossen ist.
Bei einer Ausführungsform des Betriebs des Simulationssystems 100 werden Momentaufnahmen in regelmäßigen Intervallen gesammelt, um eine Periode zu identifizieren, von der ein Fehler stammt, und anschließend wird ein vollständigeres Signalmuster in der identifizierten Periode, in der der Fehler auftritt, über eine Simulationswiederholung bei einer feineren Granularität erhalten. Anstelle der Verwendung eines vollständigen Verlaufs der Simulation, was eine lange Zeit in Anspruch nimmt, kann beispielsweise eine Momentaufnahme jeweils nach einer vorgegebenen Anzahl von Zyklen (z.B. mehrere tausend) aufgenommen werden und die erste Momentaufnahme, bei der der Fehler auftritt, kann ermittelt werden. Ein vollständiger Verlauf kann (durch zyklusweise Momentaufnahmen) zwischen der letzten Momentaufnahme vor dem Beobachten des Fehlers und der ersten Momentaufnahme, bei der der Fehler bemerkt wird, ausgeführt werden.
Zum Erreichen dieser Simulation ist es wichtig, sowohl Zyklusgenauigkeit als auch Zyklusreproduzierbarkeit zu erzielen. Das stellt ein erhebliches Problem bei der Entwicklung von Hardware-Beschleunigern dar und schränkt ein, wie die Taktversorgung und das Zurücksetzen des Beschleunigungssystems umgesetzt werden.
Das Entwickeln einer Takterzeugungsschaltung und eines Verteilungsnetzwerks für einen FPGA-gestützten Hardware-Beschleuniger ist ein mehrdimensionales Problem. Die DUT, die dem FPGA-Beschleuniger zugeordnet werden soll, kann selbst mehrere Taktgeber aufweisen. Für eine Zyklusgenauigkeit müssen sämtliche DUT-Taktgeber untereinander das exakt gleiche Verhältnis in der zugeordneten Version des Entwurfs aufweisen, wie es auch bei der ASIC-Umsetzung der Fall wäre. Diese lineare Abwärtsskalierung ist erforderlich, um verschiedene Funktionen zu realisieren. Es seien C1, C2, C3, Cn die N Taktgeber, die in der DUT vorhanden sind. Bei Ausführungsformen der Erfindung verwendet der FPGA-Beschleuniger eine einzige Taktquelle, um sämtlich DUT-Taktsignale zu erzeugen. Wenn bei anderen Ausführungsformen der Erfindung der Beschleuniger mehrere Taktquellen verwendet, stammen diese Taktquellen von einem einzelnen Referenz-Taktgeber. Wenn diese Bedingung nicht eingehalten wird, können unterschiedliche Taktgeber unterschiedliche Anlaufphasen aufweisen. Diese Phasen-Mehrdeutigkeit bei DUT-Taktphasen beim Anlaufen verursacht einen Verlust der Zyklusreproduzierbarkeit. Um einen einzelnen Generatortakt zu erhalten, der sämtliche DUT-Taktgeber erzeugt, sollte der Generatortakt somit die folgende Formel erfüllen: $Cgc = das kleinste gemeinsame Vielfache von (C 1, C 2, C 3, Cn)$
Wobei Cgc einen hypothetischen Generatortakt für DUT- (ASIC-) Frequenzen darstellt. Zum Berechnen des entsprechenden Generatortakts für den FPGA-Hardware-Beschleuniger müssen zusätzliche Randbedingungen berücksichtigt werden.
Bei Ausführungsformen der Erfindung erfüllt eine DUT, die Bereiche asynchroner Taktgeber aufweist, ebenfalls die Gleichung (1). Selbst wenn C1, C2, Cn zueinander asynchron sind, kann eine einzelne Taktgeneratorfrequenz Cgc verwendet werden, um in dem Hardware-Beschleuniger alle Takte zu erzeugen. Das ist erforderlich, um eine Zyklusreproduzierbarkeit des Simulators aufrechtzuerhalten. Ein Fehlen dieser Eigenschaft kann es schwierig oder unmöglich machen, Fehler in der DUT konsistent zu reproduzieren, wenn sie in einem Hardware-Beschleuniger simuliert wird.
Wie oben festgestellt muss die DUT möglicherweise auf mehrere FPGAs aufgeteilt werden. Ein Hardware-Beschleuniger kann hunderte derartige FPGAs aufweisen, die miteinander verbunden sind. Infolge von Pin-Einschränkungen an dem FPGA werden bei Ausführungsformen der Erfindung Signale an dem sendenden FPGA gemultiplext und an dem empfangenden FPGA werden sie demultiplext. Um jede Abweichung von der Zyklusgenauigkeit zu vermeiden, kann der Multiplexer/Demultiplexer oder SerDes als eine Leitung zu der restlichen DUT-Logik erscheinen. Um das zu erreichen, wird der SerDes im Vergleich zu der DUT bei einer viel höheren Rate getaktet. Der Frequenzunterschied zwischen der SerDes-Leitungsrate und der DUT-Taktrate kann genutzt werden, um ein leitungsähnliches Verhalten zu erhalten.
Es sei C die Anzahl von Leitungen, die zum Übertragen von Signalen auf der gedruckten Leiterplatte (PCB) zwischen zwei FPGAs zur Verfügung stehen. Das wird gewöhnlich durch die Systemkosten und/oder die Einschränkung an der Anzahl von FPGA-E/A-Pins und Signalübertragungs-Ressourcen entschieden, die auf der gedruckten Leiterplatte zur Verfügung stehen. Es sei P die maximale Anzahl von Funktionssignalen, die zwischen den beiden FPGAs geleitet werden sollen. Somit ist das Worst-Case-Multiplex-Verhältnis M für ein homogenes System definiert als: $M = P / C$
Der Ausdruck homogen bezeichnet einen Multiplexer mit einem einzigen Multiplex-Verhältnis M, das im System überall verwendet wird. Ausführungsformen der Erfindung stellen Techniken zur Leistungsverbesserung dar, bei denen heterogene Systeme betrachtet werden.
Es sei Cw die maximale Taktfrequenz, bei der die C Leitungen auf der PCB betrieben werden können. Cw wird durch verschiedene Faktoren beschränkt wie z.B. die Qualität des Materials der gedruckten Leiterplatte, Sender/Empfänger-Aufbau, Packungsdichte, Übersprechen zwischen Leitungen, Zwischenzeichen-Störungen usw. Es sei L die Anzahl von Cw-Zyklen , die erforderlich sind, um das Signal zwischen den beiden FPGAs zu übertragen. Somit repräsentiert L die Latenzzeit der Verbindung und beinhaltet die Ausbreitungsdauer zwischen den beiden FPGAs, Ausbreitungsverzögerungen in Ausgabe-Treibern und Eingabe-Empfängern der beiden FPGAs und alle zusätzlichen Zyklen, um Taktphasenunterschiede zwischen zahlreichen FPGAs auszugleichen.
Durch die drei Variablen M, Cw und L, die oben beschrieben wurden, wird die maximale Taktfrequenz festgelegt, bei der die DUT in dem Beschleuniger betrieben werden kann. Diese soll mit Ca bezeichnet werden. $Ca < = Cw / (M + L)$
Gleichung (3) kann außerdem verwendet werden, um die Grundlage für ein zyklusgenaues Verhalten dieser Verbindungen zu bilden. Solange die Latenzzeit von Übertragung und Empfang kleiner ist als die Periode des DUT-Zyklus, wird die gesamte Verbindung wie eine Leitung zu der DUT erscheinen.
Bei Ausführungsformen der Erfindung werden lediglich natürliche Werte für die DUT-Taktfrequenz Ca verwendet, d.h., Ca gehört zu der Menge natürlicher Zahlen. Durch diese Bedingung wird die Gleichung 3 von einer linearen Funktion zu einer Treppenfunktion transformiert.
Für ein System, das ein homogenes Multiplex-Verhältnis M (aus Gleichung (2)) verwendet, muss der Datenaustausch über mehrere FPGAs innerhalb eines einzelnen Zyklus des Takts Ca (von Gleichung 3) abgeschlossen sein.
Es sei Cd die maximale Frequenz aller DUT-Taktgeber. $Cd = maximum (C 1, C 2, C 3, Cn)$
Aus den Gleichungen 1, 3 und 4 kann der Generatortakt für einen Hardware-Beschleuniger mit homogenem Multiplex-Verhältnis berechnet werden als: $Cga = Cgc * Ca / Cd$
Die Gleichungen 1 bis 5 vereinfachen die Berechnung und Umsetzung des Takterzeugungsnetzwerks, sie weisen jedoch die Einschränkung auf, dass das gesamte System auf der Grundlage des Worst-Case-Multiplex-Verhältnisses skaliert wird.
Um den oben genannten Einschränkungen Rechnung zu tragen, können die Signale, die FPGA-Grenzen überschreiten, gemäß ihrer Taktbereiche in mehrere Gruppen unterteilt werden, wobei für die SerDes-Verbindungen optimale Multiplex-Verhältnisse vorgesehen werden. Um das zu erreichen, wird die Gleichung (3) für jeden Taktbereich berechnet und gleichzeitig gelöst.
Die FPGA-gestützten Hardware-Beschleuniger benötigen Zugriff auf einen Speicher. Für den Speicher könnte der Speicher der DUT oder ein zusätzlicher Austest-Speicher in Frage kommen. Es wird der Fall betrachtet, bei dem ein DUT-Speicher einem Speicher zugeordnet wird, der in der Form von SRAM oder DRAM auf einer Leiterplatte eines FPGA-Hardware-Beschleunigers vorhanden ist. Dieser Speicher wird als Ziel-Speicher bezeichnet.
Bei der Zuordnung des DUT-Speichers zum Zielspeicher spielen mehrere Faktoren eine Rolle, die die Berechnung von Beschleuniger-Taktgebern beeinflussen. Zu diesen Faktoren gehören Zuordnen von mehreren Lese/Schreib-Anschlüssen im DUT-Speicher zu einem einzelnen Lese/Schreib-Anschluss des Zielspeichers, Berücksichtigen von Unterschieden der Datenbreite zwischen der DUT und dem Zielspeicher usw.
Wie bei SerDes-Verbindungen muss auch der Zielspeicher übergetaktet (hyper clocked) werden, um eine Zyklusgenauigkeit zwischen der DUT und den Zielspeicher-Modellen aufrechtzuerhalten. Zum Ableiten der Frequenzbeziehung zwischen einem übergetakteten (hyper clocked) Zielspeicher und der DUT-Taktfrequenz sei Cm die maximale Taktfrequenz, bei der der Zielspeicher betrieben werden kann. Der DUT-Speicher, der zugeordnet werden soll, soll Nd Lese- oder Schreibanschlüsse aufweisen, unabhängig davon, welcher Wert größer ist. $Nd > = 1$
Es sei angenommen, dass Zielspeicher einen einzelnen Lese/Schreibanschluss aufweisen und dass die Datenbreite des DUT-Speichers Wd und die des Zielspeichers Wt ist. $Wd > = Wt$
Es sei At soll die Worst-Case-Anzahl von Zyklen sein, die für den Takt Cm benötigt werden, um einen Lese- oder Schreibvorgang an dem Zielspeicher auszuführen.
Zum Aufrechterhalten der Zyklusgenauigkeit müssen der DUT-Takt Ca' und der Zielspeicher-Takt die folgende Gleichung erfüllen: $Ca' < = Cm / ((Wd / Wt) * (At + Nd))$
Es wird angemerkt, dass Ca' aus Gleichung 8 dieselbe Frequenz darstellen könnte wie Ca aus Gleichung 3, und deshalb sollten diese Gleichungen gleichzeitig gelöst werden, um eine optimale Lösung zu erhalten. Die möglichen Lösungen für Gleichung 8 müssen ebenfalls in der Menge der natürlichen Zahlen liegen.
Nachdem alle Taktfrequenzen berechnet wurden, besteht das nächste Problem darin, die Takt-Erzeugungs- und Verteilungsmechanismen zu entwerfen. In einem Beschleuniger könnten möglicherweise hunderte FPGAs vorhanden sein, die miteinander verbunden sind. Das führt zu zwei unterschiedlichen Szenarien:

1. Zentralisierte Taktgeneratorschaltung in einem FPGA, die alle Taktsignale zu den restlichen FPGAs in dem System verteilt. Diese Technik hat komplexe Mehrfachtaktverteilungsnetzwerke zur Folge.
2. Verteilen eines einzelnen Referenztakts Cga zu allen FPGAs in dem System und lokales Nachbilden der Takterzeugungsschaltung in jedem FPGA.

Bei Ausführungsformen der Erfindung kommt der zweite Ansatz zur Verwendung, da er ein Verteilen eines einzigen Takts in dem System erfordert.
Bei den meisten handelsüblichen FPGAs werden zum Erzeugen von Takten Phasenregelkreise (PLLs) bereitgestellt. Wenn der PLL zum Erzeugen aller Taktsignale verwendet wird, stellt das Verteilen dieser Signale mit FPGA und das Ausführen einer Mehrfrequenz-Zeitablaufanalyse trotzdem ein komplexes Problem dar. Bei Ausführungsformen der Erfindung werden Vorschläge einer zweiteiligen Lösung verwendet:

1. Verwenden des PLL von jedem FPGA zum Verringern von Jitter in dem Generatortaktsignal Cga und zum Erzeugen aller Hyper-Takte, die erforderlich sind, um dem Multiplexer/Demultiplexer sowie den Speicher des FPGA zu betreiben.
2. Die reine Version des durch den PLL erzeugten Signals Cga kann dann verwendet werden, um alle DUT-Takte unter Verwendung von Phasenhalteschemas zu erzeugen, wobei sich die Phasenhalteschemas auf das Austasten der Impulse vom Generatortakt beziehen, um einen DUT-Takt mit niedrigerer Frequenz zu erhalten.

3 veranschaulicht die Takterzeugung in einem FPGA. Die Verwendung des Phasenhalteschemas löst mehrere Probleme. Sie macht erstens die Zeitablaufanalyse einfacher und schneller. Zweitens kann das Austastsignal zum Halten der Taktphase außerdem mit einem Signal verknüpft werden, das ein Beginnen und Anhalten von DUT-Takten ermöglicht.
Wie in Gleichung (1) und Gleichung (5) veranschaulicht handelt es sich bei den Generatortaktfrequenzen um kleinste gemeinsame Vielfache der DUT-Taktfrequenzen. Deswegen kann das Austastsignal, das zum Phasenhalten benötigt wird, durch einfaches Teilen des Generatortakts erhalten werden.
3 zeigt im Einzelnen den PLL 302, den Taktteiler 304 und die Ausgabepuffer 306, 310. Der PLL empfängt zwei Eingaben, das Referenztaktsignal Cga und ein Rückführsignal. Der PLL gibt drei Taktsignale aus. Zwei dieser Ausgabesignale werden an den SerDes und dem Speicher zugeführt, und das dritte Ausgabesignal wird an dem Taktteiler 304 zugeführt.
Der Taktteiler empfängt die Ausgabe vom PLL 302 und erzeugt die gewünschten Austastsignale C1, C2, ..., CN. Jeder Ausgabepuffer 306, 310 empfängt das Taktsignal vom PLL 302 und ein zugehöriges Austastsignal vom Taktteiler. Jeder Ausgabepuffer 306, 310 gibt ein Taktsignal aus, wobei die zeitliche Steuerung dieses Ausgangssignals durch das Austastsignal erfolgt, das dem Ausgabepuffer vom Taktteiler 304 zugeführt wird. Einer der PLL-Ausgänge wird außerdem über den Puffer 312 zum PLL zurückgeführt, um den Zeitablauf der PLL-Ausgaben zu steuern.
4 veranschaulicht den zeitlichen Verlauf der Signale Cga, Gate C1 und C2. Gate C1 hat eine Frequenz, die halb so groß wie die Frequenz von Cga ist. Jeder Impuls von Gate C1 wird verwendet, um ein Taktsignal vom Puffer C1 auszugeben, so dass die Frequenz des Puffers C1 dieselbe ist wie die Frequenz des Signals Gate C1.
Alle PLLs in unterschiedlichen FPGAs können zu unterschiedlichen Zeitpunkten einrasten. Außerdem kann der Einrastzeitpunkt eines einzelnen PLL in einem FPGA über mehrere Leistungszyklen nicht vorhergesagt werden. Diese beiden Zeitablauf-Unsicherheiten bewirken den Verlust an Zyklusreproduzierbarkeit des Hardware-Beschleunigers. Um eine Zyklusreproduzierbarkeit aufrechtzuerhalten werden bei Ausführungsformen der Erfindung Zeitsteuerereignisse getrennt:

1. Nach einem Leistungszyklus, Warten bis alle PLLs einrasten.
2. Ausgeben eines systemweiten Rücksetzsignals, das über ein Netzwerk mit geringem Versatz verteilt wird. Dieses Rücksetzsignal markiert das Ende der PLL-Verriegelungsphase und den Beginn des Verbindungstrainings sowie der Speicher-Trainingsphase.
3. Abwarten während einer festen Zeitdauer und Lesen der Zustände von Verbindungen und Speicher.
4. Ausgeben eines systemweiten Startsignals von DUT-Operationen.

Zusätzliche Einzelheiten, die bei Ausführungsformen der Erfindung verwendet werden können, um Zyklusgenauigkeit und Zyklusreproduzierbarkeit aufrechtzuerhalten, werden in der gleichzeitig anhängigen Anmeldung Nr. (Attorney Docket YOR920120158US1) „Cycle Accurate And Cycle Reproducible Memory For An FPGA Based Hardware Accelerator“ beschrieben, die hiermit eingereicht wurde und hier in ihrer Gesamtheit durch Bezugnahme eingeschlossen ist.
Somit wird das Problem der Unsicherheit in Bezug auf das Beenden bestimmter Ereignisse gelöst, indem diese Ereignisse auf feste Zeitintervalle beschränkt werden. Des Weiteren wird die Eigenschaft der Zyklusreproduzierbarkeit zu Operationen verlagert, die die DUT betreffen. Sämtliche Infrastruktur-Ereignisse wie Verbindungstraining, Speicherschnittstellentraining werden in separaten festen Zeitintervallen abgewickelt, die beendet werden, bevor der erste DUT-Taktzyklus ausgegeben wird.
5 zeigt den Blockschaltplan des Hardware-Beschleunigers 500 gemäß einer Ausführungsform der Erfindung. Dieser Beschleuniger enthält einen Quarz 502 zum Liefern des Generatortakts, einen Taktverteilungschip 504, der den Generatortakt über symmetrische Takt-Baumstrukturen mehreren FPGAs 506 zuführt. Der Beschleuniger 500 enthält außerdem ein Steuer-FPGA 510, das die oben beschriebenen diskreten Zeitablaufereignisse erzeugt.
Eine Verwendung eines Taktteilers zum Erzeugen der DUT-Takte (C1, C2, C3, Cn) aus dem Generatortakt (CGa) hat einen weiteren Vorteil - der Zustand des Teilers ist stets bekannt. Bei Ausführungsformen der Erfindung werden diese Zustandsinformationen verwendet, um die DUT-Taktgeber zu starten und anzuhalten. Um Funktionen wie Einfügen eines Haltepunkts und Einzelschrittverarbeitung zu unterstützen, werden die Taktgeber an einem beliebigen DUT-Zyklus angehalten und nach einer beliebigen abgelaufenen Zeitdauer in demselben Zustand der DUT, in dem die Takte angehalten wurden, neu gestartet. Um das zu erreichen, wird bei diesen Ausführungsformen der Erfindung ein DUT-Zykluszähler verwendet. Dieser Zähler kann unter Verwendung des Takts mit der höchsten Frequenz in der DUT getaktet werden. Der Zähler wird nur dann betrieben, wenn die DUT-Taktgeber laufen. Dieser Zähler ist in der Steuer-FPGA sowie in jedem FPGA des Systems vorhanden.
Zum Umsetzen einer Funktion des Einfügens eines Haltepunkts, eine Funktion, die auch in herkömmlichen Software-Simulatoren vorhanden ist, wird der Haltepunktwert in dem Steuer-FPGA eingestellt, und ein Startsignal wird an alle FPGAs gesendet. Das Steuer-FPGA kann dann das Fortschreiten eines Zählerwerts überwachen, bis er den Haltepunkt erreicht. Nachdem der Zählerwert den Haltepunkt erreicht hat, sendet das Steuer-FPGA ein Signal zum Anhalten der DUT-Taktgeber. Das Steuer-FPGA zeichnet außerdem den Zustand des Taktteilers auf.
In Ausführungsformen der Erfindung muss dieser Taktteiler stets freilaufend sein, um eine feste Phasenbeziehung zwischen den freilaufenden Hyper-Taktgebern und den DUT-Taktgebern, die angehalten werden können, sicherzustellen. Die Hyper-Takte sollten freilaufend sein, um jedes Mal, wenn die DUT-Taktgeber angehalten werden, ein erneutes Training der Verbindungs- und Speicherschnittstelle zu verhindern. Nach dem Erreichen des Haltepunkts kann der Benutzer die Taktgeber bei Bedarf neu starten. Das Steuer-FPGA wartet, bis der Taktteiler denselben Zustand erreicht wie zu dem Zeitpunkt, als die DUT-Takte angehalten wurden, und nachdem dieser Zustand erreicht wurde, werden die DUT-Taktgeber neu gestartet. Dadurch werden Funktionen ermöglicht wie z.B. Schrittverarbeitung und Haltepunkteinsetzung, ohne dass Zyklusgenauigkeit oder Zyklusreproduzierbarkeit verloren geht. Während der Zeit, in der DUT-Takte angehalten sind, kann der vollständige Zustand der DUT für ein weiteres Austesten extrahiert werden.

Claims

Verfahren zum Erzeugen von Taktsignalen für einen zyklusgenauen FPGA-gestützten Hardware-Beschleuniger, der zum Simulieren von Operationen einer zu prüfenden Einheit (DUT) verwendet wird, wobei die DUT mehrere Einheiten-Taktgeber enthält, die mehrere Einheiten-Taktsignale zum Betrieb der DUT bei mehreren Einheiten-Frequenzen erzeugen, wobei diese mehreren Einheiten-Frequenzen ein definiertes Frequenzverhältnis aufweisen, wobei das Verfahren aufweist: Zuordnen der Operationen der DUT zu dem FPGA-gestützten Hardware-Beschleuniger, wobei der auf FPGA gestützte Hardware-Beschleuniger mehrere Beschleuniger-Taktgeber enthält, die mehrere Beschleuniger-Taktsignale zum Betreiben des FPGA-gestützten Hardware-Beschleunigers erzeugen, um die Operationen der DUT zu simulieren; und Erzeugen von Beschleuniger-Taktsignalen des FPGA-gestützten Hardware-Beschleunigers bei mehreren Beschleuniger-Frequenzen, wobei diese mehreren Beschleuniger-Frequenzen das definierte Frequenzverhältnis der Frequenzen der mehreren Einheiten-Taktgeber aufweisen, um eine Zyklusgenauigkeit zwischen der DUT und dem FPGA-gestützten Hardware-Beschleuniger aufrechtzuerhalten.
Verfahren nach Anspruch 1, wobei: es sich bei den Beschleuniger-Taktgebern um freilaufende Taktgeber handelt; es sich bei den Einheiten-Taktgebern um Taktgeber handelt, die angehalten werden können; und die freilaufenden Taktgeber mit den Taktgebern, die angehalten werden können, phasenverriegelt sind.
Verfahren nach Anspruch 1, wobei: das Zuordnen der Operationen der DUT zu dem FPGA-gestützten Hardware-Beschleuniger ein Ausführen definierter synchroner Ereignisse und definierter asynchroner Ereignisse an dem FPGA beinhaltet; und alle der definierten asynchronen Ereignisse, die an dem FPGA ausgeführt werden, in festen Zeitintervallen auftreten, um eine Zyklusreproduzierbarkeit des FPGA-gestützten Hardware-Beschleunigers aufrecht zu erhalten.
Verfahren nach Anspruch 1, das ferner aufweist: Verwenden einer einzigen Taktquelle in dem FPGA-gestützten Hardware-Beschleuniger, um alle der mehreren Einheiten-Taktsignale zu erzeugen; und Verwenden des FPGA-gestützten Hardware-Beschleunigers zum Steuern der Frequenzen der mehreren Einheiten-Taktsignale.
Verfahren nach Anspruch 1, das ferner aufweist: Anhalten und Neustarten der Einheiten-Taktgeber an festgelegten Zeitpunkten; und wobei: die Einheiten-Taktgeber Anlaufphasen aufweisen, wenn die Einheiten-Taktgeber neu gestartet werden; die Anlaufphasen aller Einheiten-Taktgeber gleich sind, um eine Zyklusreproduzierbarkeit in der DUT bereitzustellen; die mehreren Frequenzen der Einheiten-Taktgeber eine Frequenz des kleinsten gemeinsamen Vielfachen aufweisen; und das Verfahren ferner aufweist: Verwenden eines einzigen Generator-Taktgebers zum Erzeugen eines Generator-Taktsignals bei der Frequenz des kleinsten gemeinsamen Vielfachen; und Erzeugen aller der mehreren Einheiten-Taktsignale aus dem Generator-Taktsignal.
Verfahren nach Anspruch 1, wobei: der FPGA-Hardware-Beschleuniger viele FPGAs aufweist; ein erstes der FPGAs Funktionssignale zu einem zweiten der FPGAs über eine Vielzahl von Leitungen sendet; C gleich der Anzahl von der Vielzahl von Leitungen ist; Cw eine definierte maximale Frequenz eines definierten Taktzyklus ist, bei der die Leitungen C betrieben werden können, um die Funktionssignale von dem ersten FPGA zu dem zweiten FPGA zu senden; P eine definierte maximale Anzahl der Funktionssignale ist, die von dem ersten FPGA zu dem zweiten FPGA übertragen werden; wobei M ein Multiplex-Verhältnis ist mit M = P/C; L die Anzahl der definierten Taktzyklen ist, die für die Funktionssignale erforderlich sind, damit sie von dem ersten FPGA zu dem zweiten FPGA übertragen werden; und das Verfahren ferner das Betreiben der DUT bei einer Frequenz beinhaltet, die kleiner als eine definierte maximale Einheitenfrequenz Ca oder gleich dieser ist, wobei gilt: Ca ist kleiner als oder gleich Cw/(M+L).
Verfahren nach Anspruch 6, wobei: die DUT einen DUT-Speicher enthält, der einen oder mehrere Lese-Anschlüsse und einen oder mehrere Schreib-Anschlüsse aufweist Nd auf den größeren Wert von der Anzahl der Lese-Anschlüsse und der Anzahl der Schreib-Anschlüsse des DUT-Speichers eingestellt wird; die DUT eine Datenbreite Wd aufweist und der auf FPGA-Hardware gestützte Beschleuniger eine Datenbreite Wt aufweist; der auf FPGA gestützte Hardwarebeschleuniger einen oder mehrere Zielspeicher aufweist; At eine vorgegebene Zahl ist, die die Anzahl der definierten Taktzyklen darstellt, die zum Ausführen einer Lese- oder Schreiboperation in den einen oder mehreren Zielspeichern des auf FPGA gestützten Hardwarebeschleunigers in Anspruch genommen werden; eine DUT-Taktfrequenz Ca' und eine Taktfrequenz Cm des Zielspeichers die folgende Gleichung erfüllen: Ca' ist kleiner als oder gleich Cm/((Wd/Wt)(At + Nd); und das Verfahren des Weiteren das gleichzeitige Lösen der folgenden Gleichungen beinhaltet: Ca' ist kleiner als oder der gleich Cm/((Wd/Wt)(At + Nd), und Ca ist kleiner als oder der gleich Cw/(M + L).
Verfahren nach Anspruch 1, wobei: der FPGA-Hardware-Beschleuniger eine Vielzahl von FPGAs enthält; jedes der FPGAs einem Zielspeicher zugehörig ist und eine Taktgeneratorschaltung zum Erzeugen eines FPGA-Taktsignals enthält; das Verfahren des Weiteren das Betreiben der DUT in definierten Zyklen bei einer definierten Frequenz beinhaltet; das Zuordnen von Operationen der DUT zu dem auf FPGA gestützten Hardware-Beschleuniger ein Verwenden der FPGA-Taktsignale zum Betreiben der Speicher beinhaltet, die der Vielzahl von FPGAs zugehörig sind; und das Erzeugen der Beschleuniger-Taktsignale ein Verwenden der Taktgeneratorschaltungen der Vielzahl von FPGAs zum Erzeugen der FPGA-Taktsignale bei einer Taktfrequenz beinhaltet, die größer ist als die definierte Frequenz, um die Speicher, die der Vielzahl von FPGAs zugehörig sind, bei einer Speicherbetriebsfrequenz zu betreiben, die größer ist als die definierte Frequenz.
Verfahren nach Anspruch 8, wobei jedes aus der Vielzahl von FPGAs eine Vielzahl von Ausgabepuffern zum Empfangen der FPGA-Taktsignale von den Taktgeneratoren von jedem FPGA und zum Erzeugen von Ausgabe-Taktsignalen bei unterschiedlichen Frequenzen enthält.
Verfahren nach Anspruch 9, wobei: jedes aus der Vielzahl von FPGAs des Weiteren einen Taktteiler zum Empfangen des FPGA-Taktsignals von dem Taktgenerator des jeweiligen FPGA, zum Erzeugen einer Vielzahl von Austastsignalen und zum Anwenden eines entsprechenden Austastsignals von den Austastsignalen auf jeden der Ausgabepuffer des jeweiligen FPGA enthält, um die Frequenz des Ausgabe-Taktsignals zu steuern, das durch jeden der Ausgabepuffer erzeugt wird; ein erster Ausgabepuffer jedes FPGA ein erstes Austastsignal von dem Taktteiler des jeweiligen FPGA empfängt und das erste Austastsignal zum Erzeugen des Ausgabe-Taktsignals des ersten Ausgabepuffers bei einer ersten Frequenz verwendet; und ein zweiter Ausgabepuffer jedes FPGA ein zweites Austastsignal von dem Taktteiler des jeweiligen FPGA empfängt und das zweite Austastsignal zum Erzeugen des Ausgabe-Taktsignals des zweiten Ausgabepuffers bei einer zweiten Frequenz verwendet.
Takterzeugungssystem zum Erzeugen von Taktsignalen für einen zyklusgenauen auf FPGA gestützten Hardware-Beschleuniger, der verwendet wird zum Simulieren von Operationen einer zu prüfenden Einheit (DUT), wobei die DUT mehrere Einheiten-Taktgeber enthält, die mehrere Einheiten-Taktsignale zum Betrieb der DUT bei mehreren Einheiten-Frequenzen erzeugen, wobei die mehreren Einheiten-Frequenzen ein definiertes Frequenzverhältnis aufweisen, und wobei die Operationen der DUT dem auf FPGA gestützten Hardware-Beschleuniger zugeordnet werden, wobei das Takterzeugungssystem beinhaltet: mehrere Beschleuniger-Taktgeber zum Erzeugen mehrerer Beschleuniger-Taktsignale zum Betreiben des auf FPGA gestützten Hardware-Beschleunigers, um die Operationen der DUT zu simulieren; und eine oder mehrere Takt-Steuereinheiten zum Betreiben der Beschleuniger-Taktgeber des FPGA gestützten Hardware-Beschleunigers zum Erzeugen der Beschleuniger-Taktsignale bei mehreren Beschleuniger-Frequenzen, wobei die mehreren Beschleuniger-Frequenzen das definierte Frequenzverhältnis der Frequenzen der mehreren Einheiten-Taktgeber aufweisen, um eine Zyklusgenauigkeit zwischen der DUT und dem auf FPGA gestützten Hardware-Beschleuniger aufrechtzuerhalten.
System nach Anspruch 11, wobei: es sich bei den Beschleuniger-Taktgebern um freilaufende Taktgeber handelt; es sich bei den Einheiten-Taktgebern um Taktgeber handelt, die angehalten werden können; und die freilaufenden Taktgeber mit den Taktgebern, die angehalten werden können, phasenverriegelt sind.
System nach Anspruch 11, wobei: definierte synchrone Ereignisse und definierte asynchrone Ereignisse in den FPGA ausgeführt werden; und alle definierten asynchronen Ereignisse, die in dem FPGA ausgeführt werden, in festen Zeitintervallen auftreten, um eine Zyklusreproduzierbarkeit des auf FPGA gestützten Hardware-Beschleunigers aufrechtzuerhalten.
Takterzeugungssystem nach Anspruch 11, wobei sich die mehreren Beschleuniger-Taktgeber und die Taktgeber-Steuereinheiten in dem auf FPGA gestützten Hardware-Beschleuniger befinden.
Takterzeugungssystem nach Anspruch 11, wobei: der FPGA-Hardware-Beschleuniger eine Vielzahl von FPGAs enthält; jedes der FPGAs einem Zielspeicher zugehörig ist und eine Takterzeugungsschaltung zum Erzeugen eines FPGA-Taktsignals enthält; die DUT in definierten Zyklen bei einer definierten Frequenz betrieben wird die Beschleuniger-Taktgeber die Speicher betreiben, die der Vielzahl von FPGAs zugehörig sind; ein oder mehrere Takt-Steuereinheiten die Taktgeneratorschaltungen der Vielzahl von FPGAs verwenden, um die FPGA-Taktsignale bei einer TaktFrequenz zu erzeugen, die größer ist als die definierte Frequenz, um die Speicher, die der Vielzahl von FPGAs zugehörig sind, bei einer Speicherbetriebsfrequenz zu betreiben, die größer als die definierte Frequenz ist; und jedes aus der Vielzahl von FPGAs eine Vielzahl von Ausgabepuffern zum Empfangen des FPGA-Taktsignals von den Taktgeneratoren des jeweiligen FPGA und zum Erzeugen von Ausgabe-Taktsignalen bei unterschiedlichen Frequenzen enthält.
Herstellungsgegenstand, der aufweist: wenigstens ein materielles computerlesbares Medium, das eine computerlesbare Programmcodelogik aufweist, die darin materiell verkörpert ist, um Taktsignale für einen zyklusgenauen FPGA-gestützten Hardware-Beschleuniger zu erzeugen, der zum Simulieren von Operationen einer zu prüfenden Einheit (DUT) verwendet wird, wobei die DUT mehrere Einheiten-Taktgeber enthält, die mehrere Einheiten-Taktsignale zum Betrieb der DUT bei mehreren Einheiten-Frequenzen erzeugen, wobei die mehreren Einheiten-Frequenzen ein definiertes Frequenzverhältnis aufweisen, wobei die computerlesbare Programmcodelogik beim Ablaufen ausführt: Zuordnen von den Operationen der DUT zu dem FPGA-gestützten Hardware-Beschleuniger, wobei der auf FPGA gestützte Hardware-Beschleuniger mehrere Beschleuniger-Taktgeber enthält, die mehrere Beschleuniger-Taktsignale zum Betreiben des FPGA-gestützten Hardware-Beschleunigers erzeugen, um die Operationen der DUT zu simulieren; und Erzeugen der Beschleuniger-Taktsignale des FPGA-gestützten Hardware-Beschleunigers bei mehreren Beschleuniger-Frequenzen, wobei die mehreren Beschleuniger-Frequenzen das definierte Frequenzverhältnis der Frequenzen der mehreren Einheiten-Taktgeber aufweisen, um eine Zyklusgenauigkeit zwischen der DUT und dem FPGA-gestützten Hardware-Beschleuniger aufrechtzuerhalten.
Herstellungsgegenstand nach Anspruch 16, wobei es sich bei den Beschleuniger-Taktgebern um freilaufende Taktgeber handelt; es sich bei den Einheiten-Taktgebern um Taktgeber handelt, die angehalten werden können; die freilaufenden Taktgeber mit den Taktgebern, die angehalten werden können, phasenverriegelt sind; das Zuordnen von den Operationen der DUT zu dem FPGA-gestützten Hardware-Beschleuniger ein Ausführen von definierten synchronen Ereignissen und definierten asynchronen Ereignissen in dem FPGA beinhalten; und alle definierten asynchronen Ereignisse, die in dem FPGA ausgeführt werden, in festen Zeitintervallen auftreten, um eine Zyklusreproduzierbarkeit des auf FPGA gestützten Hardware-Beschleunigers aufrechtzuerhalten.
Herstellungsgegenstand nach Anspruch 16, wobei die computerlesbare Programmcodelogik beim Ablaufen des Weiteren ausführt: Neustarten der Einheiten-Taktgeber an spezifizierten Zeitpunkten, und wobei: die Einheiten-Taktgeber Anlaufphasen aufweisen, wenn die Einheiten-Taktgeber neu gestartet werden; und die Anlaufphasen aller Einheiten-Taktgeber gleich sind, um eine Zyklusreproduzierbarkeit in der DUT bereitzustellen.
Herstellungsgegenstand nach Anspruch 16, wobei: der FPGA-Hardware-Beschleuniger viele FPGAs aufweist; ein erstes FPGA Funktionssignale zu einem zweiten FPGA über eine Vielzahl von Leitungen überträgt; C gleich der Anzahl von der Vielzahl von Leitungen ist; Cw eine definierte maximale Übertragungsfrequenz eines definierten Signalübertragungszyklus ist, bei der die C Leitungen betrieben werden können, um die Funktionssignale von dem ersten FPGA zu dem zweiten FPGA zu übertragen; P eine definierte maximale Anzahl der Funktionssignale ist, die von dem ersten FPGA zu dem zweiten FPGA übertragen werden; wobei M ein Multiplex-Verhältnis ist mit M = P/C; L die Anzahl der definierten Zyklen ist, die erforderlich sind, damit die Funktionssignale von dem ersten FPGA zu dem zweiten FPGA übertragen werden; und die computerlesbare Programmcodelogik beim Ablaufen des Weiteren ausführt: Betreiben der DUT bei einer Frequenz, die kleiner als eine definierte maximale Einheiten-Frequenz Ca oder gleich dieser ist, wobei gilt: Ca ist kleiner als oder gleich Cw/(M+L) und wobei: jedes der FPGAs einem Zielspeicher zugehörig ist und eine Taktgeneratorschaltung zum Erzeugen eines FPGA-Taktsignals enthält; die DUT in definierten DUT-Zyklen bei einer definierten DUT-Frequenz betrieben wird; das Zuordnen von den Operationen der DUT zu dem FPGA-gestützten Hardware-Beschleuniger beinhaltet das Verwenden der FPGA-Taktsignale zum Betreiben der Speicher, die der Vielzahl von FPGAs zugehörig sind; und das Erzeugen der Beschleuniger-Taktsignale beinhaltet ein Verwenden der Taktgeneratorschaltungen der Vielzahl von FPGAs zum Erzeugen der FPGA-Taktsignale bei einer Taktfrequenz, die größer ist als die definierte DUT-Frequenz, um die Speicher, die der Vielzahl von FPFAs zugehörig sind, bei einer Speicherbetriebsfrequenz zu betreiben, die größer ist als die definierte DUT-Frequenz.
Verfahren zum Verwenden eines Hardware-Beschleunigers auf der Grundlage eines vor Ort programmierbaren Gate-Array (FPGA) zum Simulieren von Operationen einer zu prüfenden Einheit (device-under-test, DUT), wobei die DUT mehrere Einheiten-Taktgeber enthält, die mehrere Einheiten-Taktsignale zum Betrieb der DUT bei mehreren Einheiten-Frequenzen erzeugen, wobei die mehreren Einheiten-Frequenzen ein definiertes Frequenzverhältnis aufweisen, wobei das Verfahren aufweist: Zuordnen von den Operationen der DUT zu dem FPGA-gestützten Hardware-Beschleuniger, wobei der FPGA-gestützte Hardware-Beschleuniger mehrere Beschleuniger-Taktgeber enthält, die mehrere Beschleuniger-Taktsignale zum Betreiben des FPGA-gestützten Hardware-Beschleunigers erzeugen, um die Operationen der DUT zu simulieren; Erzeugen der Beschleuniger-Taktsignale des FPGA-gestützten Hardware-Beschleunigers bei mehreren Beschleuniger-Frequenzen, wobei die mehreren Beschleuniger-Frequenzen das definierte Frequenzverhältnis der Frequenzen der mehreren Einheiten-Taktgeber aufweisen, um eine Zyklusgenauigkeit zwischen der DUT und dem FPGA-gestützten Hardware-Beschleuniger aufrechtzuerhalten; und Verwenden des FPGA-gestützten Hardware-Beschleunigers zum Steuern der Frequenzen der mehreren Einheiten-Taktgeber.
Verfahren nach Anspruch 20, wobei: es sich bei den Beschleuniger-Taktgebern um freilaufende Taktgeber handelt; es sich bei den Einheiten-Taktgebern um Taktgeber handelt, die angehalten werden können; und die freilaufenden Taktgeber mit den Taktgebern, die angehalten werden können, phasenverriegelt sind.
Verfahren nach Anspruch 20, wobei das Zuordnen von den Operationen der DUT zu dem FPGA-gestützten Hardware-Beschleuniger ein Ausführen von definierten synchronen Ereignissen und definierten asynchronen Ereignissen in dem FPGA beinhaltet; und alle definierten asynchronen Ereignisse, die in dem FPGA ausgeführt werden, in festen Zeitintervallen auftreten, um eine Zyklusreproduzierbarkeit des FPGA-gestützten Hardware-Beschleunigers aufrechtzuerhalten.
Zyklusgenauer FPGA-gestützter Hardware-Beschleuniger zum Simulieren von Operationen einer zu prüfenden Einheit (DUT), wobei die DUT mehrere Einheiten-Taktgeber enthält, die mehrere Einheiten-Taktsignale zum Betrieb der DUT bei mehreren Einheiten-Taktfrequenzen erzeugen, wobei die mehreren Einheiten-Taktfrequenzen ein definiertes Frequenzverhältnis aufweisen, wobei der FPGA-gestützte Hardware-Beschleuniger aufweist: eine Vielzahl von FPGAs, wobei jedes FPGA einem Zielspeicher zugehörig ist; mehrere Beschleuniger-Taktgeber in den FPGAs zum Erzeugen mehrerer Beschleuniger-Taktsignale zum Betreiben der Vielzahl von FPGAs, um die Operationen der DUT zu simulieren; und ein oder mehrere Takt-Steuereinheiten zum Betreiben der Beschleuniger-Taktgeber zum Erzeugen der Beschleuniger-Taktsignale des FPGA-gestützten Hardware-Beschleunigers bei mehreren Beschleuniger-Taktfrequenzen, wobei die mehreren Beschleuniger-Taktfrequenzen das definierte Frequenzverhältnis der Frequenzen der mehreren Einheiten-Taktgeber aufweisen, um eine Zyklusgenauigkeit zwischen der DUT und dem FPGA-gestützten Hardware-Beschleuniger aufrechtzuerhalten.
FPGA-gestützter Hardware-Beschleuniger nach Anspruch 23, wobei: es sich bei den Beschleuniger-Taktgebern um freilaufende Taktgeber handelt; es sich bei den Einheiten-Taktgebern um Taktgeber handelt, die angehalten werden können; die freilaufenden Taktgeber mit den Taktgebern, die angehalten werden können, phasenverriegelt sind; definierte synchrone Ereignisse und definierte asynchrone Ereignisse in den FPGA ausgeführt werden; und alle definierten asynchronen Ereignisse, die in dem FPGA ausgeführt werden, in festen Zeitintervallen auftreten, um eine Zyklusreproduzierbarkeit des FPGA-gestützten Hardware-Beschleunigers aufrechtzuerhalten.
FPGA-gestützter Hardware-Beschleuniger nach Anspruch 23, wobei: die Einheiten-Taktgeber zu spezifizierten Zeitpunkten angehalten und neu gestartet werden können; die Einheiten-Taktgeber Anlaufphasen aufweisen, wenn die Einheiten-Taktgeber neu gestartet werden; und die Anlaufphasen aller Einheiten-Taktgeber gleich sind, um eine Zyklusreproduzierbarkeit in der DUT bereitzustellen, wobei die mehreren Frequenzen der Einheiten-Taktgeber eine Frequenz des kleinsten gemeinsamen Vielfachen aufweisen; und das Verfahren des Weiteren aufweist: Verwenden eines einzelnen Generatortakts zum Erzeugen eines Generatortaktsignals bei der Frequenz des kleinsten gemeinsamen Vielfachen; und Erzeugen von allen der mehreren Einheiten-Taktsignale aus dem Generatortaktsignal.