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Die vorliegende Erfindung betrifft die Entwicklung von Steuergeräten, wie sie z. B. in der Automobilindustrie oder in der Luftfahrtindustrie zur Steuerung von technischen Systemen, wie z. B. Motoren oder Bremsen, verwendet werden. Insbesondere betrifft die vorliegende Erfindung Testgeräte, die im Entwicklungsprozess des Steuergeräts verwendet werden.
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Die Entwicklung von Steuergeräten ist zu einem hochkomplexen Prozess geworden. So sollen neue Steuergeräte bzw. neue Steuerfunktionen so früh wie möglich im Entwicklungsprozess getestet werden, um die generelle Funktionalität zu überprüfen und die weitere Entwicklungsrichtung vorzugeben. Gegen Ende des Entwicklungsprozesses ist es wichtig, das schon weit entwickelte Steuergerät möglichst umfassend zu testen, um aufgrund der Testergebnisse notwendige Modifikationen vorzunehmen, bevor das Steuergerät in Benutzung bzw. in Serienfertigung geht und im späteren Betrieb unter allen Umständen wie gewünscht arbeitet.
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Zum Test von Steuergeräten sind die Methoden Hardware-in-the-Loop Simulation (HIL-Simulation) und Rapid-Control-Prototyping (RCP) bekannt. Bei der HIL-Simulation wird ein elektronisches Steuergerät an ein Testgerät (HIL-Simulator) angeschlossen, auf dem beispielsweise ein Softwaremodell des von dem Steuergerät zu steuernden oder zu regelnden Systems ausgeführt wird. Das Softwaremodell wird auch als Umgebungsmodell bezeichnet. Das Testgerät simuliert dem Steuergerät damit die physikalische Umgebung des späteren Einsatzes. Beim RCP wird dagegen auf dem Testgerät ein Softwaremodell eines zu entwickelnden oder zu verbessernden Steuergeräts ausgeführt. Über das Testgerät wird dann im Falle von RCP das eine extern an das Testgerät angeschlossenes technisches System mittels des auf dem Testgerät ausgeführten Modells geregelt oder gesteuert.
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Die auf dem Testgerät auszuführenden Softwaremodelle werden immer komplexer. Daher weisen RCP- und -HIL-Testgeräte häufig mehrere Prozessoren oder FPGAs zur parallelen Ausführung verschiedener Modelle oder Modellteile auf. Damit die Modelle auf den CPUs und FPGAs der Testgeräte ausgeführt werden können und mit dem angeschlossenen technischen System kommunizieren, also Daten austauschen können, müssen die Testgeräte für jedes Modell spezifisch konfiguriert werden. Bislang muss diese Konfiguration manuell durchgeführt werden. Je nachdem, ob ein Modell oder ein Teilmodell auf einem Prozessor oder einem FPGA des Testgeräts ausgeführt werden soll, müssen bislang ganz unterschiedliche Schritte zur Konfiguration manuell durchgeführt werden.
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Vor diesem Hintergrund ist es Aufgabe dieser Erfindung, eine automatisierte Konfiguration von HIL- oder RCP-Testgeräten zu ermöglichen.
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Die Aufgabe wird gelöst durch ein Konfigurationssystem zum Konfigurieren eines für das Testen eines Steuergeräts eingerichteten Testgeräts wobei in dem Testgerät ein erstes Modell eines technischen Systems und ein zweites Modell eines technischen Systems ausgeführt werden, und die Ausführung der Modelle periodisch mit definierten Abtastraten erfolgt, wobei das erste Modell und das zweite Modell jeweils ein Modell eines zu steuernden technischen Systems oder ein Modell eines zu testenden Steuergeräts darstellen, und die Modelle als Quellcode in einer höheren Programmiersprache vor-liegen, wobei das Testgerät einen FPGA zur Ausführung des ersten und/oder des zweiten Modells und eine CPU zur Ausführung des ersten oder des zweiten Modells umfasst, das zu testende Steuergerät bei der Ausführung der Modelle an das Testgerät an-geschlossen ist und ein Datenaustausch zwischen dem Steuergerät und/oder dem ersten Modell und/oder dem zweiten Modell erfolgt,und wobei das System eingerichtet ist zur Ausführung der folgenden Schritte: Zuweisung einer ersten individuellen Abtastrate für das erste Modell und Zuweisung einer zweiten individuellen Abtastrate für das zweite Modell, Zuordnung des ersten Modells zur Ausführung auf entweder der CPU oder dem FPGA und Zuordnung des zweiten Modells zur Ausführung auf entweder der CPU oder dem FPGA und eine automatische Konfiguration des Testgeräts zur Ausführung des ersten Modells mit der ersten zugewiesenen Abtastrate auf dem FPGA oder der CPU und des zweiten Modells mit der zweiten zugewiesenen Abtastrate auf dem FPGA oder der CPU.
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Dieses erfindungsgemäße System hat den Vorteil, dass es für den Anwender, der eine Konfiguration des Testgeräts vornimmt, keinen Unterschied mehr macht, ob ein Modell oder Teil eines Modells auf einem FPGA oder einer CPU des Testgeräts ausgeführt werden soll. In beiden Fällen erfolgt die Konfiguration automatisch, wobei lediglich die Ausführungsressource (FPGA oder CPU) dem Modell zugewiesen werden muss und den Modellen Abtastraten zugewiesen werden müssen. Abtastraten bzw. Ausführungsraten geben dabei an, wie oft ein Modell oder ein Modellteil zur Simulation in einer bestimmten Zeiteinheit ausgeführt werden soll. Je höher die Abtastrate eines Modells ist, desto genauer kann eine Simulation anhand des Modells erfolgen. Unter bestimmten Umständen kann ein Modell mit einer höheren Abtastrate ausgeführt werden, wenn die Ausführung auf einem FPGA statt auf einer CPU erfolgt. Mit Hilfe dieser Erfindung wird es ermöglicht, auf einfache Weise das Testgerät zur Ausführung eines Modells auf einem FPGA oder einer CPU auszuführen, wobei es ohne Belang ist, ob das Modell auf der CPU oder dem FPGA ausgeführt werden soll. Weitere Vorteile liegen in einer erhöhten Rechenleistung des Testgeräts durch eine optimierte Verteilung der Modelle auf die verschiedenen Ausführungsressourcen sowie von individuell zuweisbaren Abtastraten bei mehreren gleichzeitig auf einem FPGA auszuführenden Modellen sowie einer Verteilbarkeit der Modelle auf separate Programmdateien. Weiterhin geht mit dem erfindungsgemäßen System der Vorteil einher, dass die Konfiguration des Testgeräts für einen Anwender unabhängig davon erfolgen kann, ob ein Modell auf einer CPU oder einem FPGA ausgeführt werden soll, und Modelle auf einfache Weise zwischen verschiedenen Ausführungsressourcen migriert werden können.
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In einer vorteilhaften Ausführungsform umfasst die automatische Konfiguration des Testgeräts eine automatische Generierung zumindest einer Netzliste aus dem ersten und/oder dem zweiten Modell, falls dem ersten und/oder dem zweiten Modell die Ausführung auf dem FPGA zugeordnet wurde, eine automatische Generierung von Kommunikationsschnittstellen zur Ermöglichung eines Datenaustausches zwischen dem ersten Modell, dem zweiten Modell und/oder dem Steuergerät, eine automatische Konfiguration mindestens einer Partition des FPGAs durch die mindestens eine Netzliste und die generierten Kommunikationsschnittstellen sowie eine automatische Konfiguration einer Mehrfach-Taktraten-Komponente auf dem FPGA zur Bereitstellung mindestens eines individuellen Taktraten-Signals für die Ausführung des ersten und/oder zweiten Modells auf dem FPGA mit der individuellen Abtastrate.
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Durch die erfindungsgemäße automatische Generierung von Netzlisten, Kommunikationsschnittstellen und der Konfiguration einer Mehrfach-Taktraten-Komponente auf einem FPGA ergibt sich der Vorteil, dass mehrere Modelle oder Teilmodelle mit unterschiedlichen Abtastraten auf ein und demselben FPGA ausgeführt werden können, womit sich der FPGA ähnlich verhält wie eine CPU mit mehreren Kernen. Bislang mussten FPGAs sehr umständlich manuell konfiguriert werden, um eine parallele Ausführung mehrerer Modelle mit individuellen Ausführungsraten zu ermöglichen. Durch die automatische Konfiguration einer Mehrfach-Taktraten-Komponente auf dem FPGA wird dies nun deutlich vereinfacht. Die Mehrfach-Taktraten-Komponente kann verschiedene Taktraten erzeugen, mit denen die Modelle auf dem FPGA ausgeführt werden können. Bei den Netzlisten handelt es sich um eine Beschreibung der Verbindungen zwischen den auf dem FPGA enthaltenen Modulen, wie beispielsweise Logikgatter oder Speicherblöcke. Durch diese Netzliste kann der FPGA konfiguriert werden, um die Funktionalität der Modelle auf dem FPGA auszuführen. Mit den Netzlisten werden für jedes Modell bestimmte Partitionen des FPGAs konfiguriert. Damit die einzelnen Modelle miteinander kommunizieren, also Daten austauschen können, sind Kommunikationsschnittstellen notwendig. Mittels dieser Kommunikationsschnittstellen können Signale zwischen verschiedenen Partitionen des FPGAs ausgetauscht werden. Die Kommunikationsschnittstellen können ebenfalls dazu dienen, eine externe Kommunikation zu ermöglichen. Mit der externen Kommunikation ist dabei gemeint, dass der die auf dem FPGA ausgeführten Modelle mit auf einem CPU ausgeführtem Modell kommunizieren oder mit einem an das Testgerät angeschlossenen System kommunizieren.
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In einer weiteren vorteilhaften Variante umfasst das erfindungsgemäße System weiterhin eine automatische Generierung von Maschinensprachen-Quellcode aus dem ersten und/oder dem zweiten Modell, falls dem ersten und/oder dem zweiten Modell die Ausführung auf der CPU zugeordnet wurde und eine Verknüpfung des generierten Maschinensprachen-Quellcodes mit dem konfigurierten FPGA mittels der generierten Kommunikationsschnittstellen .
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Da die Modelle ursprünglich in einer Hochsprache vorliegen, muss zur Ausführung der Modelle auf einer CPU ein Maschinensprachen-Quellcode erzeugt werden, den die jeweilige CPU ausführen kann.
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Eine weitere Ausführungsform der Erfindung umfasst, dass die Zuordnungen der Modelle automatisch erfolgen unter Berücksichtigung der zugewiesenen Abtastraten.
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Bislang müssen Anwender entscheiden, welche Modelle oder Modellteile auf einem FPGA und welche Modelle oder Modellteile auf einer CPU ausgeführt werden sollen. Dabei ist das wichtigste Kriterium die Abtastrate, mit der das Modell ausgeführt werden soll. Oftmals können hohe Abtastraten nur erreicht werden, wenn ein Modell auf dem FPGA ausgeführt wird, da FPGAs in einigen Fällen eine schnellere Ausführung des dem Modell zugrunde liegenden Quellcodes ermöglichen. Das automatisierte Zuordnen gemäß dieser Erfindung bringt den Vorteil, dass dies im Vergleich zur manuellen Zuordnung deutlich schneller erfolgen kann. Um die automatische Zuordnung zu ermöglichen, können beispielsweise Regeln berücksichtigt werden, wobei die Regeln definieren, in welchen Fällen ein Modell auf einem FPGA und in welchen Fällen ein Modell auf einer CPU ausgeführt werden sollen. Derartige Regeln können beispielsweise berücksichtigen, wie perfomant die Hardware der im Testgerät vorliegenden CPUs bzw. FPGAs sind, z.B. durch die Hinterlegung von Taktfrequenzen. Bei der automatischen Zuordnung kann auch eine Analyse der Modelle oder Modellteile erfolgen, wobei die Analyse z.B. ermittelt, welche Zeit für die Ausführung des Modells mit dem FPGA oder der CPU benötigt wird.
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In einer weiteren Ausführungsform werden bei der automatischen Zuweisung zusätzlich die Komplexität der Modelle und/oder freie Berechnungskapazitäten auf der CPU und/oder dem FPGA berücksichtigt. Die Komplexität der Modelle kann dabei z.B. anhand der im Modell verwendeten Datentypen bestimmt werden. Die Komplexität kann weiterhin beispielsweise auch anhand der Anzahl an Rechenoperationen bestimmt werden. Die Komplexität kann auch dadurch bestimmt werden, ob sich die mit dem Modell durchzuführenden Rechenoperationen durch Fixpunktarithmetik oder durch Fließkommaarithmetik berechnen lassen. Ein anderes wichtiges Kriterium können auch die freien Berechnungskapazitäten auf dem FPGA oder der CPU oder auch Task Turnaround Times einer CPU sein. Wenn viele Modelle gleichzeitig ausgeführt werden sollen kann es vorteilhaft sein, das Modelle so auf FPGAs und CPUs verteilt werden, dass die zu Verfügung stehende Hardware möglichst effizient genutzt wird. So kann z.B. ein Datenverkehr minimiert werden, wenn Modelle die viele Daten untereinander austauschen auf dem gleichen FPGA oder der gleichen CPU ausgeführt werden.
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In einer zusätzlichen Ausführungsvariante ist die höhere Programmiersprache eine grafische Programmiersprache. Die Programmierung von Modellen technischer Systeme geschieht häufig mit grafischen Programmiersprachen, bei denen grafische Blöcke in einem Blockdiagramm miteinander verbunden werden. Jedem grafischen Block ist dabei eine bestimmte Funktionalität zugeordnet. Das können einfache mathematische Operationen sein. Andererseits können die Funktionalitäten grafischer Blöcke auch weitaus komplexer sein und komplette Programmfunktionen oder Programme darstellen. Beispiele derartiger grafischer Programmiersprachen sind z.B. Simulink und LabView. Die erfindungsgemäße Konfiguration eines Testgeräts direkt aus der grafischen Programmierung macht den Entwicklungsprozess einfacher, intuitiver, schneller und weniger fehleranfällig.
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In einer weiteren Ausführungsform umfasst das Generieren der Netzliste den Zwischenschritt des Generierens einer Hardwarebeschreibungssprache. Bei einer manuellen Konfiguration von FPGAs wird zur Erzeugung von Netzlisten häufig Hardwarebeschreibungssprachen eingesetzt, die speziell für diese Zwecke ausgerichtete sind. Beispielhafte Hardwarebeschreibungssprachen sind VHDL und Verilog.
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In einer weiteren vorteilhaften Ausführungsform ist das Testgerät ein Hardware-in-the-Loop Simulator oder ein Rapid-Control-Prototyping-System. In einer anderen Ausführungsvariante weist das Testgerät eine Eingabe-/Ausgabe-Schnittstelle zum Anschluss eines Steuergeräts an das Testgerät auf.
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In einer zusätzlichen Ausführungsvariante erfolgt die Konfiguration und die Zuweisung der Abtastraten mittels einer RCP-HIL-Hybrid-Konfigurationseinrichtung, wobei die RCP-HIL-Hybrid-Konfigurationseinrichtung derart ausgeprägt ist, dass sie eine erste serielle Anordnung von Konfigurationselementen zur Konfiguration einer Eingabe-/Ausgabe-Schnittstelle und eine zweite serielle Anordnung von Konfigurationselementen zur Konfiguration von Schnittstellen des ersten und des zweiten Modells aufweist, die Konfigurationselemente einander zugeordnet werden und die Kommunikationsschnittstellen unter Berücksichtigung der einander zugeordneten Konfigurationselemente erzeugt wird.
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Erfindungsgemäß ist auch ein Testgerät umfasst, das für das Testen eines Steuergeräts eingerichtet ist, wobei in dem Testgerät ein erstes Modell eines technischen Systems und ein zweites Modell eines technischen Systems ausgeführt werden, und die Ausführung der Modelle periodisch mit definierten Abtastraten erfolgen kann, wobei das erste Modell und das zweite Modell jeweils ein Modell eines zu steuernden technischen Systems oder ein Modell eines zu testenden Steuergeräts darstellen, und die Modelle als Quellcode in einer höheren Programmiersprache vorliegen können, wobei das Testgerät einen FPGA zur Ausführung des ersten und/oder des zweiten Modells und eine CPU zur Ausführung des ersten oder des zweiten Modells aufweist, das Testgerät zum Anschluss eines zu testenden Steuergeräts bei der Ausführung der Modelle an das Testgerät und zum Datenaustausch zwischen dem Steuergerät und/oder dem ersten Modell und/oder dem zweiten Modell eingerichtet ist, wobei das Testgerät weiterhin eingerichtet ist, eines der zuvor dargestellten Verfahren auszuführen.
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In einer weiteren vorteilhaften Ausführungsform umfasst das System zur automatisierten Konfiguration eines für das Testen eines Steuergeräts eingerichteten Testgeräts, wobei in dem Testgerät ein erstes Modell eines technischen Systems und ein zweites Modell eines technischen Systems ausgeführt werden, und die Ausführung der Modelle periodisch mit definierten Abtastraten erfolgt, wobei das erste Modell und das zweite Modell jeweils ein Modell eines zu steuernden technischen Systems oder ein Modell eines zu testenden Steuergeräts darstellen, und die Modelle als Quellcode in einer höheren Programmiersprache vorliegen, wobei das Testgerät einen FPGA zur Ausführung des ersten und des zweiten Modells umfasst, das zu testende Steuergerät bei der Ausführung der Modelle an das Testgerät angeschlossen ist und ein Datenaustausch zwischen dem Steuergerät und/oder dem ersten Modell und/oder dem zweiten Modell erfolgt,
die folgenden Schritte:
- a) Zuweisung einer ersten individuellen Abtastrate für das erste Modell und Zuweisung einer zweiten individuellen Abtastrate für das zweite Modell
- b) Automatische Konfiguration des Testgeräts zur Ausführung des ersten Modells mit der ersten zugewiesenen Abtastrate und des zweiten Modells mit der zweiten zugewiesenen Abtastrate auf dem FPGA
- c) Automatische Generierung zumindest einer Netzliste aus dem ersten und dem zweiten Modell
- d) Automatische Generierung von Kommunikationsschnittstellen zur Ermöglichung eines Datenaustausches zwischen dem ersten Modell, dem zweiten Modell und/oder dem Steuergerät
- e) Automatische Konfiguration einer ersten und einer zweiten Partition des FPGAs durch die mindestens eine Netzliste und die generierten Kommunikationsschnittstellen
- f) Automatische Konfiguration einer Mehrfach-Taktraten-Komponente auf dem FPGA zur Bereitstellung mindestens eines ersten individuellen Taktraten-Signals für die Ausführung des ersten Modells mit der ersten individuellen Abtastrate und eines zweiten individuellen Taktraten-Signals für die Ausführung des zweiten Modells auf dem FPGA mit der zweiten individuellen Abtastrate.
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In einer letzten Ausführungsvariante umfasst die Erfindung ein System zur automatisierten Konfiguration eines für das Testen eines Steuergeräts eingerichteten Testgeräts, wobei in dem Testgerät ein erstes Modell eines technischen Systems und ein zweites Modell eines technischen Systems ausgeführt werden, und die Ausführung der Modelle periodisch mit definierten Abtastraten erfolgt, wobei das erste Modell und das zweite Modell jeweils ein Modell eines zu steuernden technischen Systems oder ein Modell eines zu testenden Steuergeräts darstellen, und die Modelle als Quellcode in einer höheren Programmiersprache vorliegen, wobei das Testgerät einen ersten und einen zweiten FPGA zur Ausführung des ersten und/oder des zweiten Modells umfasst, das zu testende Steuergerät bei der Ausführung der Modelle an das Testgerät angeschlossen ist und ein Datenaustausch zwischen dem Steuergerät und/oder dem ersten Modell und/oder dem zweiten Modell erfolgt,
wobei das System zur Ausführung der folgenden Schritte eingerichtet ist:
- a) Zuweisung einer ersten individuellen Abtastrate für das erste Modell und Zuweisung einer zweiten individuellen Abtastrate für das zweite Modell
- b) Automatische Zuordnung des ersten Modells zur Ausführung auf entweder dem ersten FPGA oder dem zweiten FPGA und Zuordnung des zweiten Modells zur Ausführung auf entweder dem ersten FPGA oder dem zweiten FPGA unter Berücksichtigung der zugewiesenen Abtastraten
- c) Automatische Konfiguration des Testgeräts zur Ausführung des ersten Modells mit der ersten zugewiesenen Abtastrate und des zweiten Modells mit der zweiten zugewiesenen Abtastrate.
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Figurenliste
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- 1 zeigt eine beispielhafte Ausführungsform eines erfindungsgemäßen Testgeräts.
- 2 zeigt einen FPGA der mittels des erfindungsgemäßen Systems zur Ausführung von zwei Modellen konfiguriert wurde.
- 3 stellt eine exemplarische Form einer RCP-HIL-Hybrid-Konfigurationseinrichtung 300 dar.
- 4 zeigt eine beispielhafte grafische Programmiersprache.
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In 1 ist eine beispielhafte Ausführungsform eines erfindungsgemäßen Testgeräts 100, dargestellt, an das ein Steuergerät 200 über eine Eingabe-/Ausgabe-Schnittstelle 102 angeschlossen ist. Die Eingabe-/Ausgabe-Schnittstelle kann mehrere verschiedene Hardwarekanäle aufweisen, z.B. digitale oder analoge Ein- und Ausgänge, an denen elektrische Signale empfangen oder versendet werden können. Auf dem Testgerät können ein erstes Modell (103) eines technischen Systems und ein zweites Modell (104) eines technischen Systems ausgeführt werden. Ein technisches System kann dabei z. B. ein Motor eines Kraftfahrzeugs, ein Kraftfahrzeug selbst oder Teile davon, ein Steuergerät oder beliebige andere technische Systeme sein. Zur Ausführung der Modelle enthält das Testgerät verschiedenen Ausführungsressourcen, wie z. B. einen FPGA 105 und/oder eine CPU 106. Die Ausführungsressourcen müssen nicht zwangsweise direkt in dem Testgerät vorhanden sein, sondern können auch extern an das Testgerät angeschlossen sein, z. B. in der Form von eingebetteten Systemen oder Steckkarten. In der hier dargestellten Ausführungsform sind die Ausführungsressourcen, hier also eine CPU 106 und ein FPGA 105, mit einer Kommunikationsschnittstelle 107 zum Datenaustausch miteinander verbunden. Diese Kommunikationsschnittstelle kann weiterhin auch an die Eingabe-/Ausgabe-Schnittstelle 103 angebunden sein, um somit eine Kommunikation der Modelle mit dem an das Testgerät angeschlossenen Steuergeräts zu etablieren.
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Das Testgerät 100 kann z.B. ein „Hardware in the Loop“ (HIL) Simulator sein. Das Testgerät 100 kann auch ein „Rapid-Control-Prototyping“ (RCP) System sein. Das Testgerät kann aber auch ein Gerät sein, dass sich zur Ausführung von HIL-Tests oder RCP-Tests dadurch eignet, dass in dem Testgerät ein Modell eines technisches Systems ausgeführt werden kann und dieses Modell über Eingabe-/Ausgabe-Schnittstellen mit einen an das Testgerät angeschlossenen zu testenden Gerät, z.B. ein Steuergerät, Daten austauschen kann, wobei mit diesem Datenaustausch insbesondere die Reaktion des Testgeräts auf von dem Modell resultierenden Daten, die z.B. in der Form von elektrischen Signalen an das Steuergerät übertragen werden, analysiert wird.
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Ein technisches Modell, also ein Modell eines technischen Systems, kann beispielhaft in der Form eines Softwaremodells vorliegen, das durch einen Quellcode, z.B. in einer Hochsprache wie C, C++, oder in einer Maschinensprache wie z. B. Assembler oder ausführbarer Maschinencode, spezifiziert wird. Durch ein technisches Modell können beliebige Systeme modelliert werden, um diese virtuell zu simulieren. So kann z.B. ein Modell eines Motors als Software vorliegen, wobei die Software derart programmiert ist, dass während einer Simulation, hier also eine Ausführung des Modells auf einer CPU oder einem FPGA, Eingabeparameter durch die Software verarbeitet werden und in Abhängigkeit der Eingabeparameter und der Ausprägung des Modells Ausgabewerte erzeugt werden. Ein Eingabeparameter kann dabei z.B. eine an einer Drosselklappe eines Benzinmotors anliegende Spannung sein und Ausgabewerte könnten diesbezüglich ein resultierender Öffnungswinkel der Drosselklappe, Kraftstoff-Verbrauch und/oder ein an der Kurbelwelle resultierendes Drehmoment sein. Das Modell kann allerdings auch ein Modell eines zu testenden oder zu entwickelnden Steuergeräts sein.
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Die 1 zeigt eine mögliche Konfiguration eines Testgeräts 100 nach Durchführung eines erfindungsgemäßen Systems entsprechend dem Anspruch 1. Zur Ausführung eines Modells auf dem Testgerät wird dem Modell eine individuelle Abtastrate zugewiesen. Statt einer Abtastrate kann erfindungsgemäß natürlich auch eine Abtastzeit zugewiesen werden, wobei die Abtastrate die inverse Abtastzeit darstellt. Diese Zuweisung der Abtastrate erfolgt für jedes Modell, das auf dem Testgerät ausgeführt wird. die Zuweisung kann manuell oder automatisch erfolgen. Bei dem Beispiel aus 1 kann z.B. dem ersten Modell 103 eine Abtastzeit von 10 ms und dem zweiten Modell 104 eine Abstastzeit von 20 ms zugewiesen werden. Das erste Modell berechnet dementsprechend alle 10 ms neue Ausgabewerte des Modells, wohingegen das zweite Modell nur alle 20 ms neue Ausgabewerte berechnet, mit denen dann elektrische Signale erzeugt werden können die an das Steuergerät 200 gesendet werden können. Je nach Komplexität des Modells ist es für eine Ausführungsressource des Testgeräts nicht immer möglich, das Modell in der zugewiesenen Abtastzeit zu berechnen. In einem solchen Fall muss eine Zuordnung des Modells zur Ausführung auf eine Ressource des Testgeräts erfolgen, das die entsprechende Rechenperformanz aufweist, um das Modell in der vorgegebenen Abtastzeit zu berechnen. So kann in dem Beispiel dem ersten Modell 103 die Ausführungsressource FPGA und dem zweiten Modell die Ausführungsressource CPU zugeordnet werden. Damit das Testgerät in die Lage versetzt wird, die Modelle auf dem Testgerät derart auszuführen, dass sie im Rahmen eine Simulation mit einem an das Testgerät angeschlossenen zu testendem Gerät kommunizieren können, erfolgt erfindungsgemäß noch eine automatische Konfiguration des Testgeräts, im konkreten beispielhaften Fall also eine Konfiguration des Testgeräts zur Ausführung des ersten Modells 103 auf dem FPGA 105 mit der Abtastzeit 10 ms und eine Konfiguration des Testgeräts zur Ausführung des zweiten Modells 104 auf der CPU 106 mit der Abtastzeit 20 ms.
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Die Zuweisung der Modelle zu einer Ausführungsressource kann erfindungsgemäß auch unter Berücksichtigung der zugewiesenen Abtastraten, der Komplexität der im Modell vorgenommenen Berechnungen und der benutzten Datentypen sowie der bereits vorhanden Auslastung der Ausführungsressourcen bzw. Berechnungskapazitäten, z.B. in der Form von Task Turnaround Times einer CPU oder freien Logikgattern eines FPGA, automatisch erfolgen. Dazu kann beispielsweise ein multivariabler Optimierungsalgorithmus unter Berücksichtigung von Nebenbedingungen und einer quadratischen Zielfunktion verwendet werden. Die Zielfunktion kann dabei eine maximale Latenz, also eine Reaktionszeit der Modelle auf eine Änderung der Eingangswerte, enthalten. Zusätzlich kann die Zielfunktion um Kriterien erweitert werden, welche die zugewiesenen Abtastraten und die Komplexität der Berechnungen sowie der verwendeten Datentypen berücksichtigen. Die Nebenbedingungen im Optimierungsalgorithmus können sicherstellen, dass Task-Turnaround Zeiten der CPU eingehalten werden und der FPGA genügend freie Logikgatter enthält.
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Die automatische Konfiguration kann auch eine automatische Erzeugung von Netzlisten umfassen für diejenigen Modelle, die auf einem FPGA ausgeführt werden sollen. Dazu können z.B. verschiedene Softwarelösungen mit Automatisierungsschnittstellen verwendet werden, wie. z.B. der Xilinx System Genarator, Matlab HDL Coder, Xilinx Vivado HLS. Diese Softwarelösungen können aus Modellen, die in einer höheren Programmiersprache vorliegen wie beispielsweise graphischer Simulink-Code oder C/C++, automatisch Netzlisten bzw. Hardwarebeschreibungssprachen wie VHDL- oder Verilog-Code erzeugen, mit denen FPGAs zur Ausführung des in der höheren Programmiersprache spezifizierten Programms konfiguriert werden.
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Die Kommunikationsschnittstelle 107 kann erfindungsgemäß auch automatisch generiert werden. entgegen der in 1 dargestellten Form kann sie auch derart ausgeprägt sein, dass sie die Kommunikation zwischen zwei Modellen ermöglicht, die auf ein und demselben FPGA ausgeführt werden. Die Kommunikationsschnittstelle 107 kann auch als zusammengesetzte Schnittstelle ausgeprägt sein, was bedeutet, dass die Kommunikationsschnittstelle aus mehreren eigenständigen Schnittstellen gebildet wird. Die Kommunikationsschnittstelle oder auch Teile eine zusammengesetzten Kommunikationsschnittstelle können in einer grafischen Programmierumgebung als Model-Port Input- und Output-Blöcke dargestellt sein, mittels denen die automatische Generierung der Kommunikationsschnittstellen hinsichtlich eines Datenaustauschs konfiguriert werden kann.
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Die 2 zeigt einen FPGA 105, der im Gegensatz zu dem in 1 dargestellten Beispiel derart automatisch konfiguriert wurde, das auf dem FPGA 105 sowohl das erste Modell 103 als auch das zweite Modell 104 ausgeführt werden können. Zur parallelen Ausführung der Modelle auf demselben FPGA werden eine Partition zur Ausführung des ersten Modells und eine zweite Partition zur Ausführung des zweiten Modells konfiguriert. Damit die beiden Modelle 103 und 104 mit individuellen Taktraten auf dem FPGA ausgeführt werden können, erhalten die Modelle ein separates Taktraten-Signal von einer Mehrfach-Taktraten-Komponente. Die Mehrfach-Taktraten-Komponente erhält ihrerseits ein Taktraten-Signal von der fest auf dem FPGA implementierten Original-Taktraten-Komponente 202, welches durch die Mehrfach-Taktraten-Komponente in die individuellen Taktraten-Signale 203 transformiert wird, z.B. in ein Taktraten-Signal, das eine Abtastzeit von 10 ms ermöglicht und ein Taktraten-Signal, das eine Abtastzeit von 20 ms ermöglicht. Hier ist angemerkt, dass die Mehrfach-Taktraten-Komponente 201 nicht auf die Erzeugung von zwei Taktraten-Signalen beschränkt ist, sondern prinzipiell beliebig viele Taktraten-Signale generieren kann. Die beiden Modelle 103 und 104 können mittels der Kommunikationsschnittstelle 107 während ihrer Ausführung sowohl untereinander als auch mit auf anderen Ausführungsressourcen zusätzlich ausgeführten Modellen bzw. mit einen an das Testgerät angeschlossenen zu testenden Geräts 200 Daten austauschen. Die Mehrfach-Taktraten-Komponente kann auch Mechanismen zur Ermöglichung von Debugging-Funktionen beinhalten. Mit diesen Mechanismen ist es z.B. möglich, ein Clocksignal zu generieren, das für Debugging-funktionalitäten verwendet werden kann.
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Die Zuweisung der Abtastraten kann erfindungsgemäß beispielsweise mittels einer RCP-HIL-Hybrid-Konfigurationseinrichtung 300 erfolgen, die in 3 schemenhaft dargestellt ist. Eine RCP-HIL-Hybrid-Konfigurationsumgebung zeichnet sich dadurch aus, dass mit ihr RCP- und/oder HIL-Simulatoren konfiguriert werden können. Die RCP-HIL-Hybrid-Konfigurationseinrichtung in 3 enthält eine erste serielle Anordnung von Konfigurationselementen 301 und 302 zur Konfiguration der Eingabe-/Ausgabe-Schnittstelle des Testgeräts 100. Weiterhin enthält die RCP-HIL-Hybrid-Konfigurationseinrichtung 300 eine zweite serielle Anordnung von Konfigurationselementen 303 und 304 zur Konfiguration von Schnittstellen des ersten und des zweiten Modells. Zur Konfiguration der Kommunikationsschnittstelle können die Konfigurationselemente 301 und 302 zur Konfiguration der Eingabe-/Ausgabe-Schnittstelle des Testgeräts 100 den Konfigurationselementen 303 und 304 zur Konfiguration von Schnittstellen des ersten und des zweiten Modells zugeordnet werden, was z.B. durch eine Verbindung mit Verknüpfungselementen 305 erfolgen kann. Zur Konfiguration der Kommunikationsschnittstelle können weiterhin die Konfigurationselemente 303 und 304 zur Konfiguration von Schnittstellen des ersten und des zweiten Modells einander gegenseitig zugeordnet werden, z.B. durch eine Verbindung mit einem weiteren Verknüpfungselement 306, womit ein Datenaustausch zwischen den Modellen 103 und 104 spezifiziert werden kann.
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Die 4 zeigt eine exemplarische Form einer grafischen Programmiersprache. Hierbei werden Programmbestandteile und deren funktionellen Zusammenhänge durch grafische Elemente, wie beispielsweise Blöcke und Linien, konfiguriert. Das grafische Programm 400 in 4 kann z.B. derart ausgeprägt sein, dass dieses grafische Programm einen ersten Eingabewert 401 und einen zweiten Eingabewert 402 einliest, die eingelesen Daten dann entsprechend der im Block 403 spezifizierten Funktionalität weiter verarbeitet, um mittels des Ausgabeblocks 404 einen mittels des grafischen Programms berechneten Ausgabewert auszugeben. Die Funktionalität des Blocks 403 könnte beispielsweise darin bestehen, die Eingabewerte zu addieren oder zu multiplizieren, sie zu differenzieren oder zu integrieren oder ähnliches. Die grafischen Blöcke können durch Verbindungslinien miteinander verbunden werden, um somit einen Datenaustausch zwischen Blöcken zu etablieren. Ein grafisches Programm 400 ist natürlich nicht auf die hier dargestellte Ausführungsform beschränkt sondern kann auch deutlich komplexer ausgeprägt sein, was sich in der Anzahl der Blöcke und Verknüpfungen der Blöcke niederschlagen kann. Das grafische Programm 400 kann bei zur Modellierung eines technischen Systems verwendet werden. Somit kann ein grafisches Programm 400 auch ein Modell eines technischen Systems 103 und/oder 104 sein.
