DE112011104041T5 - Flash-Speicher und Verfahren zum Herstellen desselbigen - Google Patents

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Abstract

Es werden ein Flash-Speicher und das Verfahren zu seiner Herstellung vorgesehen, welcher das technische Gebiet von Halbleiterspeichern betrifft. Der Speicher umfasst eine eingebettete Oxidschicht (200), auf welcher ein Source-Anschluss (203), ein Kanal und ein Drain-Anschluss (202) angeordnet sind. Der Kanal ist zwischen dem Source-Anschluss (203) und dem Drain-Anschluss (202) angeordnet. Eine Tunnelungs-Oxidschicht (204), ein treibendes Polysilizium-Gate (205), eine Barriere-Oxidschicht (206) und ein Steuer-Gate (207) aus Polysilizium sind wiederum an dem Kanal gestapelt. Eine dünne Siliziumnitridschicht (208) ist zwischen dem Source-Anschluss (203) und dem Kanal angeordnet. Das Herstellungsverfahren umfasst: 1) Vorsehen eines Siliziumsubstrats eines Silizium-auf-Isolators (SOI) mit einer flachen Grabenisolierung und Bilden eines aktiven Bereichs; 2) Aufbauen der Reihe nach einer Tunnelungs-Oxidschicht (204), einer ersten Polysiliziumschicht, welche ein treibendes Polysilizium-Gate (205) bildet; einer Barriere-Oxidschicht (206) und einer zweiten Polysiliziumschicht, welche ein Steuer-Gate (207) aus Polysilizium bildet; 3) Ätzen und Bilden einer Stapelstruktur eines Gates; 4) Bilden eines Drain-Anschlusses (202) auf einer Seite der Gate-Stapelstruktur, Ätzen der dünnen Siliziumfolie auf der anderen Seite von der Gate-Stapelstruktur und Aufbauen einer dünnen Siliziumnitridschicht (208) und dann Wiederauffüllen eines Materials von Silizium und Bilden eines Source-Anschlusses (203). Die Struktur des Flash-Speichers weist die Vorteile einer hohen Programmiereffizienz und eines niedrigen Stromverbrauchs auf und kann auf wirksame Art und Weise den Source-Drain-Durchschlageffekt unterbinden.

Description

  • Die vorliegende Anmeldung beansprucht die Priorität der chinesischen Patentanmeldung (Nr. 201110092483.9) , welche am 13. April 2011 beim Staatlichen Amt für Gewerblichen Rechtsschutz der Volksrepublik China eingereicht wurde und welche hier in ihrer Gesamtheit durch Bezugnahme mit einbezogen wird.
  • Gebiet der Erfindung
  • Die vorliegende Erfindung gehört zum technischen Gebiet von nichtflüchtigen Halbleiterspeichern bei dem integrierten Schaltkreis mit ultrahoher Integration (engl.: ultralarge scaled integrated circuit) und bezieht sich insbesondere auf einen verbesserten Flash-Speicher basierend auf einem Tunnelungs-Feldeffekttransistor TFET (engl.: Tunneling Field Effective Transistor) und ein Verfahren für die Herstellung desselbigen.
  • Hintergrund der Erfindung
  • Mit der schnellen Entwicklung der Industrie hinsichtlich von Halbleitern entsteht eine enorme Vielzahl von elektronischen Konsumentenprodukten. Nichtflüchtige Halbleiterspeicher werden in den elektronischen Produkten weitverbreitet verwendet, die als eine wichtige Komponente eines Speicherteils dienen und welche im Hinblick auf ihre Leistungsfähigkeiten immer genauer sein müssen.
  • Ein Flash-Speicher ist ein weitverbreiteter nichtflüchtiger Halbleiterspeicher. Um das Erfordernis eines Prozesses von jeder Generation zu erfüllen, erfordern die Flash-Speicher immer Verbesserungen im Hinblick auf die Struktur, das Material, den Betriebsmechanismus usw. Mit dem kontinuierlichen Schrumpfen von Prozessknoten und der Entstehung von verschiedenen elektronischen Produkten mit höheren Leistungsfähigkeiten werden jedoch mehr und mehr Anforderungen an die Leistung des Flash-Speichers im Hinblick auf die Programmeffizienz, den Stromverbrauch, die Größe der Vorrichtungen usw. gestellt. Eine konventionelle Speicherstruktur steht offensichtlich vor vielen Herausforderungen, und es ist notwendig, eine neue Struktur zu finden, um diese Probleme zu lösen.
  • Unter der Vielzahl von Speichern von neuem Typ, welche entstanden sind, wird ein Flash-Speicher basierend auf einem Tunnelungs-Feldeffekttransistor TFET stark beachtet aufgrund von Vorteilen, wie zum Beispiel einer hohen Programmeffizienz, eines niedrigen Stromverbrauchs, einer besseren Fähigkeit zur Unterdrückung des Source-Drain-Durchschlageffekts usw.
  • Wegen einer Beschränkung durch den Betriebsmechanismus und das Strukturmerkmal weist jedoch der Flash-Speicher basierend auf TFET auch Probleme auf, wie zum Beispiel einen niedrigen Kanalstrom, einen Leckagestrom, welcher durch ein Überprogrammieren verursacht wird.
  • Was den herkömmlich strukturierten TFET betrifft, gibt es dort zwei Betriebsmodi, einen P-TFET-Modus und einen N-TFET-Modus unter verschiedenen Vorspannungsbedingungen bzw. Bias-Bedingungen für die gleiche Vorrichtungsstruktur. Der N-TFET-Betriebsmodus ist ein Modus, in welchem Elektronen in einem Kanalbereich der Vorrichtung fließen, wenn eine positive Bias-Spannung an ein Gate angelegt wird. Der P-TFET-Betriebsmodus ist ein Modus, in welchem Löcher in dem Kanalbereich der Vorrichtung fließen, wenn eine negative Bias-Spannung an das Gate angelegt wird. Aus diesem Grund ist es erforderlich, auf das Programmieren des Flash-Speichers basierend auf einem TFET zu achten, weil die überschüssigen Elektronen in ein treibendes Gate aufgrund der Überprogrammierung eingebracht werden, so dass die gesamte Vorrichtung in den Modus von dem P-TFET durch das gebildete negative Potential gebracht wird ohne ein Anlegen einer Steuerspannung eines Gates, wodurch ein Leckagestrom induziert wird.
  • Des Weiteren ist der Kanalstrom des Flash-Speichers basierend auf dem TFET vergleichsweise niedrig aufgrund des Tunnelungsmechanismus, was den Anwendungsbereich des Flash-Speichers basierend auf dem TFET beeinflusst.
  • Für diese Probleme des derzeitigen Flash-Speichers basierend auf dem TFET bietet die vorliegende Erfindung eine neue Struktur, um sich mit diesen Herausforderungen zu befassen.
  • Zusammenfassung der Erfindung
  • Hinsichtlich einiger Probleme, welchen ein herkömmlicher Flash-Speicher basierend auf dem TFET gegenübersteht, stellt die vorliegende Erfindung eine neue Struktur bereit, um den Kanalstrom zu erhöhen, die Probleme, wie zum Beispiel einen Leckagestrom, welcher durch ein Überprogrammieren induziert wird, usw. zu eliminieren, während eine Programmiereffizienz verbessert wird, ein Betriebsstromverbrauch reduziert wird und auf wirksame Art und Weise ein Source-Drain-Durchschlageffekt verhindert wird.
  • Die technische Lösung der vorliegenden Erfindung ist wie folgt:
    Ein Flash-Speicher umfasst ein Substrat eines Silizium-auf-Isolators (SOI), eine Source (dt.: Quelle) und einen Drain (dt.: Senke) mit verschiedenen Arten der Dotierung (P+ ist die Art der Dotierung der Source, und N+ ist die Art der Dotierung des Drain), einen Kanal, welcher zwischen der Source und dem Drain angeordnet ist, eine dünne Siliziumnitridschicht (zwischen dem Kanal 201 und dem Source-Anschluss) und eine Tunnelungs-Oxidschicht, ein treibendes Polysilizium-Gate, eine blockierende Oxidschicht, ein Steuer-Gate aus Polysilizium, welche der Reihe nach an dem Kanal angeordnet sind.
  • Die vorliegende Erfindung stellt ebenso ein Verfahren zum Herstellen des oben erwähnten Speichers bereit, welches die nachfolgenden Schritte umfasst.
  • Die flache Grabenisolation wird auf dem Siliziumsubstrat des SOI ausgeführt, um einen aktiven Bereich zu bilden:
    • 1) eine Siliziumdioxidschicht (eine Tunnelungs-Oxidschicht) und eine Polysiliziumschicht werden der Reihe nach abgelagert;
    • 2) ein starkes Dotieren wird an der Polysiliziumschicht ausgeführt, um ein treibendes (engl.: floating) Polysilizium-Gate zu bilden;
    • 3) eine Siliziumdioxidschicht (d. h. eine blockierende Oxidschicht) und eine Polysiliziumschicht eines Steuer-Gates werden des Weiteren abgelagert;
    • 4) ein hohes Dotieren wird an der Polysiliziumschicht ausgeführt, und ein thermisches Glühen wird ausgeführt, um Unreinheiten in dem treibenden Polysilizium und dem Polysilizium des Steuer-Gates zu aktivieren;
    • 5) ein Ätzen wird ausgeführt, um eine Gate-Stapelstruktur zu bilden;
    • 6) eine N+-Implantierung wird ausgeführt, um einen Drain-Anschluss zu bilden;
    • 7) ein isotropes Siliziumätzen wird an dem anderen Ende des Kanals ausgeführt, um eine Lochstruktur zu einem eingebetteten Oxid zu bilden;
    • 8) eine dünne Siliziumnitridschicht wird auf einer Seite angrenzend zu dem Kanal in der Lochstruktur aufgebaut;
    • 9) die verbleibende Lochstruktur wird mit Silizium ausgefüllt, und eine P+-Dotiermittel-Implantierung wird dann ausgeführt.
  • Das spezifische Betriebsverfahren der vorliegenden Erfindung wird wie folgt kurz beschrieben werden.
  • Beim Programmieren wird der P+-Bereich geerdet, und an den N+-Bereich wird eine positive Bias-Spannung (engl.: bias voltage) angelegt, und an das Steuer-Gate wird eine positive Bias-Spannung angelegt. Unter diesen Bias-Spannungen wird die Vorrichtung in dem N-TFET-Modus betrieben, und die Elektronen werden in das treibende Gate injiziert, um den Programmierungsvorgang zu vervollständigen.
  • Beim Löschen werden an den N+-Bereich und an den P+-Bereich positive Bias-Spannungen angelegt, und das Steuer-Gate wird eine negative Bias-Spannung angelegt. Unter diesen Bias-Spannungen wird eine FN-Tunnelung auftreten, und somit dringen die Elektronen in dem treibenden Gate in das Substrat ein, um das Löschen in den Speicherzellen zu vervollständigen.
  • Beim Lesen wird an den N+-Bereich eine positive Bias-Spannung angelegt, der P+-Bereich wird geerdet, und an das Steuer-Gate wird eine vergleichsweise niedrige positive Bias-Spannung angelegt. Das Einstellen der Bias-Spannungen erfordert ein Auslesen eines Stroms von dem N+-Bereich ohne Fehler beim Programmieren. Der Strom, welcher von dem Drain-Anschluss (dem N+-Bereich) ausgelesen wird, hängt von der Anzahl von Elektronen in dem treibenden Gate ab.
  • Im Vergleich zum Stand der Technik weist die vorliegende Erfindung die nachfolgenden vorteilhaften Wirkungen auf.
  • Die verbesserte Struktur eines Flash-Speichers basierend auf dem TFET der vorliegenden Erfindung kann auf wirksame Art und Weise die Probleme lösen, wie zum Beispiel einen niedrigen Betriebsstrom und einen Leckagestrom, welcher durch ein Überprogrammieren verursacht wird, zusätzlich dazu, dass sie die gleichen Merkmale wie der herkömmliche Flash-Speicher basierend auf dem TFET aufweist, wie zum Beispiel eine hohe Programmiereffizienz, einen niedrigen Stromverbrauch, ein Unterbinden des Source-Drain-Durchschlageffekts, ideale Charakteristika der Miniaturisierung usw.
  • Da eine dünne Siliziumnitridschicht zwischen dem Source-Anschluss (P+) und dem Kanal angeordnet wird, werden die stark dotierten Ionen in dem P+-Bereich an einem Ausbreiten in den Kanalbereich gehindert, so dass der Konzentrationsgradient der Dotierung zwischen dem Source-Anschluss und dem Kanal größer ist, und das Energieband, welches sich an dem Zwischenbereich erstreckt, wird beträchtlicher, und somit ist es wahrscheinlicher, dass eine Tunnelung auftritt. Somit kann unter der gleichen Bias-Bedingung ein höherer Tunnelungsstrom erzielt werden, und der Kanalstrom wird verbessert.
  • Des Weiteren wird bei einem herkömmlichen Flash-Speicher basierend auf dem TFET, wenn die Elektronen in das treibende Gate eingebracht bzw. injiziert werden, das Potential des treibenden Gates negativ. Daher ist es, wenn eine Überprogrammierung stattfindet, wenn übermäßig Elektronen eingebracht werden, möglich, dass die Löcher durch den Kanal fließen ohne ein Anlegen einer Steuer-Gate-Spannung, und die Vorrichtung gelangt in einen P-TFET-Modus. Dies verursacht einen Leckagestrom. Bei der Struktur, welche in der vorliegenden Erfindung erwähnt ist, wird aufgrund des Vorhandenseins der dünnen Siliziumnitridschicht die Tunnelung des Elektronenstroms von der Quelle P+ stärker, und der Lochstrom von dem N+-Bereich kann blockiert werden. Daher kann der Leckagestrom auf wirksame Art und Weise eliminiert werden, und der Stromverbrauch kann weiter reduziert werden.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine schematische Darstellung der Struktur im Querschnitt eines herkömmlichen Flash-Speichers basierend auf dem TFET (unter Verwenden eines Siliziumsubstrats eines Silizium-auf-Isolators SOI umfassend eine eingebettete Sauerstoffschicht und eine Siliziumfolie), in welcher:
    100 – eine eingebettete Sauerstoffschicht; 101 – eine Siliziumfolie; 102 – ein N+-Drain-Anschluss; 103 – ein P+-Source-Anschluss; 104 – eine Tunnelungs-Oxidschicht; 105 – ein treibendes Polysilizium-Gate; 106 – eine blockierende Oxidschicht; 107 – ein Steuer-Gate aus Polysilizium ist.
  • 2 ist eine schematische Darstellung der Struktur eines verbesserten Flash-Speichers basierend auf dem TFET gemäß der vorliegenden Erfindung (unter Verwenden eines Siliziumsubstrats eines Silizium-auf-Isolators SOI), in welcher:
    200 – eine eingebettete Sauerstoffschicht; 201 – eine Siliziumfolie; 202 – ein N+-Drain-Anschluss; 203 – ein P+-Source-Anschluss; 204 – eine Tunnelungs-Oxidschicht; 205 – ein treibendes Polysilizium-Gate; 206 – eine blockierende Oxidschicht; 207 – ein Polysilizium-Steuer-Gate; 208 – eine dünnen Siliziumnitridschicht ist.
  • 3(a)3(f) sind schematische Darstellungen der Vorrichtungsstruktur entsprechend zu jeweiligen Schritten in einem Prozessablauf zum Herstellen eines verbesserten Flash-Speichers basierend auf dem TFET gemäß einer Ausführungsform der vorliegenden Erfindung, in welchen:
    200 – eine eingebettete Sauerstoffschicht; 201 – eine Siliziumfolie; 202 – ein N+-Drain-Anschluss; 203 – ein P+-Source-Anschluss; 204 – eine Tunnelungs-Oxidschicht; 205 – ein treibendes Polysilizium-Gate; 206 – eine blockierende Oxidschicht; 207 – ein Steuerungs-Gate aus Polysilizium; 208 – eine dünne Siliziumnitridschicht ist.
  • Detaillierte Beschreibung der Ausführungsformen
  • Im Nachfolgenden wird hier die Herstellung des Flash-Speichers der vorliegenden Erfindung unter Bezugnahme auf die Zeichnungen näher beschrieben werden.
  • Die Herstellung des oben erwähnten Flash-Speichers umfasst die nachfolgenden Schritte.
    • 1) Ein Siliziumsubstrat eines Silizium-auf-Isolators SOI wird poliert, und eine flache Grabenisolation (STI) wird gebildet.
    • 2) eine Opferoxidschicht wird thermisch aufgebaut, um die Oberflächenqualität eines Kanals zu verbessern, und die Opferoxidschicht wird unter Verwenden einer Fluorwasserstoffsäure entfernt. Eine Oxidschicht 204 (eine Tunnelungs-Oxidschicht) mit einer Dicke von 8 nm wird dann thermisch aufgebaut, gefolgt von einem Ablagern einer Polysiliziumschicht mit einer Dicke von 90 nm, in welcher ein starkes Dotieren ausgeführt wird, und eine Struktur 205 eines treibenden Gates (engl.: floating gate) wird gebildet.
    • 3) Anschließend werden eine Oxidschicht 206 (eine blockierende Oxidschicht) mit einer Dicke von 10 nm und eine Polysiliziumschicht mit einer Dicke von 50 nm abgelagert, um eine Struktur zu bilden, wie es in der 3(a) gezeigt ist.
    • 4) Ein starkes Dotieren wird an dem Polysilizium an der oberen Schicht ausgeführt, und dann wird ein schnelles thermisches Glühen (RTA) ausgeführt, um die Unreinheiten in einem Steuer-Gate 207 und dem treibenden Gate 205 zu aktivieren.
    • 5) Das Steuer-Gate 207 aus Polysilizium, das Siliziumoxid 206, das treibende Polysilizium-Gate 205 und die Tunnelungs-Oxidschicht 204 werden geätzt, um eine Gate-Stapelstruktur zu bilden, wie sie in der 3(b) gezeigt ist.
    • 6) Arsen (As) wird in die Siliziumfolie an einer Seite der Gate-Stapelstruktur implantiert bzw. eingebettet, um einen Drain-Anschluss 202 der Vorrichtung zu bilden, wie es in der 3(c) gezeigt ist.
    • 7) Unter dem Schutz einer Siliziumnitridmaskierung wird die Siliziumfolie an der anderen Seite der Gate-Stapelstruktur geätzt unter Verwenden eines isotropen Ätzverfahrens, um eine Struktur zu bilden, wie sie in der 3(d) gezeigt ist.
    • 8) Eine dünne Siliziumnitridschicht 208 mit einer Dicke von in etwa 2 nm wird an einer Seite angrenzend zu dem Kanal (d. h. der Siliziumfolie 201) aufgebaut, wie es in der 3(e) gezeigt ist.
    • 9) Das Siliziummaterial wird wiederaufgefüllt unter Verwenden eines epitaxischen Verfahrens, und Bor (B) wird implantiert bzw. eingebettet, um einen Source-Anschluss 203 der Vorrichtung zu bilden, so dass eine Struktur, wie es in der 3(f) gezeigt ist, gebildet wird.
  • Die nachfolgenden Schritte sind sämtlich herkömmliche Prozessabläufe: Ablagern einer niedrigen Sauerstoffschicht, Ätzen von Verdrahtungslöchern, Aufspritzen von Metall, Bilden von metallischen Leitungen, Legieren, Passivieren usw. und abschließend Bilden einer prüfbaren Flash-Speicherzelle.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • CN 201110092483 [0001]

Claims (9)

  1. Flash-Speicher, welcher eine eingebettete Sauerstoffschicht (200) aufweist, auf welcher ein P+-Source-Anschluss (203), ein Kanal (201) und ein N+-Drain-Anschluss (202) angeordnet sind, wobei der Kanal (201) zwischen dem P+-Source-Anschluss (203) und dem N+-Drain-Anschluss (202) liegt und eine Tunnelungs-Oxidschicht (204), ein treibendes Polysilizium-Gate (205), eine blockierende Oxidschicht (206) und ein Steuer-Gate (207) aus Polysilizium der Reihe nach auf dem Kanal (201) angeordnet sind, dadurch gekennzeichnet, dass eine Siliziumnitridschicht (208) zwischen dem P+-Source-Anschluss (203) und dem Kanal (201) angeordnet ist.
  2. Flash-Speicher nach Anspruch 1, dadurch gekennzeichnet, dass der Kanal (201) eine Siliziumfolie ist und die Tunnelungs-Oxidschicht (204) aus Siliziumdioxid gebildet ist.
  3. Verfahren zur Herstellung eines Flash-Speichers, welches die Schritte aufweist: 1) Ausführen einer flachen Grabenisolierung auf einem Siliziumsubstrat eines Silizium-auf-Isolators (SOI), um einen aktiven Bereich zu bilden; 2) der Reihe nach Bilden einer Tunnelungs-Oxidschicht und einer ersten Polysiliziumschicht auf dem Siliziumsubstrat des Silizium-auf-Isolators und starkes Dotieren der ersten Polysiliziumschicht, um eine treibende Gate-Struktur aus Polysilizium zu bilden; 3) der Reihe nach Bilden einer blockierenden Oxidschicht und einer zweiten Polysiliziumschicht auf der treibenden Gate-Struktur aus Polysilizium und starkes Dotieren der zweiten Polysiliziumschicht, um eine Steuer-Gate-Struktur aus Polysilizium zu bilden; 4) Ausführen eines schnellen thermischen Glühens, um Unreinheiten in der ersten Polysiliziumschicht und der zweiten Polysiliziumschicht zu aktivieren, um ein treibendes Polysilizium-Gate und ein Polysilizium-Steuer-Gate zu bilden; 5) Ätzen des Polysilizium-Steuer-Gates, der blockierenden Oxidschicht, des treibenden Polysilizium-Gates und der Tunnelungs-Oxidschicht, um eine Stapelstruktur eines Gates zu bilden; 6) Bilden eines N+-Drain-Anschlusses auf der Siliziumfolie an einer Seite von der Gate-Stapelstruktur und Ätzen der Siliziumfolie an der anderen Seite von der Gate-Stapelstruktur, um eine Lochstruktur an der eingebetteten Sauerstoffschicht zu bilden; 7) Aufbauen einer Siliziumnitridschicht an der Seite angrenzend zu der Siliziumfolie in der Lochstruktur und Auffüllen der Lochstruktur mit einem Siliziummaterial, um einen P+-Source-Anschluss zu bilden.
  4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass unter dem Schutz einer Siliziumnitridmaske die Siliziumfolie an der anderen Seite von der Gate-Stapelstruktur unter Verwenden eines isotropen Ätzverfahrens geätzt wird.
  5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass eine Opferoxidschicht thermisch auf dem Siliziumsubstrat des Silizium-auf-Isolators (SOI) aufgebaut wird und nach einem Entfernen der Opferoxidschicht die Tunnelungs-Oxidschicht abgelagert wird.
  6. Verfahren nach Anspruch 3, 4 oder 5, dadurch gekennzeichnet, dass das Auffüllen der Lochstruktur mit Siliziummaterial durch ein epitaxisches Verfahren ausgeführt wird.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass der Source-Anschluss durch ein Implantieren von Bor (B) in eine aufgefüllte Siliziumfolie gebildet wird.
  8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass der Drain-Anschluss durch ein Implantieren von Arsen (As) in die Siliziumfolie gebildet wird.
  9. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass die Tunnelungs-Oxidschicht aufgebaut wird unter Verwenden eines thermischen Aufbauverfahrens.
DE112011104041.5T 2011-04-13 2011-10-14 Flash-Speicher mit Siliziumnitridschicht zwischen Source-Anschluss und Kanal und Verfahren zu seiner Herstellung Expired - Fee Related DE112011104041B4 (de)

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102738169A (zh) 2011-04-13 2012-10-17 北京大学 一种快闪存储器及其制备方法
CN110828563B (zh) * 2018-08-13 2023-07-18 中芯国际集成电路制造(上海)有限公司 隧穿场效应晶体管及其形成方法
CN110289272B (zh) * 2019-06-28 2021-12-21 湖南师范大学 一种具有侧边pn结的复合光电探测器及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102738169A (zh) 2011-04-13 2012-10-17 北京大学 一种快闪存储器及其制备方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834793A (en) * 1985-12-27 1998-11-10 Kabushiki Kaisha Toshiba Semiconductor devices
WO2002043109A2 (de) * 2000-11-21 2002-05-30 Infineon Technologies Ag Verfahren zum herstellen eines planaren feldeffekttransistors und planarer feldeffekttransistor
US8288813B2 (en) * 2004-08-13 2012-10-16 Infineon Technologies Ag Integrated memory device having columns having multiple bit lines
US20060091467A1 (en) * 2004-10-29 2006-05-04 Doyle Brian S Resonant tunneling device using metal oxide semiconductor processing
JP4594921B2 (ja) * 2006-12-18 2010-12-08 株式会社東芝 不揮発性半導体装置の製造方法
JP2010093051A (ja) * 2008-10-08 2010-04-22 Fujitsu Microelectronics Ltd 電界効果型半導体装置
US8587075B2 (en) * 2008-11-18 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Tunnel field-effect transistor with metal source
CN101866931A (zh) * 2010-05-19 2010-10-20 中国科学院微电子研究所 半导体结构及其形成方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102738169A (zh) 2011-04-13 2012-10-17 北京大学 一种快闪存储器及其制备方法

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