DE112005001338T5

DE112005001338T5 - Verfahren und Vorrichtung zur Reduzierung falscher Fehlererkennung in einem Mikroprozessor

Info

Publication number: DE112005001338T5
Application number: DE112005001338T
Authority: DE
Inventors: Shubhendu Framingham Mukherjee; Joel Acton Emer; Steven Ann Arbor Reinhardt; Christopher Marlboro Weaver; Michael Marlborough Smith
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2004-06-17
Filing date: 2005-05-20
Publication date: 2007-06-14
Also published as: US20050283712A1; CN1969256A; TWI277861B; JP2008501191A; CN100449480C; US20050283716A1; US7555703B2; JP4448539B2; TW200619921A; WO2006007147A1; US7543221B2

Abstract

Prozessor, umfassend:
ein Dekodiermodul, um einen Befehl zu empfangen;
ein Bit, das mit dem Befehl verknüpft ist, um festzustellen, ob ein Bitzustandswechsel erfolgt ist, um den Befehl zu verfälschen, wobei das mit dem Befehl fließende Fehlerbit mit der Parität verknüpft ist;
eine Speicherstruktur, die mit dem Dekodiermodul gekoppelt ist, um den Befehl zu speichern; und
eine mit der Speicherstruktur gekoppelte Befehlsverarbeitungseinheit, welche eine Mehrzahl von Stufen zum Verarbeiten des Befehls umfaßt, wobei der Prozessor ermittelt, ob der Befehl am Commit-Punkt ein Falscher-Pfad-Befehl ist.

Description

VERWANDTE ANMELDUNGEN
Diese Anmeldung betrifft die folgenden gemeinsam übertragenen ebenfalls anhängigen Patentanmeldungen, die zugleich mit dieser unter den folgenden Titeln eingereicht wurden:
„Reducing False Error Detection In A Microprocessor By Tracking Instructions Neutral To Errors", laufende Nummer..., eingereicht am 17. Juni 2004; und „Reducing False Error Detection In A Microprocessor By Tracking Dynamically Dead Instructions", laufende Nummer..., eingereicht am 17. Juni 2004.
HINTERGRUND
Vorübergehende Fehler aufgrund von Neutronen- und Alphateilchendurchschlägen zeigen sich als bedeutsames Hindernis beim Erhöhen der Anzahl an Transistoren eines Prozessors in zukünftigen Prozeß-Technologien. Obwohl die Fehlerraten einzelner Transistoren möglicherweise nicht merklich ansteigen, wird es durch das Einbauen von mehr Transistoren in eine Vorrichtung wahrscheinlicher, dass in dieser Vorrichtung ein Fehler eintritt. Folglich wird erwartet, dass ein Beibehalten der Prozessorfehlerraten auf einem annehmbaren Niveau zunehmenden Konstruktionsaufwand erfordern wird.

Einzelbitstörungen durch vorübergehende Fehler (transient fault) sind zu einer der größten Herausforderungen in der heutigen Mikroprozessorkonstruktion geworden. Diese Fehler rühren von energiereichen Teilchen, wie zum Beispiel Neutronen aus kosmischer Strahlung und Alphateilchen aus Packaging-Materialien, her. Transistorsource- und Diffusionsknoten (transistor source and diffusion nodes) können diese Ladungen aufnehmen. Eine ausreichende Menge gespeicherter Ladung kann den Zustand eines logischen Elements, zum Beispiel einer SRAM-Zelle, eines Latches oder eines Gates, umkehren, woraus sich für den Betrieb der Schaltung ein logischer Fehler ergibt. Da diese Art von Störung keinen Dauerfehler des Gerätes zeigt, ist sie als weicher Fehler (Soft-Fehler) oder vorübergehender Fehler bekannt.

Soft-Fehler sind eine wachsende Bürde für Mikroprozessorkonstrukteure, da die Anzahl von chipintegrierten Transistoren weiterhin exponentiell zunimmt. Die unkorrigierte Bitfehlerrate pro Latch oder SRAM-Bit soll für die nächsten Technologiegenerationen ungefähr konstant bleiben oder leicht abnehmen. Daher könnte die Fehlerrate eines Mikroprozessors ohne zusätzliche Fehlerschutzmechanismen oder die Verwendung einer unempfindlicheren Technologie (zum Beispiel vollständig verarmtes Silizium auf Isolator (SOI)) in direktem Verhältnis zur Anzahl von Elementen, die einem Prozessor in jeder nachfolgenden Generation hinzugefügt werden, ansteigen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Verschiedene Merkmale der Erfindung werden aus der folgenden Beschreibung bevorzugter Ausführungsformen, wie sie in den beiliegenden Zeichnungen veranschaulicht sind, augenscheinlich, wobei in allen Zeichnungen ähnliche Bezugsziffern im Allgemeinen dieselben Bestandteile bezeichnen. Die Zeichnungen sind nicht unbedingt maßstabsgetreu, da der Schwerpunkt vielmehr auf die Veranschaulichung der Prinzipien der Erfindungen gelegt worden ist.

1 ist ein Blockdiagramm möglicher Resultate eines fehlerhaften Bits in einem Mikroprozessor.

2a–2d zeigen ein Blockdiagramm, das eine Ausführungsform der vorliegenden Erfindung darstellt, wenn ein Pi-Bit zusammen mit einem Befehlsstrompfad verwendet wird, um einen Soft-Fehler, der in einem Befehl auftritt, zu entdecken.

3 ist ein Ablaufdiagramm, das Vorgänge gemäß einer Ausführungsform der vorliegenden Erfindung darstellt.

4 ist ein Blockdiagramm, das ein beispielhaftes Computersystem abbildet, welches die vorliegende Erfindung ausführt, um Soft-Fehler zu entdecken.

AUSFÜHRLICHE BESCHREIBUNG

In der folgenden Beschreibung sind spezifische Details zum Zweck der Erklärung, nicht jedoch zur Einschränkung dargestellt, beispielsweise bestimmte Strukturen, Architekturen, Schnittstellen, Verfahren, etc., um ein klares Verständnis der verschiedenen Aspekte der Erfindung zu schaffen. Für Fachleute, die Nutzen aus der vorliegenden Offenbarung ziehen, ist jedoch offensichtlich, dass die verschiedenen Aspekte der Erfindung in anderen Beispielen, die von diesen spezifischen Details abweichen, umgesetzt werden können. In bestimmten Fällen sind Beschreibungen wohlbekannter Vorrichtungen, Schaltungen und Verfahren weggelassen worden, um die Beschreibung der vorliegenden Erfindung nicht durch unnötige Einzelheiten unverständlich zu machen.

1 zeigt mögliche Resultate eines einzelnen Bitfehlers in einem Mikroprozessor. Zunächst stellt der Mikroprozessor fest, ob ein fehlerhaftes Bit eingelesen worden ist 100. Falls ein fehlerhaftes Bit nicht eingelesen worden ist 110, wird es als gutartige Störung und somit nicht als Fehler angesehen. Falls ein fehlerhaftes Bit eingelesen worden ist, stellt der Prozessor als Nächstes fest, ob das Bit einen Fehlerschutz (error protection) aufweist 115. Es gibt mindestens drei mögliche Resultate, wenn ein fehlerhaftes Bit eingelesen worden ist. Zum Ersten wird, falls der Fehlerschutz das fehlerhafte Bit erkannt und korrigiert hat, die Störung als korrigiert angesehen 120.

Zum Zweiten, falls das Bit keinen Fehlerschutz aufweist, ermittelt der Prozessor, ob der Befehl das Ergebnis des Programms beeinträchtigen würde 125. Falls der Befehl das Ergebnis des Programms nicht beeinträchtigt, wird das fehlerhafte Bit als gutartige Störung angesehen 130. Die Störungen 110, 120 und 130 zeigen Nicht-Fehler-Zustände an, da die Störung keine Auswirkung hatte oder entdeckt und korrigiert wurde.

Falls der Befehl das Ergebnis des Programms beeinträchtigt, wird die Störung als stille Datenverfälschung (silent data corruption, SDC) angesehen 135. SDC 135 ist die heimtückischste Art von Fehler, bei der eine Störung das System dazu bringt, fehlerhafte Ergebnisse zu erzeugen. Um SDC 135 zu verhindern, können Konstrukteure grundlegende Fehlererkennungsmechanismen, wie zum Beispiel die Parität, benutzen.

Das dritte mögliche Ergebnis, wenn ein Bit einen Fehlerschutz aufweist, betrifft die Situation, in welcher der Fehler entdeckt wird 140. Mit der Fähigkeit, eine Störung zu erkennen, sie jedoch nicht zu korrigieren, verhindert das System zwar das Erzeugen ungültiger Ausgaben, kann sich jedoch nicht wiederherstellen, wenn ein Fehler eintritt. Folglich verringert eine einfache Fehlererkennung nicht die Fehlerrate, stellt jedoch ein Absturzvermeidungsverhalten bereit, und verringert dadurch Datenverfälschung. Diese Arten von Fehlern sind als erkannte, nichtbehebbare Fehler (detected unrecoverable error, DUE) bekannt.

DUE-Ereignisse werden des Weiteren danach unterteilt, ob die erkannten Fehler das Endergebnis der Ausführung beeinträchtigen würden, oder nicht. Gutartige erkannte Fehler sind als falsche DUE-Ereignisse 145, und die übrigen als echte DUE-Ereignisse 150 bekannt. In einem Mikroprozessor könnten sich falsche DUE-Ereignisse aus Durchschlägen in Falscher-Pfad-Befehlen (wrong-path instructions), falsch basierten Befehlen (falsely predicated instructions) und Richtiger-Pfad-Befehlen (correct-path instructions) ergeben, die den Endzustand des Programms nicht beeinträchtigen, einschließlich Leerbefehlen (no-ops), Prefetch-Befehlen und dynamisch unwirksamen Befehlen.

Eine Ausführungsform der Erfindung benützt einen Mechanismus zum Verringern der Fehlerraten durch Verringern der Wahrscheinlichkeit, dass eine vorübergehende Störung den Prozessor veranlaßt, einen Fehlerzustand zu melden. Um falsche DUE-Ereignisse aufzuspüren, hängt der Mikroprozessor ein Bit, das als Pi-Bit für „Possibly Incorrect" (= möglicherweise fehlerhaft) bekannt ist, an jeden Befehl und möglicherweise auch an verschiedene Hardwarestrukturen. Wird ein Fehler entdeckt, setzt die Hardware das Pi-Bit des betroffenen Befehls, anstatt den Fehler anzuzeigen. Später kann die Hardware durch Prüfen des Pi-Bits und Feststellen der Art des Befehls entscheiden, ob tatsächlich ein sichtbarer Fehler aufgetreten ist.

Das Unterscheiden falscher Fehler von echten Fehlern ist kompliziert. Der Prozessor kann eventuell nicht über genügend Informationen verfügen, um diese Entscheidung an dem Punkt, an dem er den Fehler entdeckt, zu machen. Erkennt die Befehlswarteschlange zum Beispiel einen Fehler in einem Befehl, ist sie möglicherweise nicht imstande festzustellen, ob der Befehl ein Falscher-Pfad-Befehl war, oder nicht. Folglich muß der Prozessor die Fehlerinformation in der Pipeline weiterleiten, und den Fehler wieder vorbringen, wenn er genügend Informationen hat, um diese Unterscheidung zu treffen.

Um die Fehlerinformation zwischen unterschiedlichen Teilen der Mikroprozessorhardware weiterzuleiten, verwendet das System das Pi-Bit. Das Pi-Bit ist mit jedem Befehl logisch verknüpft, während dieser von der Dekodierung bis zur Deaktivierung fließt.

2a–2d zeigen eine Ausführungsform, in der ein Pi-Bit entlang eines Befehlsstrompfads verwendet wird, um einen Soft-Fehler, der in einem Befehl auftritt, zu entdecken. Im Fall eines Befehls wird das Pi-Bit an den Befehl gehängt und anfänglich auf Null gesetzt, wenn der Befehl dekodiert wird 200. Das Pi-Bit wird geleert, um die Abwesenheit irgendwelcher Fehler in dem Befehl anzuzeigen. Während der Befehl durch die Pipeline 205 fließt, wird er mehrfach umgewandelt, um sich an die Maschine anzupassen, und in viele verschiedene Speicherstrukturen, wie zum Beispiel eine Befehlswarteschlange, geschrieben und aus diesen wieder ausgelesen.
Empfängt eine Befehlswarteschlange 210 den Befehl, speichert sie das Pi-Bit zusammen mit dem Befehl ab. Trägt der Befehl eine Einzelbitstörung, wird ein Prüfbitfehler angezeigt. Beim Entdecken eines Fehlers setzt die Befehlswarteschlange 210 das Pi-Bit des betroffenen Befehls auf Eins, anstatt eine Maschinenprüfausnahme (machine check exuption) auszulösen. Danach wird der Befehl ausgegeben und fließt die Pipeline 205 hinunter.
Fehlerprüfungen und Aktualisierungen des Pi-Bits können auch in mehreren Phasen der Pipeline und/oder in verschiedenen Strukturen im Lauf der Befehlsausführung verwendet werden. Fehlerprüflogik kann die Form von Paritätsüberwachern oder verschiedenen anderen Fehlererkennungsverfahren annehmen, die bekannt oder anderweitig verfügbar sind. Des Weiteren können Fehlererkennungs- und Korrekturverfahren in diesen verschiedenen Phasen oder unterschiedlichen Strukturen verwendet werden, wobei im Fall eines nichtbehebbaren Fehlers das Pi-Bit gesetzt wird.
Schließlich wird sich der Befehl binden (commit) 215. In der Bindungsphase (commit stage) weist die Commit-Hardware genügend Informationen auf, um zu ermitteln, ob der Befehl ein Falscher-Pfad-Befehl war. Ist dies der Fall, kann der Prozessor das Pi-Bit ignorieren, wodurch er ein falsches DUE-Ereignis vermeidet, falls das Bit gesetzt war. Ist dies nicht der Fall, hat der Prozessor die Auswahlmöglichkeit, am Commit-Punkt 215 des Befehls den Maschinenprüffehler auszulösen.
Der Pi-Bit-Mechanismus kann auch verallgemeinert werden, indem das Pi-Bit an verschiedene Objekte, die durch die Pipeline 205 fließen, angehängt wird, solange die Pi-Bits korrekt von Objekt zu Objekt weitergeleitet werden. Zum Beispiel laden viele Mikroprozessoren typischerweise mehrere Befehle gemeinsam, wobei diese Strukturen manchmal auch Blöcke oder Segmente genannt werden. Blöcke fließen durch das Vorderende (front end) der Pipeline, bis sie dekodiert werden. Ein Pi-Bit kann an jeden Ladeblock angehängt werden. Trifft der Block auf einen Fehler, kann der Prozessor das Pi-Bit des Blocks setzen. Wenn anschließend der Block in mehrere Befehle dekodiert wird, kann der Prozessor den Pi-Bit-Wert des Blocks kopieren, um das Pi-Bit jedes Befehls zu initialisieren. Somit kann der Prozessor das Pi-Bit verwenden, um falsche DUE-Ereignisse in Strukturen am Vorderende der Pipeline zu vermeiden, bevor einzelne Befehle dekodiert werden.
In einer anderen Ausführungsform kann der Prozessor Pi-Bit-Informationen von Befehlen auf Registerspeicher übertragen, und dadurch falsche DUE-Ereignisse vermeiden, die aus dynamisch unwirksamen Befehlen in einer Registerdatei entstehen. Anstatt einen Fehler auszulösen, falls das Pi-Bit eines Befehls gesetzt ist, kann der Prozessor das Pi-Bit des Befehls auf den Zielregisterspeicher übertragen, den er beschreibt. Falls keine nachfolgenden Befehle diesen Registerspeicher lesen, wird das Pi-Bit des Registerspeichers nicht überprüft, und somit kann der Prozessor einen Fehler in einem direkten dynamisch unwirksamen (first-level dynamically dead, FDD-)Befehl, der den Registerspeicher beschrieb, verhindern. Liest hingegen ein nachfolgender Befehl einen Registerspeicher mit gesetztem Pi-Bit, kann der Prozessor einen Fehler anzeigen.
Alternativ dazu kann ein Befehl, der den Registerspeicher liest, die Pi-Bits aller seiner Quellregisterspeicher in eine ODER-Beziehung mit seinem eigenen Pi-Bit bringen und entlang der Pipeline mitnehmen, anstatt einen Fehler auszulösen, falls das Pi-Bit eines Registerspeichers gesetzt ist. Diese Ausführungsform würde das Pi-Bit entlang Abhängigkeitsketten weiterleiten und einem Prozessor ermöglichen, auch vorübergehend dynamisch unwirksame (transitively dynamically dead, TDD-)Befehle aufzuspüren. Ein Weg, TDD-Befehle aufzuspüren, ist der, den Fehler nur auszulösen, wenn ein Prozessor mit dem Speichersystem oder den I/O-Vorrichtungen zusammenarbeitet. Wenn das Pi-Bit in jeder Struktur in einem Prozessor, ausgenommen Pufferspeicher und Hauptspeicher, vorhanden ist, und man derselben Vererbungsregel für Pi-Bits folgt, die oben beschrieben ist, können auch falsche Fehler in TDD-Befehlen vermieden werden. Um dies zu erreichen, würde das System Fehler nur anzeigen, wenn ein Speicherbefehl 220 oder ein I/O-Zugriff im Begriff ist, seine Daten an die Pufferspeicher, Speichersysteme oder I/O-Vorrichtungen zu binden. Diese Ausbreitung (propagation) würde nicht nur falsche DUE für TDD-Befehle in der Registerdatei, sondern auch in anderen Strukturen entlang der Pipeline, durch welche die Befehle und Werte fließen, vermeiden.
In einer anderen Ausführungsform kann der Prozessor das Pi-Bit von einem Befehl oder einem Registerspeicher auf Speicherwerte übertragen, um falsche DUE-Ereignisse in Speicherstrukturen, wie zum Beispiel Speicherpuffern und Caches 220, aufzuspüren. Der Prozessor kann an jeden Pufferspeicherblock ein Pi-Bit anhängen, und wenn ein Speicherbefehl eine Adresse ausliest, kann der Prozessor das Pi-Bit des Speicherbefehls auf den Pufferspeicherblock übertragen. Wenn in der Folge ein Ladebefehl 225 den Pufferspeicherblock ausliest, könnte er entweder das Pi-Bit überprüfen, oder das Pi-Bit auf den Registerspeicher 213, den er lädt, übertragen. Wird das Pi-Bit auf den Registerspeicher 213 übertragen, kann der Prozessor auch vermeiden, falsche DUE-Ereignisse, die aus dynamisch unwirksamen Speicherwerten entstehen, anzuzeigen.
Falls ein System alternativ dazu Pi-Bits im gesamten Prozessorchip und Speichersystem aufwiese, könnte der Prozessor über den Speicher falsche Fehler sowohl in FDD- als auch in TDD-Befehlen aufspüren. In diesen Fällen würde ein Fehler nur dann ausgelöst, wenn der Prozessor einen I/O-Zugriff (zum Beispiel einen nicht gepufferten Lade- oder Speicherbefehl) ausführt, dessen Pi-Bit gesetzt ist. Dies ermöglicht Konstrukteuren, in einem Multiprozessorsystem mit gemeinsamem Speicher, Fehler über mehrere Prozessoren hinweg aufzuspüren.
Im Allgemeinen kann das Pi-Bit somit an jedes Objekt, das durch die Pipeline fließt, oder an jede Hardwarestruktur angehängt werden, wobei die Granularität des Pi-Bits jedoch von der Umsetzung abhängt. Wird ein Pi-Bit zum Beispiel an einen 64-Bit-Registerspeicherwert angehängt, so kann ein einzelnes Pi-Bit nur anzeigen, dass ein Fehler in einem der 64 Bits erfolgt sein könnte. Gibt es alternativ dazu ein Pi-Bit für jedes Byte, so kann der Prozessor feststellen, in welchem Byte unter den 64 Bits ein Fehler aufgetreten sein kann.
3 ist ein Ablaufdiagramm, das eine Ausführungsform eines Verfahrens zum Erkennen von Soft-Fehlern darstellt. In dieser speziellen Ausführungsform veranschaulicht das Ablaufschema 300 einen Fall, in dem ein Prozessor feststellt, ob ein Befehl ein Falscher-Pfad-Befehl ist. Zunächst wird, wenn ein Befehl dekodiert wird 305, ein Pi-Bit mit dem Befehl verknüpft 310 und anfänglich auf Null gesetzt. Durch das anfängliche Setzen des Pi-Bits auf Null, wird die Abwesenheit jeglicher Fehler in dem Befehl angezeigt. Dann wird der Befehl zusammen mit dem Pi-Bit in die Pipeline eingereiht 315. Während der Befehl durch die Pipeline fließt, wird er viele Male umgewandelt, um sich an die Maschine anzupassen, und auf viele verschiedene Speicherelemente geschrieben und aus diesen wieder ausgelesen.
Während der Zeit, in welcher der Befehl durch eine Pipeline fließt, kann der Befehl einen Einzelbitfehler speichern, und ein Prüfbitfehler kann für diesen Befehl angezeigt (flagged) werden 320. Falls ein Fehler für den Befehl entdeckt wurde, kann die Pipeline das Pi-Bit des betroffenen Befehls auf Eins setzen 325, anstatt eine Maschinenprüfausnahme auszulösen, und schließlich wird sich der Befehl binden 330. Falls kein Fehler entdeckt wurde, wird sich der Befehl schließlich binden 330. Die Commit-Hardware kann dann ermitteln, ob der Befehl ein Falscher-Pfad-Befehl war 335. Falls der Befehl als Falscher-Pfad-Befehl erkannt wird, wird das Pi-Bit ignoriert 340, andernfalls hat der Prozessor die Auswahlmöglichkeit, einen Fehler, zum Beispiel einen Maschinenprüffehler, auszulösen 345.
4 stellt eine typische Systemausführung zum Erkennen von Soft-Fehlern dar. Es ist ein Computer 400 gezeigt, in dem ein Prozessor 405 als einzelner oder einer aus einer Mehrzahl von Prozessoren, welche die Zentraleinheit (CPU) oder -Einheiten des Computers 400 umfassen, arbeitet. Typischerweise wird der Prozessor 405 mit Hilfe eines einzigen Chips integrierter Schaltkreise ausgeführt. Der Prozessor 405 kann einen Ausführungs-(Verarbeitungs-)Kern 410 aufweisen, der eine oder mehrere Ausführungseinheiten aufweist. Ein Abschnitt des Prozessors 405 ist speziell dafür vorgesehen, eine Befehlsverarbeitungsvorrichtung 415 zu umfassen. Die Befehlsverarbeitungsvorrichtung 415 ist als mit dem Kern 410 gekoppelt abgebildet.
Die Erfindung wird gemäß der obigen Beschreibung ausgeführt, um einen Befehl im Kern 410 auszuführen. Der Speicher kann chipintern (wie durch den chipintegrierten Speicher 420 gezeigt ist) oder chipextern (wie durch den chipexternen Speicher 425 gezeigt ist) angeordnet sein. Typischerweise kann chipinterner Speicher ein Pufferspeicher oder ein Teil des Hauptspeichers (RAM) sein. Der chipexterne Speicher umfaßt typischerweise den Hauptspeicher (sowie chipexternen Pufferspeicher, falls vorhanden) und andere Speichervorrichtungen, wie zum Beispiel ein Plattenspeichermedium. Sowohl der chipinterne Speicher 420 als auch der chipexterne Speicher 425 können entweder einzeln oder getrennt mit verschiedenen Vorrichtungen, wie zum Beispiel einer Audioschnittstellenvorrichtung 430, verbunden sein. Es ist jedoch anzumerken, dass die Erfindung auch auf andere Weise gestaltet sein kann, um die Befehle zur Ausführung durch den Kern 410 zu verarbeiten.
Der Pi-Bit-Mechanismus verringert die Anzahl falscher DUE-Ereignisse, indem er die Anzahl falscher Fehler verringert. In Abwesenheit eines Fehlererkennungsmechanismus hätten solche Fehler das Endergebnis eines Programms nicht beeinträchtigt. Eine Störung, die das Ergebnis eines dynamisch unwirksamen Befehls betrifft, würde zum Beispiel die endgültige Programmausgabe nicht verändern, könnte jedoch trotzdem von der Hardware als ein Fehler gekennzeichnet werden. Um das Anzeigen solcher falschen Fehler zu vermeiden, verändert der Pi-Bit-Mechanismus die Fehlererkennungslogik einer Pipeline, damit die betroffenen Befehle und Daten über das Pi-Bit als möglicherweise fehlerhaft markiert werden, anstatt dass sofort ein Fehler angezeigt wird. Dadurch zeigt der Prozessor nur dann einen Fehler an, falls später festgestellt wird, dass der möglicherweise fehlerhafte Wert die Ausgabe des Programms beeinträchtigen hätte können.
In einigen Ausführungsformen verbreitet das Pi-Bit Fehlerinformationen, so dass der Fehler zu einem späteren Zeitpunkt wieder aufgebracht werden kann, wenn der Prozessor feststellen kann, ob der Fehler tatsächlich ein falscher oder ein echter Fehler war. Somit kann der Pi-Bit-Mechanismus die Erkennung eines Fehlers vom Anzeigen (flagging) des Fehlers entkoppeln. Dies gibt einem Mikroprozessorkonstrukteur die Möglichkeit, den Fehler entweder bei der Verwendung eines Werts, oder wenn das Pi-Bit für einen Wert den Gültigkeitsbereich verläßt, aufzubringen.
Ein anderer Vorteil bei manchen Ausführungsformen ist der, dass die Paritätsüberwacher, welche die Störungen entdecken, nicht an jedem Ort die zusätzliche Hardware aufweisen, die nötig ist, um eine Maschinenprüfausnahme auszulösen. Statt dessen wird der Fehler im Pi-Bit weitergetragen. Die Commit-Hardware wäre der einzige Ort, an dem die Hardware zum Auslösen der Maschinenprüfausnahme erforderlich wäre.
In der folgenden Beschreibung sind spezifische Details zum Zweck der Erklärung, nicht jedoch zur Einschränkung dargestellt, wie z.B. bestimmte Strukturen, Architekturen, Schnittstellen, Verfahren, etc., um für ein genaues Verständnis der verschiedenen Aspekte der Erfindung zu sorgen. Für Fachleute, die Nutzen aus der vorliegenden Offenbarung ziehen, ist jedoch offensichtlich, dass die verschiedenen Aspekte der Erfindung in anderen Beispielen, die von diesen spezifischen Details abweichen, umgesetzt werden können. In bestimmten Fällen sind Beschreibungen wohlbekannter Vorrichtungen, Schaltungen und Verfahren ausgelassen worden, um die Beschreibung der vorliegenden Erfindung nicht durch unnötige Einzelheiten unverständlich zu machen.
Zusammenfassung
Verfahren zum Verringern falscher Fehlererkennung in Mikroprozessoren. Ein Pi-Bit wird mit einem Befehl über einen Befehlsstrompfad verbreitet. Wenn ein Prüfbitfehler entdeckt wird, wird das Pi-Bit gesetzt, anstatt eine Maschinenprüfausnahme (machine check exception) auszulösen. Beim Erreichen eines Commit-Punktes kann der Prozessor dann feststellen, ob sich der Befehl auf einem falschen Pfad befand.

Claims

Prozessor, umfassend: ein Dekodiermodul, um einen Befehl zu empfangen; ein Bit, das mit dem Befehl verknüpft ist, um festzustellen, ob ein Bitzustandswechsel erfolgt ist, um den Befehl zu verfälschen, wobei das mit dem Befehl fließende Fehlerbit mit der Parität verknüpft ist; eine Speicherstruktur, die mit dem Dekodiermodul gekoppelt ist, um den Befehl zu speichern; und eine mit der Speicherstruktur gekoppelte Befehlsverarbeitungseinheit, welche eine Mehrzahl von Stufen zum Verarbeiten des Befehls umfaßt, wobei der Prozessor ermittelt, ob der Befehl am Commit-Punkt ein Falscher-Pfad-Befehl ist.
Prozessor nach Anspruch 1, wobei das Bit auf einen ersten Wert initialisiert wird, um die Abwesenheit etwaiger Fehler in dem Befehl anzuzeigen.
Prozessor nach Anspruch 1, wobei die Speicherstruktur eine Befehlswarteschlange ist.
Prozessor nach Anspruch 2, wobei die Speicherstruktur das Fehlerbit des Befehls beim Erkennen eines Fehlers auf einen zweiten Wert setzt.
Prozessor nach Anspruch 4, wobei der Befehl und das Bit durch die Mehrzahl von Stufen fließen.
Prozessor nach Anspruch 5, wobei sich der Befehl mit dem Bit auf seinem zweiten Wert bindet.
Prozessor nach Anspruch 6, wobei der Prozessor das Bit ignoriert, falls der Befehl ein Falscher-Pfad-Befehl ist.
Prozessor nach Anspruch 6, wobei der Prozessor einen Maschinenprüffehler auslöst, falls der Befehl kein Falscher-Pfad-Befehl ist.
Prozessor nach Anspruch 1, wobei die Befehle Blöcke sein können, und jedes Bit an jeden geladenen Block angehängt wird.
Prozessor nach Anspruch 9, wobei der Block in mehrere Befehle dekodiert wird, wobei der Prozessor den Bitwert des Blocks zu jedem der Mehrzahl von Befehlen kopiert.
Prozessor nach Anspruch 1, wobei der Prozessor das Bit des Befehls an einen Zielregisterspeicher überträgt.
Prozessor nach Anspruch 11, wobei das Bit des Registerspeichers nicht überprüft wird, falls keine nachfolgenden Befehle den Zielregisterspeicher auslesen.
Prozessor nach Anspruch 11, wobei die Bits aller Befehlsursprungsregisterspeicher mit dem eigenen Bit des Befehls in eine logische ODER-Beziehung gebracht werden, um ein Einzelbit bereitzustellen.
Prozessor nach Anspruch 1, wobei der Prozessor das Bit von einem Befehl auf ein Speichermodul überträgt.
Prozessor nach Anspruch 14, wobei der Prozessor jedem Pufferspeicherblock ein Bit anhängt, wobei der Prozessor bei einem Speicherbefehl, der eine Adresse schreibt, das Bit des Speicherbefehls auf den Pufferspeicherblock überträgt.
Prozessor nach Anspruch 14, wobei ein Ladebefehl den Pufferspeicherblock einliest, entweder, um das Bit zu überprüfen, oder um das Bit an den Registerspeicher, den er lädt, zu übertragen.
Prozessor nach Anspruch 1, wobei das Bit ein Pi-Bit ist.
Verfahren umfassend: Dekodieren eines Befehls; Laden eines Bits zusammen mit dem Befehl, wobei das Bit mit einer Parität für den Befehl verknüpft ist; Einreihen des Befehls; Propagieren des Befehls durch Stufen einer Pipeline, um den Befehl zu verarbeiten; und Ermitteln, ob der Befehl am Commit-Punkt ein Falscher-Pfad-Befehl ist.
Verfahren nach Anspruch 18, des Weiteren umfassend das Ignorieren des Bits, falls der Befehl ein Falscher-Pfad-Befehl ist.
Verfahren nach Anspruch 19, des Weiteren umfassend das Auslösen eines Maschinenprüffehlers, falls der Befehl kein Falscher-Pfad-Befehl war.
Vorrichtung umfassend: ein Dekodiermodul zum Empfangen einer Eingabe; ein Speicherelement zum Speichern eines Erkennungsbits, das mit der Eingabe verknüpft ist, um festzustellen, ob ein Bitzustandswechsel eingetreten ist, um die Eingabe zu verfälschen; eine Befehlswarteschlange zum Verarbeiten der Eingabe; ein Befehlsstrompfad zum Propagieren des Flusses von Eingaben durch mehrere Stufen; und ein Commit-Modul, um zu bestimmen, ob sich die Eingabe auf einem falschen Pfad befindet.
Vorrichtung nach Anspruch 21, wobei das Erkennungsbit ein Pi-Bit ist.
Vorrichtung nach Anspruch 22, wobei das Erkennungsbit mit einer Parität für den Befehl verknüpft ist.
Vorrichtung nach Anspruch 21, wobei das Erkennungsbit auf einen ersten Wert initialisiert wird, um die Abwesenheit etwaiger Fehler in der Eingabe anzuzeigen.
Vorrichtung nach Anspruch 24, wobei die Befehlswarteschlange das Erkennungsbit der Eingabe beim Erkennen eines Fehlers auf einen zweiten Wert setzt.
Vorrichtung nach Anspruch 25, wobei die Eingabe ausgegeben wird und durch die Mehrzahl von Stufen des Befehlsstrompfades fließt.
Vorrichtung nach Anspruch 25, wobei sich die Eingabe mit dem Erkennungsbit auf seinem zweiten Wert bindet.
Vorrichtung nach Anspruch 27, wobei die Vorrichtung das Erkennungsbit ignoriert, falls das Commit-Modul feststellt, dass die Eingabe eine Falscher-Pfad-Eingabe ist.
Vorrichtung nach Anspruch 28, wobei die Vorrichtung einen Maschinenprüffehler auslöst, falls das Commit-Modul feststellt, dass die Eingabe keine Falscher-Pfad-Eingabe ist.
System umfassend: – einen chipexternen Speicher zum Speichern einer Eingabe vor dem Laden; – einen Prozessor, der mit dem chipexternen Speicher gekoppelt ist, wobei der Prozessor des Weiteren umfaßt: – ein Dekodiermodul zum Empfangen der Eingabe; – ein Speicherelement zum Speichern eines Bits, das mit der Eingabe verknüpft ist; – eine Befehlswarteschlange zum Verarbeiten der Eingabe; – einen Befehlsstrompfad zum Propagieren des Eingabeflusses durch Stufen; und – ein Commit-Modul, um festzustellen, ob sich die Eingabe auf einem falschen Pfad befindet.
System nach Anspruch 30, des Weiteren umfassend eine Audioschnittstelle, die mit dem chipexternen Speicher gekoppelt ist.
System nach Anspruch 30, wobei das Bit ein Pi-Bit ist.
System nach Anspruch 30, wobei das Bit feststellt, ob ein Bitzustandswechsel eingetreten ist, um die Eingabe zu verfälschen.
System nach Anspruch 33, wobei der Bitzustandswechsel die Parität betrifft.
System nach Anspruch 30, wobei das Bit auf einen ersten Wert initialisiert wird, um die Abwesenheit etwaiger Fehler in der Eingabe anzuzeigen.
System nach Anspruch 35, wobei die Befehlswarteschlange das Bit der Eingabe beim Erkennen eines Fehlers auf einen zweiten Wert setzt.
System nach Anspruch 36, wobei die Eingabe ausgegeben wird und durch die Mehrzahl von Stufen des Befehlsstrompfades fließt.
System nach Anspruch 36, wobei sich die Eingabe mit dem Bit auf seinem zweiten Wert bindet.
System nach Anspruch 38, wobei das System das Bit ignoriert, falls das Commit-Modul feststellt, dass die Eingabe eine Falscher-Pfad-Eingabe ist.
System nach Anspruch 39, wobei das System einen Maschinenprüffehler auslöst, falls das Commit-Modul feststellt, dass die Eingabe keine Falscher-Pfad-Eingabe ist.
System nach Anspruch 30, des Weiteren umfassend einen chipinternen Speicher.
System nach Anspruch 41, des Weiteren umfassend eine Audioschnittstellenvorrichtung, die mit dem chipinternen Speicher gekoppelt ist.