DE10304447B4

DE10304447B4 - Verfahren zur Handhabung von Datenfehlern in einem Prozessor mit Pipeline und derartiger Prozessor

Info

Publication number: DE10304447B4
Application number: DE10304447A
Authority: DE
Inventors: Eric Fort Collins Delano
Original assignee: Hewlett Packard Development Co LP
Current assignee: Hewlett Packard Development Co LP
Priority date: 2002-02-27
Filing date: 2003-02-04
Publication date: 2006-11-02
Anticipated expiration: 2023-02-05
Also published as: US20030163763A1; US6941489B2; DE10304447A1

Abstract

Verfahren zur Handhabung von Datenfehlern bei der Ausführung eines Programms in einem Prozessor (10) mit einer Pipeline, der eine Registeranordnung (12) mit einer Mehrzahl von Registern aufweist, mit folgenden Schritten für jeden Zyklus des Prozessors (10):
falls der Zyklus keinem Prüfpunkt entspricht, Speichern einer Kopie von Daten, die in einem Register der Registeranordnung (12) enthalten sind, in einem Puffer, falls neue Daten in das Register einzuschreiben sind;
falls der Zyklus einem Prüfpunkt entspricht, Überprüfen des Prozessors (10) auf Datenfehler aufgrund eines verfälschten spekulativen Schreibvorgangs in die Registeranordnung (12);
falls ein Datenfehler vorliegt, Übertragen der in dem Puffer (20) seit einem vorhergehenden Prüfpunkt gespeicherten Daten von dem Puffer (20) an die Registeranordnung (12); und
Zurücksetzen der Programmausführung auf einen Zyklus, der einem vorhergehenden Prüfpunkt entspricht, wobei der Abstand aufeinanderfolgender Prüfpunkte von der Speichergröße des Puffers (20) abhängt.

Description

Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Handhabung von Datenfehlern bei der Ausführung eines Programms in einem Prozessor mit Pipeline sowie auf einen Prozessor mit Pipeline zur Handhabung von Datenfehlern bei der Ausführung eines Programms in dem Prozessor.
Moderne Rechensysteme verwenden verschiedene Hardware- und Softwaretechniken, um interne Datenfehler zu erfassen. Eine solche Technik, die in RAID-I/O-Bauelementen (I/O = input/output = Eingabe/Ausgabe) verwendet wird, umfaßt mehrere redundante CPUs (CPU = Central Processing Unit = zentrale Verarbeitungseinheit), um eine Verarbeitung zu duplizieren. Die Ergebnisse werden verglichen und, wenn sie identisch sind, wird eine Entscheidung gefällt, ob die Daten fehlerfrei sind. Wenn Fehler erfaßt werden, wird dahingehend eine Entscheidung gefällt, welches der redundanten Bauelemente korrekt ist.
Bei RISC-Prozessoren sind redundante Verarbeitungskerne manchmal auf einem gemeinsamen Chip implementiert, um in ähnlicher Weise redundante Fehlerprüfungstechniken zu liefern. Eine Redundanz kann auch bei Bauelementen auf unterer Ebene verdoppelt werden (z. B. einer ALU), um ähnliche Fehlererfassungsfähigkeiten für Paritätsebenenentscheidungen zu liefern. Die RISC-Prozessoren implementieren manchmal auch einen Fehlerkorrekturcode, wie z. B. in Verbindung mit Cache-Einträgen. Die Datenfehler innerhalb der Zufalls- und Spekulativlogik der RISC-Prozessoren sind jedoch besonders schwierig zu erfassen, und es gibt keine praktischen Fehlerkorrekturtechniken, die für Operationen wie z. B. einen Vorabruf, eine Sprungvorhersage und ein Umgehen, geeignet sind.
Es kann viele Ursachen für Datenfehler in RISC-Prozessoren geben. Kosmische Strahlenpartikel können beispielweise ein Bit innerhalb eines logischen Zwischenspeichers des Prozessors kippen. Eine dynamische Logik und Speicherungsknoten sind besonders für kosmische Partikel und Alphapartikel anfällig, die interne Speicherungszellen stören. Selbst statische logische Bauelemente (z. B. NOR-Gatter) können Fehler oder ein Rauschen aufgrund von kosmischen Partikeln aufweisen.
Dementsprechend existieren bekannte Techniken, die logische Fehler und dergleichen in von RISC-Prozessoren „erfassen" können. Nichtsdestotrotz erschweren redundante Erfassungstechniken häufig eine Zeitgebungs- und Umgehungslogik; es kann beispielsweise bis zu drei Extrazyklen dauern, um einen Vergleich zwischen redundanten Bauelementen auszuführen, was die Schreib-Zurück-Logik von parallelen Pipelines in hohem Maße erschweren kann.
Außerdem ist die „Wiedergewinnung", die Datenfehlern zugeordnet ist, im Stand der Technik ziemlich schwierig und aufwendig. Häufig involviert diese Wiedergewinnung beispielsweise ein Analysieren und Wählen, welches der zwei redundanten Bauelemente als die geeigneten Daten zu verwenden ist. Im Stand der Technik sind sogar drei redundante Bauelemente implementiert, um bei dieser Analyse und Wahl zu helfen. Es sind daher Verbesserungen erforderlich, um die Datenwiedergewinnung im Falle von logischen Fehlern bei modernen Prozessoren zu erleichtern. Ein Merkmal der Erfindung ist, eine Wiedergewinnungslogik innerhalb des RISC-Prozessors zu schaffen, um verlorene oder verfälschte Daten, die an die Registerdateien geschrieben wurden, wieder zu erfassen. Andere Merkmale der Erfindung sind der Beschreibung, die nun folgt, zu entnehmen.

Die US 6,065,107 A offenbart ein System zum Wiederherstellen von Registerdaten in einem Pipeline-Datenverarbeitungssystem, wobei die Daten an einer Adresse einer Registerdatei gespeichert werden. Die Adresse und der Dateninhalt werden zusätzlich in einem Backup-Register gespeichert. Im Fall einer Ausnahmebedingung nach der Speicherung der Daten in der Registerdatei kann die Registerdatei inkorrekte Daten enthalten. Das Backup-Register enthält eine Kopie der „korrekten" Daten, die vorher in der Registerdatei gespeichert waren, so dass die Registerdatei auf einen Zustand vor der Ausnahme zurückgebracht werden kann, indem die korrekten Daten von dem Backup-Register in die Registerdatei geladen wird. Der Betrieb der Registerdatei kann dann erneut gestartet werden, z.B. durch Wiederholen des Befehls, der ursächlich zu der Ausnahme führte.

Die US 5,692,121 A beschreibt ein Verfahren, um ein Prozessorsystem gegenüber Schaltungsausfällen immun zu machen, die durch externes Rauschen hervorgerufen werden. Hierfür werden gespiegelte Prozessoren sowie eine Wiedergewinnungseinheit verwendet.

Es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren und eine Vorrichtung zu schaffen, die im Falle von logischen Fehlern bei der Programmverarbeitung innerhalb eines Prozessors verlorene oder verfälschte Daten, die aufgrund des logischen Fehlers aufgetreten sind und in die Register einer Registeranordnung geschrieben wurden, wiedergewinnen bzw. korrigieren kann.

Diese Aufgabe wird durch ein Verfahren nach Anspruch 1 und durch einen Prozessor nach Anspruch 9 gelöst.

Die Erfindung umfaßt bei einem Aspekt eine Methodik zum Ausführen eines zusätzlichen Lesevorgangs von einer Registerdatei (Register File; auch als Registeranordnung bezeichnet) vor dem Schreiben in diese Registerdatei. Die Daten von dem zusätzlichen Lesevorgang werden in einem Puffer gespeichert (z. B. einer anderen Registerdatei). Nach einem Zeitraum – der hierin als „Prüfpunkt" (Checkpoint) definiert ist – wird eine Prüfung vorgenommen, ob Datenfehler aufgetreten sind; wenn keine Fehler vorhanden sind, wird der Puffer geräumt, und die Verarbeitung wird wie üblich fortgesetzt; wenn Fehler vorhanden sind, wird die Registerdatei erneut mit Inhalten aus dem Puffer beschrieben und der Programmzähler wird auf den vorherigen Prüfpunkt zurückgesetzt, woraufhin die Verarbeitung die Programmanweisungen vom letzten Prüfpunkt erneut ausführt. Die Verwendung von Prüfpunkten der Registerdatei kann zu vorbestimmten Zeitpunkten, z. B. alle 100 Zyklen, auftreten. Die Prüfpunktperiode kann durch die Speichergröße des Puffers definiert sein. Typischerweise weist dieser Puffer einen Bruchteil der Speicherkapazität der Registerdatei auf, da an jedem Prüfpunkt ein Räumen auftritt. Der Puffer kann beispielsweise, im Vergleich zu 128 Registern, zwanzig Register in der Registerdatei umfassen. Die Registerdatei der Erfindung kann einen zusätzlichen Leseport mit der Registerdatei nutzen, um einen zusätzlichen Lesevorgang auszuführen. Nach bestimmten Aspekten kann die Erfindung den zusätzlichen Lesevorgang für jeden Schreibvorgang an die Registerdatei ausführen. Alternativ kann die Erfindung den zusätzlichen Lesevorgang für einen Teilsatz der Schreibvorgänge an die Registerdatei ausführen.

Die Erfindung schützt so den Prozessor vor versehentlichen Datenfehlern, wie z. B. einem verfälschten spekulativen Schreibvorgang an die Registerdatei. Am Ende jeder Pipeline, die von Fachleuten häufig als „Schreib-Zurück"-Stufe identifiziert wird, wird die Registerdatei beschrieben. Eine Verzögerung bei der Schreib-Zurück-Stufe erhöht die Umgehungslogik. Dementsprechend entwirft die Erfindung die Registerdatei vorzugsweise bei normalen Schreib-Zurück-Operationen; es wird jedoch eine Sicherungskopie des betroffenen Registers innerhalb des Puffers im Falle von Datenfehlern gemacht. Bei einem Aspekt tritt die Verwendung von Prüfpunkten nach jeder feststehenden Anzahl von Zyklen auf; ein größerer Puffer erhöht die Zeitscheibe, die zur Wiedergewinnung und zwischen den Prüfpunkten verfügbar ist. Vor jedem Registerschreibvorgang wird der bisherige Wert gelesen und im Puffer gespeichert. An jedem Prüfpunkt können daher die älteren Daten erneut an die Registerdatei geschrieben werden, so daß das Programm auf eine bisherige Prüfpunktposition zurückgreifen kann (Backup) (z. B. über den Programmzähler), um die Anweisungen erneut auszuführen. Die Erfindung umgeht daher Fehler, die durch zufällige kosmische Strahlen oder Alphapartikel in der Prozessorlogik verursacht wurden.

Bei noch einem anderen Aspekt umgeht die Erfindung eine zusätzliche Umgehungslogik, die ansonsten aufgrund des zusätzlichen Lesevorgangs erforderlich wäre, indem die Registerdatei während einer Pipelineausführung der Instruktionen zum gleichen Zeitpunkt wie die Anweisungsoperanden gelesen werden. In bestimmten RISC-Prozessoren existiert bereits eine Umgehungslogik, um dies zu erreichen. Dementsprechend kann der zusätzliche Lesevorgang der Erfindung kurz vor der Ausführungsstufe der Pipeline ausgeführt werden, da das Register, das durch die Anweisung impliziert wurde, soeben identifiziert worden ist.

Bei noch einem weiteren Aspekt nutzt die Erfindung ihren vorhandenen Schreibport, um Daten vom Puffer in die Registerdatei wiederzugewinnen; bei einem weiteren Aspekt wird eine zusätzliche Registerdatei-Schreibport verwendet. Vorzugsweise weist die Registerdatei einen zusätzlichen Leseport auf, um den zusätzlichen Lesevorgang auszuführen.

Vorzugsweise wird ein Fehlerkorrekturcode in Verbindung mit dem Puffer verwendet.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erörtert. Es zeigen:
1 eine schematische Darstellung einer Registerdatei-Prüfpunktarchitektur der Erfindung;
2 eine Registerdateiprüfpunktverwendung in einem Flußdiagramm gemäß der Erfindung; und
3 eine Prüfpunkt-Zeitgebung gemäß Erfindung.
1 zeigt eine Registerdatei-Prüfpunktarchitektur 10, die zur Verwendung mit der Erfindung geeignet ist. Die Architektur bzw. der Prozessor 10 kann z. B. als ein Hochleistungs-RISC-Prozessor funktionieren, der eine Registerdatei 12 mit 128 64-Bit-Registern verwendet. Die Registerdatei 12 weist mehrere Schreibports auf, die durch einen Schreibmultiplexer 14 verarbeitet werden, und mehrere Leseports, die durch einen Lesemultiplexer 16 verarbeitet werden. Ein Leseport 18 zur Registerdatei 12 kann verwendet werden, um auf Daten von der Registerdatei 12 zuzugreifen oder um Daten von derselben für eine vorübergehende Speicherung innerhalb des Puffers 20 zu lesen, wie hierin beschrieben ist. Ein Schreibport 19 kann verwendet werden, um die temporären Daten vom Puffer 20 an die Registerdatei 12 zu schreiben, wenn die Datenfehler erfaßt werden und um ein Programm erneut auszuführen.
Während des Betriebs liefert eine Anweisungseinheit 22 Anweisungen an eine Ausführungseinheit 24 mit einem Array von Pipeline-Ausführungseinheiten 26 durch einen Multiplexer 28. Ein Programmzähler 29 dient zum sequentiellen Schreiten durch die Programmteilprozesse des Programms, das jene Anweisungen initiiert. Die Pipelineausführungseinheiten 26 weisen Ausführungsstufen 30a bis 30n auf, um beispielsweise Hol- (F-), Dekodier- (D-), Ausführ- (E-) und Zurückschreiben- (W-) Operationen, die Fachleuten bekannt sind, auszuführen. Die Pipelinestufe 30n kann beispielsweise beliebige der Register innerhalb der Registerdatei 12 als eine Schreib-Zurück-Stufe W durch den Datenbus 32 und den Schreibmultiplexer 14 (der die mehreren Schreibports unterstützt) entwerfen. Einzelne Stufen 30 der Pipelines 26 können spekulative Daten an andere Ausführungseinheiten und/oder an die Registerdatei 12 durch die Umgehungslogik 40 übertragen. Diese spekulativen Daten können Gefahren innerhalb anderer einzelner Stufen 30 durch Bereitstellen der Datenweiterleitungsfähigkeit für die Architektur verringern. Diese spekulativen Daten dienen auch dazu, das Prozessorverhalten durch Schreiben spekulativer Daten in die Registerdatei 12 als prädiktiv für endgültig entworfene Lasten an die Register zu verbessern. Die Daten können von der Registerdatei 12 durch den Lesemultiplexer 16 (der die mehreren Leseports unterstützt) und den Datenbus 42 gelesen werden.
Vor dem Entwerfen bzw. dem Schreiben der Daten für ein Register innerhalb der Registerdatei 12 werden die bisherigen Daten dieses Registers an den Puffer 20 geschrieben. Dieser Lesevorgang wird vorzugsweise zur gleichen Zeit ausgeführt, wenn die Anweisungsoperanden für eine Anweisung in einer Pipeline 26 gelesen werden, die kurz vor der Ausführ-E-Stufe dieser Pipeline 26 steht. Wenn beispielsweise die Stufe 30c die Ausführstufe darstellt und die Stufe 30b die Dekodier-D-Stufe darstellt, dann können spekulative Daten, die einen in Zukunft entworfenen Speicher darstellen, von der Stufe 30b und durch den Bus 50, die Logik 40 und den Bus 56 an ein Register einer Registerdatei 12 übertragen werden. Die bisherigen Daten dieses Registers werden vor dem Speichern dieser spekulativen Last gelesen, so daß sie in einer Sicherungskopie gesichert werden. Allgemein werden die Daten vom Leseport 18 der Registerdatei 12 gelesen und im Speicher 20 durch den Bus 60 gespeichert. Andere Datenwege zwischen der Registerdatei 12 und dem Puffer 20 können jedoch als ein Aspekt der Entwurfsauswahl, wie z. B. durch den Bus 42, den Multiplexer 28, die Umgehungslogik 40 und den Bus 52, wie gezeigt verwendet werden.
Zusammenfassend werden die bisherigen Daten eines speziellen Registers innerhalb des Puffers 20 vor einer Registerladung dieses Registers in der Registerdatei 12 gespeichert. Die bisherigen Daten innerhalb dieses Registers werden über den Leseport 18 und den Bus 60 kurz vor dem Schreiben der neuen Daten in das Register der Registerdatei 12, z. B. bei einer Schreib-Zurück-Stufe durch den Bus 32, gelesen und im Puffer 20 gespeichert.
An jedem Prüfpunkt, der nachstehend ausführlicher definiert ist, wird der Prozessor 10 auf Datenfehler ausgewertet. Das Schreiben der Daten nach einem spekulativen Ladevorgang kann vorzugsweise während der Prüfung auf Datenfehler verzögert werden. Wenn keine Datenfehler seit dem letzen Prüfpunkt erfaßt worden sind, wird der Puffer 20 geräumt und die Verarbeitung der Anweisungen von der Einheit 24 wird fortgesetzt. Das oben genannte verzögerte Schreiben wird dann auch durchgeführt. Wenn Datenfehler erfaßt worden sind, dann wird die Registerdatei 12 erneut mit Daten aus dem Puffer 20 durch den Pufferschreibbus 70 und den Schreibport 19 (oder einen anderen Schreibport des verarbeiteten Schreibmultiplexers 14) geladen, und der Zähler 29 wird zurückgesetzt, um die Anweisungen entsprechend dem letzten Prüfpunkt erneut auszuführen. Die Verarbeitung wird bis zum nächsten Prüfpunkt fortgesetzt.
Der Verwendung von Prüfpunkten bei Registerdatei 12 geschieht folgendermaßen, wie durch das Flußdiagramm 100 von 2 dargestellt ist. Bei Schritt 102 wird eine Anweisung für einen Registerschreibvorgang (d. h. eine „Ladung") von Daten an ein Register (das veranschaulichend als Register „M" identifiziert ist) innerhalb der Registerdatei dekodiert. Vor dem Schreiben dieser Daten werden die bereits bestehenden Daten innerhalb des Registers „M" von der Registerdatei bei Schritt 104 gelesen und dann im Puffer bei Schritt 106 gespeichert. Das Register „M" kann beladen werden, wie anhand der dekodierten Anweisung bei Schritt 107 (Schritt 107 kann an anderen Positionen innerhalb des Flußdiagramms 100 auftreten) angewiesen wurde.
Wenn der aktuelle Zyklus keinem Prüfpunkt entspricht, wie bei Schritt 108 definiert ist, dann wird die Verarbeitung der anschließenden Anweisungsdekodierungen erneut bei Schritt 102 fortgesetzt. Wie in 3 dargestellt ist, geschieht die Verwendung von Prüfpunkten in aufeinanderfolgenden Zeiträumen, die als Prüfpunkte 180, die durch „X" Zyklen getrennt sind, identifiziert sind. Wenn der aktuelle Zyklus einem Prüfpunkt entspricht, dann wird die Architektur 10 bei Schritt 110 auf Datenfehler ausgewertet. Wenn keine Fehler existieren, wird der Puffer bei Schritt 112 geräumt, so daß neue Daten im Puffer und für einen Zeitraum, der sich bis zum nächsten Prüfpunkt erstreckt, gespeichert werden können. Die Verarbeitung wird anschließend bei Schritt 102, wie gezeigt ist, fortgesetzt. Wenn Fehler vorhanden sind, werden die Pipelines bei Schritt 114 eingefroren, und die Registerdatei wird mit Daten innerhalb des Puffers bis zum letzten Prüfpunkt bei Schritt 116 erneut beladen. Der Programmzähler wird zurückgesetzt, um dem letzten Prüfpunkt bei Schritt 118 zu entsprechen, und das Programm wird bei Schritt 120 erneut ausgeführt, um die Daten innerhalb des Zeitsprungs zwischen dem aktuellen und dem letzten Prüfpunkt zu überwinden. Die Verarbeitung wird nach dem Schritt 120 bis zu Schritt 102 fortgesetzt, wie gezeigt ist.
Fachleute werden darauf hingewiesen, daß die Pufferlogik 20 die Form einer Registerdatei annehmen kann. Typischerweise weist diese Registerdatei viel weniger Register als die Registerdatei 12 auf, da das Puffern nur zwischen den Prüfpunkten auftritt.

Claims

Verfahren zur Handhabung von Datenfehlern bei der Ausführung eines Programms in einem Prozessor (10) mit einer Pipeline, der eine Registeranordnung (12) mit einer Mehrzahl von Registern aufweist, mit folgenden Schritten für jeden Zyklus des Prozessors (10): falls der Zyklus keinem Prüfpunkt entspricht, Speichern einer Kopie von Daten, die in einem Register der Registeranordnung (12) enthalten sind, in einem Puffer, falls neue Daten in das Register einzuschreiben sind; falls der Zyklus einem Prüfpunkt entspricht, Überprüfen des Prozessors (10) auf Datenfehler aufgrund eines verfälschten spekulativen Schreibvorgangs in die Registeranordnung (12); falls ein Datenfehler vorliegt, Übertragen der in dem Puffer (20) seit einem vorhergehenden Prüfpunkt gespeicherten Daten von dem Puffer (20) an die Registeranordnung (12); und Zurücksetzen der Programmausführung auf einen Zyklus, der einem vorhergehenden Prüfpunkt entspricht, wobei der Abstand aufeinanderfolgender Prüfpunkte von der Speichergröße des Puffers (20) abhängt.
Verfahren gemäß Anspruch 1, das nach dem Speichern der Kopie ferner ein Laden der neuen Daten in das Register aufweist.
Verfahren nach Anspruch 1, das ein Laden (107) der neuen Daten in das Register gleichzeitig mit dem Speichern der Kopie aufweist.
Verfahren nach einem der Ansprüche 1 bis 3, das ferner den Schritt des Räumens (112) des Puffers (20) aufweist, falls kein Datenfehler vorliegt.
Verfahren gemäß einem der Ansprüche 1 bis 4, das ferner den Schritt des Einfrierens (114) der Ausführung von Anweisungen des Programms in Pipelines des Prozessors (10) aufweist, falls ein Datenfehler vorliegt.
Verfahren gemäß einem der Ansprüche 1 bis 5, das ferner den Schritt des Zurücksetzens eines Programmzähler (29) des Prozessors (10) auf den vorhergehenden Prüfpunkt aufweist, falls ein Datenfehler vorliegt.
Verfahren gemäß Anspruch 6, bei dem das Programm durch den Prozessor ab einer Zeit, die dem zurückgesetzten Programmzähler zugeordnet ist, neu ausgeführt wird.
Verfahren gemäß einem der Ansprüche 1 bis 7, bei dem Fehlerkorrekturcodes bei der Datenspeicherung in dem Puffer verwendet werden.
Prozessor (10) mit einer Pipeline, mit folgenden Merkmalen: einer Ausführungseinheit (24) mit einer Mehrzahl von Pipelines (26) zum Verarbeiten von Programmanweisungen eines Programms entsprechend einem Programmzähler (29) einer Registeranordnung (12) mit einer Mehrzahl von Registern, wobei eine oder mehrere Stufen (30) der Pipelines (26) Daten in ein Register der Registeranordnung (12) laden; und einem Puffer (20) zum Speichern einer Kopie von Daten in dem Register; wobei der Prozessor (10) wirksam ist, um für jeden Zyklus des Prozessors (10) – eine Kopie von Daten, die in einem Register der Registeranordnung (12) gespeichert sind, in dem Puffer (20) zu speichern, falls neue Daten in das Register einzuschreiben sind und falls der Zyklus keinem Prüfpunkt entspricht; – das Vorliegen eines Datenfehlers zu überprüfen, falls der Zyklus einem Prüfpunkt entspricht aufgrund eines verfälschten spekulativen Schreibvorgangs in die Registeranordnung (12); – die in dem Puffer (20) seit dem vorhergehenden Prüfpunkt gespeicherten Daten von dem Puffer (20) an die Registeranordnung (12) zu übertragen, falls ein Datenfehler vorliegt; und – die Programmausführung auf einen Zyklus zurückzusetzen, der einem vorhergehenden Prüfpunkt entspricht, wobei der Abstand aufeinander folgender Prüfpunkte von der Speichergröße des Puffers abhängt.
Prozessor nach Anspruch 9, bei dem die Registeranordnung (12) eine zusätzliche Leseschnittstelle (18) zum Lesen der Daten aus dem Register aufweist.
Prozessor gemäß Anspruch 9 oder 10, bei dem die Registeranordnung (12) eine Schreibschnittstelle (19) zum Schreiben der Daten aus dem Puffer (20) in das Register aufweist.
Prozessor gemäß einem der Ansprüche 9 bis 11, der ferner einen oder mehrere Fehlerdetektoren zur Erfassung von Datenfehlern aufweist.
Prozessor gemäß Anspruch 12, bei dem die Fehlerdetektoren redundante Logikbauelemente aufweisen.
Prozessor gemäß einem der Ansprüche 9 bis 13, der ferner einen Fehlerkorrekturcode zur Datenwiedergewinnung von Daten aus dem Puffer (20) aufweist.
Prozessor gemäß einem der Ansprüche 9 bis 14, der wirksam ist, um Daten in den Puffer (20) zu lesen, bevor eine Ausführungsstufe der Pipeline (26) einen Schreibvorgang in das Register bewirkt.
Prozessor gemäß einem der Ansprüche 9 bis 15, bei dem der Programmzähler auf den vorhergehenden Prüfpunkt zurückgesetzt wird, wenn der Puffer (20) die Daten an die Registeranordnung (12) überträgt.