DE1051031B - Teilproduktbildner - Google Patents

Description

I10931IX/42m

ANMELDETAG: 23. NOVEMBER 1955

BEKANNTMACHUNG
DER ANMELDUNG
UND AUSGABE DER
AUSLEGE SCHRIFT: 19. FEBRUAR ) 95 9

■ . ι

In der Technik elektrischer Rechenmaschinen ist neben der Unterscheidung nach dem verwendeten Zahlensystem (z. B. binär oder dezimal) hauptsächlich eine Unterscheidung nach der verwendeten Arbeitsweise, nämlich nach der Parallel- oder der Reihenmethode gebräuchlich. Beim Parallelsystem gehen alle Ziffern gleichzeitig in die Rechen- und Speicherwerke ein (mit dem Vorteil der höheren Geschwindigkeit und dem Nachteil der größeren Zahl der benötigten Schaltglieder), während bei der Reihenmethode die einzelnen Ziffern nacheinander in die Rechenwerke eingehen (geringere Geschwindigkeit, geringere Teilezahl). Insbesondere die von Natur relativ langsamen el ektromechanischen bzw. elektromagnetischen Rechenmaschinen arbeiten zugunsten einer möglichst großen Geschwindigkeit nach der Parallelmethode, also mit einer der größten vorkommenden Stellehzahl entsprechenden Anzahl paralleler Stromkreise für die _ einzelnen Stellenwerte. \^

/ Bei Multiplikationsmaschinen dieser Art ist es be-"20 reits bekannt, zu Beginn jeder Multiplikation einzelne bestimmte oder sämtliche möglichen Teilprodukte, d. h. das 1- bis 9fache des vollständigen Multiplikandenwertes, zu bilden und in entsprechenden Speicherorganen für die aufeinanderfolgende bzw. zum Teil gleichzeitige Auswahl und Aufsummierung der den einzelnen Multiplikatorziffern entsprechenden Multiplikandenvielfachen zur Verfügung zu stellen. ./Die sowieso sehr schnellen elektronischen Rechen-/maschinen arbeiten häufig unter Verzicht auf Geschwindigkeit zugunsten eines wesentlich geringeren technischen Aufwandes nach der Serien-(Reihen-) Methode, also mit einem einzigen Stromkreis für die nacheinander (in Serie) auftretenden Ziffernimpulse einer Dezimalzahl. Gegenüber den bekannten mit wiederholter Addition arbeitenden Multiplikationsmaschinen dieser Art hat die vorliegende Erfindung das Ziel einer wesentlichen Beschleunigung der Serien multiplikation mittels des Prinzips der Teilproduktmultiplikation mit allen 1- bis 9fächen des vollstähdigen Serienmultiplikanderu/

Erreicht wird dieses^Ziel erfindungsgemäß vorzugsweise für Multiplikationsmaschinen, bei denen die serienweise nacheinander auftretenden Dezimalziffern einzeln durch maximal vier gleichzeitige Binärimpulse in vier parallelen Stromkreisen verschlüsselt sind (binär-dezimale Darstellung parallel nach binären Bits, serienweise nach Dezimalstellen), durch einen Teilproduktbildher zur Erzeugung der Multiplikanden-1-bis 9fachen, der gekennzeichnet ist durch eine Kombination aus' vier binär-dezimalen Parallel-Reihen-Verdoppelungsschaltungen, einer binär^-dezimalen Par allel-Reihen-Verfünffacher schaltung, drei binär - dezimalen Parallel - Reihen -Addierschaltungen Teilproduktbildner

Anmelder:

IBM Deutschland Internationale Büro-Maschinen

Gesellschaft m.b.H., Sindelfingen (Württ.), Tübinger Allee 49

Beanspruchte Priorität: V. St. v. Amerika vom 23. November 1954

Byron L. Havens, Cluster, N. J., und Charles Robert Borders, Indialantic, Fla.

(V. St. A.),
sind als Erfinder genannt worden

und acht vierteiligen Verzögerungsschaltungen, die die parallel verschlüsselten Binärkomponenten 1, 2, 4 und 8 der einzelnen Reihen-Dezimalziffern des Multiplikanden an einem binär-dezimalen Reihen-Eingang nacheinander in die parallel verschlüsselten Binärkomponenten der Reihen-Dezimalziffern der Multiplikanden-1-bis 9fachen umwandelt und diese mit gleicher Verzögerung an neun binär-dezimalen P'arallel-Reihen-Ausgängen gleichzeitig zur Verfügung stellt.

Die Verfünffacherschaltung geht von der Tatsache aus, daß bei einer dezimalen Seriendarstellung mit 10 multipliziert wird, wenn der Wert zeitlich um eine Dezimalstelle nach links verschoben, d. h. um einen Zeitabschnitt verzögert wird. Wenn.z.B. der binärdezimale Eingang 6, der als 0110 in der Einerstelle ausgedrückt wird, um einen Zeitabschnitt verzögert wird, so erscheint er als 0110 in der Zehnerstelle, d.h. als Dezimalwert 60 in binär-dezimaler Darstellungsweise. Durch eine gleichzeitige Parallelverschiebung der binären Werte 2, 4 und 8 um eine Binärstelle nach rechts wird außerdem durch 2 dividiert und somit das Fünffache erhalten.

Die 2-, 4- und 8-Bit-Eingangswerte der Verfünffacherschaltung werden also· um einen Zeitabschnitt verzögert (mit 10 multipliziert) und zugleich um eine

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binäre Spalte nach rechts verschoben (durch 2 dividiert), so daß am Ausgang das Fünffache der 2-, 4- und 8-Bit-Eingänge erscheint. Die Stellenverschiebung des Binärwertes 2 um eine Binärstelle nach rechts erfolgt durch Verbindung des 2-Bit-Einganges mit dem 1-Bit-Addierwerk und die gleichzeitige dezimale Stellenverschiebung nach links (Multiplikation mit 10) dadurch, daß diese Verbindung über ein Verzögerungsglied geführt ist. Entsprechend wird der

allel verschlüsselte Dezimalziffer-Eingang um drei Zeitabschnitte verzögert.¹ Das Zweifache wird in einer ersten Dopplerschaltung gebildet. Zur Erzeugung des Dreifachen wird der Eingangswert mit dem Ausgang 5 dieses ersten Doppiers in einer ersten Addierschaltung vereinigt. Das Vierfache entsteht, indem der Ausgang des ersten Doppiers über einen zweiten Doppler geleitet wird. Das Fünffache wird direkt in der Verfünffacherschaltung erzeugt. Das Sechsfache 4-Bit-Eingang verzögert mit dem 2-Bit-Addierwerk io wird gebildet, indem das im ersten Addierwerk er- und der 8-Bit-Eingang verzögert mit dem 4-Bit-Ad- zeugte Dreifache über einen dritten Doppler geleitet dierwerk verbunden. wird. Das Siebenfache entsteht durch Vereinigung

Die. Verfünffachung des Binärwertes 1 erfolgt un- des Dreifachen und des Vierfachen in einem zweiten mittelbar durch unverzögerte Verbindung des 1-Bit- . Addierwerk. Zur Bildung des Achtfachen wird das Einganges mit dem 1-Bit- sowie dem 4-Bit-Addier- 15 dem zweiten Doppler entnommene Vierfache über werk. ■ einen vierten Doppler geleitet. Das Neunfache ent-

Die Verdopplungsschaltung macht von der bekann- steht in einem dritten Addierwerk durch Vereinigung ten Tatsache Gebrauch, daß eine Binärzahl durch eine des Fünffachen und des Vierfachen. In den Schaltun-Stellenverschiebung um eine Binärstelle nach links gen für die einzelnen Vielfachen sind jeweils so viele verdoppelt wird. Werden die binären Schlüsselzahlen 20 Verzögerungskreise (für je einen Zeitabschnitt) einfür die Dezimalziffern 1 bis 9 derart stellenverscho- : gebaut, daß eine Gesamtverzögerung in jedem Zug ben, so ergeben sich die verdoppelten Werte 2 bis 18 von drei Zeitabschnitten entsteht, in binärer Verschlüsselung. Für binär-dezimale Dar- Ein Ausführungsbeispiel des Teilproduktbildners

stellung können jedoch nur die binären Zweifachen- gemäß der Erfindung wird nachstehend an Hand von werte 2 bis 8 unverändert verwendet werden, während 35 Zeichnungen genauer beschrieben. Von letzteren bedie binären Zweifachenwerte 10 bis 18 umgeformt deutet
werden müssen in die Binärkomponenten der (dezimalen) Einerziffern 0, 2, 4, 6 bzw. 8 und die Binärkomponente 1 der (dezimalen) Zehnerziffer 1. Zu diesem Zweck enthält die Verdopplerschaltung einen aus 30
»Und«-, »Oder«- und Umkehrschaltungen zusammengesetzten sogenannten Rationalisierer.

Die rein binäre Verdopplung der verschlüsselten
Eingangswerte der Verdopplerschaltung erfolgt durch
unmittelbare Verbindung ihrer 1-, 2-, 4- und 8-Bit- 35
Eingänge mit den 2-, 4-, 8- und 16-Bit-Eingängen der
Rationalisiererschaltung. Letztere liefert an ihren 2-,
4- und 8-Bit-Ausgängen die Binärkomponenten der
Zweifachen-Einerziffer und an ihrem Übertrag- (10-)
Ausgang gleichzeitig den Zehnerziffer-1-Bit-Impuls. 4°
Um diesen gleichzeitigen Einerimpuls erst zu einem
Zehnerimpuls zu machen, muß er gegenüber den parallelen 2-, 4- und 8-Bit-Ausgangsimpulsen eine dezimale Stellenverschiebung nach links erhalten, d. h.
verzögert werden. Diese Verzögerung erfolgt durch 45 unter Hinzufügung der Verzögerungskreise 61, 62, Verbindung des Übertrag- (10-) Ausgangs des Ratio- 64 und 68, die an die 1-Bit-, 2-Bit-, 4-Bit- bzw. 8-Bitnalisierers über zwei in Reihe geschaltete Verzöge- Ausgangsklemmen des bekannten Addierwerkes anrungsglieder mit dem 1-Bit-Ausgang der Verdoppler- geschlossen sind.

schaltung, während die 2-, 4- und 8-Bit-Ausgänge des Kurz zusammengefaßt arbeitet das Addierwerk von

Rationalisierers zur Anpassung an die Gesamtver- 5° Fig. 4 wie folgt: Die Eingangsklemmen 11, die aus zögerung der anderen Teile des Teilproduktbildners einer 1-, einer 2-, einer 4- und einer 8-Bit-Klemme nur über je ein Verzögerungsglied mit den 2-, 4- bzw. bestehen, und die Eingangsklemmen 12, die eine 1-, 8-Bit-Ausgängen der Verdopplerschaltung verbunden eine 2-, eine 4- und eine 8-Bit-Klemme umfassen, nehsind. men gleichzeitig eine erste bzw. eine zweite Summe

Die an sich bekannten Parallel-Reihen-Binär-Dezi- 55 auf, welche jede parallel nach Bits und serienweise mal-Addierwerke haben zwei Eingänge mit je vier nach Ziffernstelle im binär-dezimalen System darparallelen Kanälen zur Aufnahme je einer Reihen- gestellt sind. Mit einer Verzögerung von 1 Mikro-Dezimalziffer in binärer Parallelverschlüsselung und Sekunde stellen die Ausgangsklemmen, d.h. die 1-Biteinen Ausgang mit vier parallelen Kanälen, an dem Klemme 70-1, die 2-Bit-Klemme 70-2, die 4-Bitdie Summe der beiden Größen in gleicher binär-dezi- ^6o Klemme 70-4 und die 8-Bit-Klemme 70-8 des Addiermaler Darstellung erscheint. Wenn man einen Ein- werkes, im binär-dezimalen System parallel nach Bits gangswert gleichzeitig an beide Eingänge führt, so
entsteht am Ausgang das Doppelte dieses Wertes.
Man kann dann diese Addierschaltung als Verdopplungsschaltung verwenden. Die besondere Verdoppler- ⁶5
schaltung des Ausführungsbeispiels benötigt jedoch
weniger Bestandteile und erzeugt eine verbesserte
Impulsform.

In der Gesamtänordnung des Produktbildners wird

Fig. 1 ein Blockschaltbild des Teilproduktbildners, Fig. 2 eine Schaltung des Verdopplers, Fig. 2 A ein Blockbild des Doppiers nach Fig. 2, Fig. 3 ein Schaltbild des Verzögerungskreises, Fig. 3 A ein Blockbild des Verzögerungskreises nach Fig. 3, .

Fig. 4 eine Schaltung des binär-dezimalen Addierwerkes,

Fig. 4 A ein Blockbild des Addierwerkes nach Fig. 4, Fig. 5 eine Schaltung des Verfünffachers, Fig. 5 A ein Blockbild des Verfünffachers nach Fig. 5. ■

Binär-dezimales Addierwerk

Das in dem hier beschriebenen Produktbilder verwendete binär-dezimale Addierwerk ist in Fig. 4 gezeigt. Es besteht aus einem bekannten Addierwerk

und serienweise nach Ziffernstellen die Summe der ersten und der zweiten Eingangsklemmen 11 bzw. zugeleiteten Werte zur Verfügung.

Das Addierwerk von Fig. 4 hat eine ihm innewohnende Zeitverzögerung von 1 Mikrosekunde durch die Verzögerungskreise 61, 62, 64 und 68. Diese Verzögerung von 1 Mikrosekunde ist dem Addierwert von Fig. 4 mitgegeben worden, damit es sich der Zeit-

jeder durch" gleichzeitige Binärimpulse (Bits) par- 7° steuerung des Produktbildners von Fig. 1 anpaßt.

Zusammenfassend kann also gesagt werden, daß, wenn eine erste Summe den Eingangsklemmen 11 und gleichzeitig eine zweite Summe den Eingangsklemmen 12 zugeleitet werden, die Summe der ersten und der zweiten Summe an den Ausgangsklemmen 70 mit einer Verzögerung von 1 Mikrosekunde erscheint.

Verzögerungskreis

Der in dem binär-dezimalen Addierwerk von Fig. 4, der neuartigen Dopplerschaltung von Fig. 2, der neuartigen Verfünffacherschaltung von Fig. 5 und der neuartigen Produktbilderschaltung von Fig. 1 verwendete Verzögerungskreis ist an sich bekannt.

Der Ausgangsimpuls dieses Verzögerungskreises ist in der Form dem Eingangs impuls überlegen. Dieses Merkmal des Verzögerungskreises wird in der Dopplerschaltung (Fig. 2), der Verfünffacherschaltung (Fig. 5) und dem binär-dezimalen Addierwerk (Fig. 4) ausgenutzt.

In Fig. 3 ist der Verzögerungskreis innerhalb der gestrichelten Linie 1D dargestellt. Bezüglich der Wirkungsweise des Verzögerungskreises von Fig. 3 genügt es darauf hinzuweisen, daß bei Aufprägung eines geeigneten positiven Impulses auf die Eingangsklemme 24 1 Mikrosekunde später die Ausgangsklemme 26 des Verzögerungskreises einen ähnlichen oder verbesserten Impuls für 1 Mikrosekunde zur Verfügung stellt. Das heißt mit anderen Worten, wenn die Eingangsklemme 24 während eines gegebenen Mikrosekundenabschnittes HOCH ist, so ist die Ausgangsklemme 26 im folgenden Abschnitt HOCH. Die dem Verzögerungskreis eigene zeitliche Steuerung kann verändert werden, und zwar in erster Linie durch entsprechende Wahl der Zeitsteuerimpulse und in zweiter Linie durch entsprechende Wahl der Stromkreisgrößen. In der nachstehenden Beschreibung hat der Verzögerungskreis von Fig. 3 eine Verzögerung von 1 Mikrosekunde.

Die Dopplerschaltung

Die in Fig. 2 gezeigte Dopplerschaltung hat vier Eingangsklemmen 10-1, 10-2, 10-4 und 10-8, die ein 1-Bit, ein 2-Bit, ein 4-Bit bzw. ein 8-Bit aufnehmen. Die Dopplerschaltung hat vier Ausgangsklemmen 100-1, 100-2, 100-4 und 100-8, die das 1-Bit, das 2-Bit, das 4-Bit bzw. das 8-Bit zur Verfügung stellen. Gemäß Fig. 2 sind die Eingangsklemmen 10-1, 10-2, 10-4 und 10-8 der Dopplerschaltung über Leitungen 301, 302, 304 bzw. 308 mit den Klemmen 15-2, 15-4, 15-8 bzw. 16-8 des Rationalisierers verbunden, der aus der Schaltung innerhalb der gestrichelten Linie 1R besteht.

Gemäß Fig. 2 ist die Klemme 20-2 der Rationalisiererschaltung über Leitung 312 und Verzögerungskreis 101 an die Ausgangsklemme 100-2 der Dopplerschaltung angeschlossen, die Klemme 21-4 der Rationalisiererschaltung über Leitung 314 und Verzögerungskreis 102 an die Ausgangsklemme 100-4 der Dopplerschaltung, die Klemme 22-8 der Rationalisiererschaltung über Leitung 318 und Verzögerungskreis 103 an die Ausgangsklemme 100-8 der Dopplerschaltung und die Klemme 23-10 der Rationalisiererschaltung über Leitung 311, Verzögerungskreis 104, Leitung 311 B und Verzögerungskreis 105 an die Ausgangsklemme 100-1 der Dopplerschaltung (wie Fig. 2 zeigt, sind die Ausgangsklemmen 100-1, 100-2, 100-4 und 100-8 der Dopplerschaltung die Ausgangsklemmen der Verzögerungskreise 105, 101, 102 bzw. 103). Die Dopplerschaltung von Fig. 2 wäre auch wirksam, wenn die Verzögerungskreise 101 bis 104 überbrückt oder durch Wellenformerkreise ersetzt würden.

Die Rationalisiererschaltung

Die Rationalisiererschaltung verläuft innerhalb der gestrichelten Linie 1R von Fig. 2. Um verständlich zu machen, wie die Dopplerschaltung von Fig. 2 arbeitet, braucht hier nur die allgemeine Operation der

ίο Rationalisiererschaltung beschrieben zu werden.

Die Rationalisiererschaltung arbeitet wie folgt: Wenn nur die Eingangsklemme 15-2 der Rationalisiererschaltung HOCH ist, ist nur die Ausgangsklemme 20-2 der Rationalisiererschaltung HOCH; wenn nur ihre Eingangsklemme 15-4 HOCH ist, so ist nur ihre Ausgangsklemme21-4 HOCH; wenn ihre Eingangsklemmen 15-2 und 15-4 allein HOCH sind, sind nur ihre Ausgangsklemmen 21-4 und 20-2 HOCH; wenn nur die Eingangsklemme 15-8 der Rationalisiererschaltung HOCH ist, ist nur ihre Ausgangsklemme 22-8 HOCH; wenn nur die Eingangsklemmen 15-8 und 15-2 HOCH sind, ist nur die Ausgangsklemme 23-10 der Rationalisiererschaltung HOCH; wenn nur die Eingangsklemmen 15-8 und 15-4 HOCH sind, sind nur die Ausgangsklemmen 23-10 und 23-2 der Rationalisiererschaltung HOCH; wenn die Eingangsklemmen 15-8, 15-4 und 15-2 HOCH sind, sind nur die Ausgangsklemmen 23-10 und 21-4 HOCH; wenn die Eingangsklemme 16-8 des Rationalisierers HOCH ist, sind die Ausgangsklemmen 23-10- 21-4 und 20-2 HOCH, und wenn nur die Eingangsklemmen 16-8 und 15-2 HOCH sind, sind die Ausgangsklemmen 23-10 und 22-8 der Rationalisiererschaltung im HOCH-Zustand.

Es kann kurz gesagt werden, daß die Rationalisiererschaltung von Fig. 2 (in der gestrichelten Linie 1 R) eine 2-Bit-Eingangsklemme 15-2 hat, eine 4-Bit-Eingangsklemme 15-4, eine 8-Bit-Eingangsklemme 15-8, eine 16-Bit-Eingangsklemme 16-8, eine 2-Bit-Ausgangsklemme 20-2, eine 4-Bit-Ausgangsklemme 21-4, eine 8-Bit-Ausgangsklemme 22-8 und eine ΙΟ-Bit-Ausgangsklemme 23-10.

Gemäß Fig. 2 ist die 1-Bit-Eingangsklemme der Dopplerschaltung mit der 2-Bit-Eingangsklemme der Rationalisiererschaltung verbunden, die 2-Bit-Eingangsklemme der Dopplerschaltung ist mit der 4-Bit-Eingangsklemme der Rationalisiererschaltung verbunden, die 4-Bit-Eingangsklemme der Dopplerschaltung ist mit der 8-Bit-Eingangsklemme der Rationalisiererschaltung verbunden, und die 8-Bit-Eingangsklemme der Dopplerschaltung ist mit der 16-Bit-Eingangsklemme der Rationalisiererschaltung verbunden. Man beachte, daß zwischen den Ausgangsklemmen 20-2, 21-4 und 22-8 der Rationalisiererschaltung und den Ausgangsklemmen 100-2, 100-4 und 100-8 der Dopplerschaltung jeweils ein einzelner Verzögerungskreis liegt, während zwischen der Ausgangsklemme 23-10 der Rationalisiererschaltung und der Aüsgangsklemme 100-1 der Dopplerschaltung sich zwei Verzögerungskreise befinden.

Es folgt nun eine Erklärung der Wirkungsweise der Dopplerschaltung in Verbindung mit einigen Beispielen. In den nachstehend beschriebenen Beispielen wird angenommen, daß die nicht besonders mit »HOCH« bezeichneten Klemmen im TIEF-Zustand sind.

Beispiel 1

Es sei angenommen, daß die Eingangsklemme 10-1 der Dopplerschaltung von Fig. 2 HOCH ist,

d. "h., daß'der Dezimalwert 1 den Eingangsklemmen der Dopplerschaltung aufgeprägt wird. Wenn nun die Eingangsklemme 10-1 HOCH ist, so ist auch die Klemme 15-2 der Rationalisiererschaltung HOCH und ebenso deren Klemme 20-2. Wenn Klemme 20-2 HOCH ist, ist die Ausgangsklemme 100-2 der Dopplerschaltung 1 Mikrosekunde später HOCH, da die Klemme 20-2 über Leitung 312 und Verzögerungskreis 101 mit der Ausgangsklemme 100-2 der Doppler-

einen Dezimalwert 10, d.h. ein 1-Bit in der Zehnerstelle darstellt.

Beispiel 6

also, wenn sie im HÖCH-Zustand ist, unter den Umständen von Beispiel 1 den Dezimalwert 2 dar.

Beispiel 2

Bei Aufprägung des Dezimalwertes 6 auf die Eingangsklemmen der Dopplerschaltung (Klemmen 10-2 und 10-4 HOCH) sind die Klemmen 15-8, 15-4, 20-2 und 23-10 der Rationalisiererschaltung HOCH.

1 Mikrosekunde nach dem HOCH-Zustand der

schaltung verbunden ist. Die Ausgangsklemme 100-2 io Klemme 20-2 ist die Ausgangsklemme 100-2 der der Dopplerschaltung stellt das 2-Bit dar und stellt Dopplerschaltung HOCH und stellt damit den Dezimalwert 2, d. h. ein 2-Bit in der Einerstelle dar.

2 MikroSekunden nach dem HOCH-Zustand der Klemme 23-10 ist die Ausgangsklemme 100-1 der

15 Dopplerschaltung im HOCH-Zustand und stellt damit den Dezimalwert 10, d.h. ein 1-Bit in der Zehner-Unter den Bedingungen von Beispiel 2 sei angenommen,daß die Eingangsklemme 10-2 der Dopplerschaltung im HOCH-Zustand ist. Das stellt die Anlegung des Dezimal wertes 2 an den Eingang der 20 Dopplerschaltung und über Leitung 302 an die Klemme 15-4 der Rationalisiererschaltung dar. Wenn die Klemme 15-4 HOCH ist, ist auch die Klemme 21-4 der Rationalisiererschaltung HOCH. Die Ausgangsklemme 100-4 der Dopplerschaltung ist nun 25 Sekunde nach dem HOCH-Zustand der Klemme 21-4 HOCH 1 Mikrosekunde, nachdem 21-4 HOCH ist, ist die Ausgangsklemme 100-4 der Dopplerschaltung da diese Klemmen über Leitung 314 und Verzögerüngskreis 102 verbunden sind. Wenn die Klemme 100-4 der Dopplerschaltung HOCH ist, so wird, da dies die 4-Bit-Ausgangsklemme ist, der Dezimal- 3° der Dopplerschaltung HOCH und stellt den Dezimalwert 4 dargestellt. wert 10, d.h. ein 1-Bit in der Zehnerstelle dar. Ein

Beispiel 3

stelle dar. Ein Eingang einer dezimalen 6 ergibt also einen Ausgang einer dezimalen 12.

Beispiel 7

■ Bei Zuführung des Dezimälwertes 7 sind die Klemmen 10-1, 10-2 und 10-4 der Dopplerschaltung und damit auch die Klemmen 15-8, 15-4, 15-2, 23-10 und 21-4 der Rationalisiererschaltung HOCH. 1 Mikro-

HOCH und stellt damit den Dezimalwert 4, d. h. das 4-Bit in der Einerstelle dar, und 2 MikroSekunden nach der Klemme 23-10 ist die Ausgangsklemme 100-1

Eingang einer dezimalen 7 erzeugt also einen Ausgang einer dezimalen 14.

Beispiel. 8

Bei Aufprägung des Dezimalwertes 8 auf die Eingangsklemmen der Dopplerschaltung (Klemme 10-8 HOCH) sind die Klemmen 16-8, 20-2, 21-4 und 23-10 im HOCH-Zustand. 1 Mikrosekunde nach dem

Klemmen 100-4 und 100-2 HOCH und stellen so den Dezimalwert 6 dar, d.h.; ein 2-Bit und ein 4-Bit in der Einerstelle.

Beispiel 4

Wenn die Eingangsklemmen 10-1 und 10-2 der Dopplerschaltung HOCH sind, sind die Klemmen 35 15-2, 15-4, 20-2 und 21-4 der Rationalisiererschaltung ebenfalls HOCH. Da die Klemmen 21-4 und 20-2 über die Verzögerungskreise 102 bzw. 101 mit den Ausgangsklemmen 100-4 bzw. 100-2 der Dopplerschaltung verbunden sind, gehen 1 Mikrosekunde, 40 HOCH-gehen der Klemmen 20-2 und 21-4 sind nun nachdem die Klemmen 21-4 und 20-2:HOCH sind, die die Ausgangsklemmen 100-2 und 100-4 HOCH und

stellen zusammen den Dezimalwert 6, d. h. ein. 2-Bit und ein 4-Bit in der Einerstelle dar, und 2 Mikrosekunden nach dem HOCH-Zustand der Klemme 45 23-10 geht die Ausgangsklemme 100-1 der Dopplerschaltung HOCH und stellt den Dezimalwert 10, d. h. Wenn nun der Dezimalwert 4 den Eingangsklemmen der Dopplerschaltung aufgeprägt wird, so ist die Eingangsklemme 104 HOCH. Infolgedessen sind auch die Klemmen'15-8 und 22-8 der Rationalisierer- 50 schaltung HOCH. Da die Ausgangsklemme 100-8 über den Verzögerungskreis 103 mit der Klemme 22-8 verbunden ist, geht 1 Mikrosekunde nach dem HOCH-Zustand der Klemme 22-8 die Ausgangsklemme 100-8 der Dopplerschaltung HOCH und stellt damit den 55 Rationalisierers HOCH. 1 Mikrosekunde nach dem Dezimalwert 8, d. h. ein 8-Bit in der Einerstelle dar. HOCH-gehen der Klemme22-8 ist nun die Ausgangs-

' klemme 100-8 der Dopplerschaltung im HOCH-

' Beispiel 5 Zustand und stellt so den Dezimalwert 8, d.h. ein

8-Bit in der Einerstelle dar, und 2 Mikrosekunden

Wenn die Eingangsklemmen 10-1 und 10-4 im 60 nach dem HOCH-gehen der Klemme 23-10 ist die HOCH-Zustand sind, bedeutet das die Anlegung des Ausgangsklemme 100-1 der Dopplerschaltung HOCH Dezimalwertes 5. In diesem Falle sind auch dieKlemmenl5-2, 15-8 und 23-10 der Rationalisiererschaltung HOCH. Gemäß Fig. 2 ist nun die Klemme 23-10, d. h. die 10-Bit-Ausgangsklemme der Rationalisierer- 65 schaltung, über die Verzögerungskreise 104 und 105 mit der Ausgangsklemme 10-1 der Dopplerschaltung verbunden. Es ist also 2 Mikrosekunden nach dem HOCH-gehen der Klemme 23-10 die Ausgangsklemme

ein 1-Bit in der Zehnerstelle dar. Der Eingang einer dezimalen 8 erzeugt also¹ den Ausgang der Dezimalzahl 16.

Beispiel 9

Bei Zuführung des Dezimalwertes 9 sind die Eingangsklemmen 10-8 und 10-1 der Dopplerschaltung und die Klemmen 16-8, 15-2, 22-8 und 23-10 des

und stellt so den Dezimalwert 10, d. h. ein 1-Bit in der Zehnerstelle dar. . ■

Beispiel 10

Bei Zuführung des Dezimalwertes 98 im binärdezimalen System," und zwar parallel nach Bits und serienweise nach Dezimalstellen, ist in einer 1. Mikrosekunde die Eingangsklemme-10-8 der Dopplerschal-

100-1 der Dopplerschaltung im HOCH-Zustand, was 70 tung im HOCH-Zustand. Dadurch entsteht (unter

Bezugnahme auf das vorstehende Beispiel 8) ein Ausgang des Dezimalwertes 6, der durch den HOCH-Zustand der Klemmen 100-2 und 100-4 während der 2. Mikrosekunde dargestellt wird. Weiter ist infolge der Eingabe des Dezimalwertes 8 während der 1. Mikrosekunde die Ausgangsklemme 100-1 der Dopplerschaltung während der 3. Mikrosekunde HOCH und stellt damit den Dezimalwert 10, d. h. ein 1-Bit, in der Zehnerstelle dar. Bei Eingabe des Dezimalwertes 8 entsteht also als Ausgangswert eine dezimale 16.

Nun wird gemäß dem Beispiel der Dezimalwert 90, d. h. ein 1-Bit und ein 8-Bit in der Zehnerstelle, den Eingangsklemmen der Dopplerschaltung von Fig. 2 während der 2. Mikrosekunde aufgeprägt. Das heißt, die Eingangsklemmen 10-1 und 10-8 der Dopplerschaltung sind während der 2. Mikrosekunde HOCH. Dadurch entsteht (gemäß dem vorstehenden Beispiel 9) ein Ausgang des Dezimalwertes 80, d. h., die Ausgangsklemme 100-8 der Dopplerschaltung ist während der 3. Mikrosekunde HOCH (8-Bit in der Zehnerstelle des Ausganges), und ein Ausgang des Dezimalwertes 100, d. h., die Ausgangsklemme 100-1 ist während der 4. Mikrosekunde HOCH (1-Bit in der Hunderterstelle).

Man sieht also, daß bei Zuführung eines mehrstelligen Dezimalwertes zu den Eingangsklemmen der Dopplerschaltung von Fig. 2 ein Ausgang des doppelten Wertes" der mehrstelligen Größe durch die Ausgangsklemmen der Dopplerschaltung im binär-dezimalen System, und zwar parallel nach Bits und serienweise nach Ziffernstellen dargestellt wird.

Das letztgenannte Beispiel besteht also einfach der Reihe nach aus den Beispielen 8 und 9, d. h. mit einem Abstand von 1 Mikrosekunde zwischen den Beispielen 8 und 9 entsprechend der zeitlichen Steuerung der hier gezeigten Ausführungen nicht nur der Doppler-,- sondern auch der Verfünffacherschaltung sowie des Pfoduktbilders.

Kurz zusammenfassend kann gesagt werden: Ein Eingang des Dezimalwertes 8 während der 1. Mikrosekunde und ein Eingang des Dezimalwertes 90 während der 2. Mikrosekunde erzeugen einen Ausgang des Dezimalwertes 6 während der 2. Mikrosekunde, einen Ausgang des Dezimalwertes 90 während der 3. Mikrosekunde und einen Ausgang des Dezimalwertes 100 während der 4. Mikrosekunde bei Anwendung auf die Dopplerschaltung von Fig. 2.

Bezüglich aller vorstehenden Beispiele sei bemerkt, daß ein Eingang eines beliebigen Dezimalwertes von 1 bis 9, ausgedrückt im binär-dezimalen System und den Eingangsklemmen der Dopplerschaltung zugeführt, einen Ausgang des doppelten Dezimalwertes erzeugt, der im binär-dezimalen System ausgedrückt ist, d. h. parallel nach Bits und serienweise nach Ziffernstellen an den Ausgangsklemmen der Dopplerschältung erscheint. Obwohl die Anzahl von Beispielen notwendigerweise beschränkt ist, ist es für Fachleute klar, daß die Dopplerschaltung nach Fig. 2 jeden beliebigen Dezimalwert aufnimmt und ihn an ihrem Ausgang verdoppelt.

Kurze Zusammenfassung der Wirkungsweise der Dopplerschaltung von Fig. 2: Der den Eingangsklemmen der Dopplerschaltung zugeleitete Dezimalwert ist im binär-dezimalen System ausgedrückt. Er wird verdoppelt und im rein binären System ausgedrückt durch Stellenverschiebung um eine Position nach links. Der binär ausgedrückte doppelte Wert wird- den Eingangsklemmen der Rationalisiererschaltung 1R zugeführt. Diese nimmt einen rein binären Eingang auf und erzeugt eine 2-, 4-, 8- und 10-Bit-Ausgangsdarstellung des verdoppelten Wertes. Die 2-, 4- und 8-Bit-Ausgangsklemmen des Rationalisierers sind jedoch der ersten oder Einerdezimalstelle zugeordnet, während die restliche Klemme 23-10 tatsächlich das 1-Bit der nächsthöheren oder Zehnerdezimalstelleist. Indem nun der Ausgang von Klemme 23-10 einer zusätzlichen zeitlichen Verzögerung ausgesetzt wird, erhält man den Ausgang der Dopplerschaltung parallel nach Bits Und serienweise nach Ziffernstellen.

Die Verfünffacherschaltung

Die Verfünffacherschaltung von Fig. 5 verwendet ein 1-Bit-Binär-Addierwerk, ein binäres 2-Bit-Addierwerk und ein binäres 4-Bit-Addierwerk. Die drei binären Addierwerke sind innerhalb der gestrichelten Linie IA dargestellt. Das binäre 1-Bit-Addierwerk, das binäre 2-Bit-Addierwerk und das binäre 4-Bit-Addierwerk innerhalb der gestrichelten Linie IA gleichen einander, und ihre Schaltung ist bekannt. Die Übertragsausgangsklemme 16-1 des binären 1-Bit-Addierwerkes ist mit der Eingangsklemme 17-2 des binären 2-Bit-Addierwerkes verbunden; dessen Übertragsausgangsklemme 16-2 ist mit der Eingangsklemme 17-4 des binären 4-Bit-Addierwerkes verbunden, und dessen Übertragsausgangsklemme 16-4 ist mit der Eingangsklemme des Verzögerungskreises 37 verbunden. Die Summenausgangsklemmen der 1-Bit-, 2-Bit- und 4-Bit-Binär-Addierwerke sind über Verzögerungskreise 34, 35 bzw. 36 an die Ausgangs-^ klemmen 50-1, 50-2 bzw. 50-4 der Verfünffacherschaltung angeschlossen. (Die Übertragsausgangsklemme des 4-Bit-Binär-Addierwerkes ist über Verzögerungskreis 37 mit der Ausgangsklemme 50-8 der Verfünffacherschaltung verbunden.) Die 1-Bit-Eingangsklemme 10-1 der Verfünffacherschaltung ist an die Eingangsklemme 14-1 des 1-Bit-Binär-Addierwerkes und die Eingangsklemme 14-4 des 4-Bit-Binär-Addierwerkes angeschlossen; die 2-Bit-Eingaiigsklemme 10-2 der Verfünffacherschaltung ist über den Verzögerungskreis 31 mit der Eingangsklemme 13-1 des 1-Bit-Binär-Addierwerkes verbunden; die 4-Bit-Eingangsklemme 10-4 der Verfünffacherschaltung ist über den Verzögerungskreis 32 an die Eingangsklemme 13-2 des 2-Bit-Addierwerkes angeschlossen, und die 8-Bit-Eingangsklemme 10-8 der Verfünffacherschaltung ist über den Verzögerungskreis 33 mit der Eingangsklemme 13-4 des4-Bit-Binär-Addierwerkes verbunden. Die Klemme 17-1 des binären 1-Bit-Addierwerkes und die Klemme 14-2 des binären 2-Bit-Addierwerkes bleiben unangeschlossen.

Die in Fig. 5 als Teil der Verfünffacherschaltung dargestellten Verzögerungskreise 34 bis 37 können weggelassen werden, und die Schaltung arbeitet dann ohne eigene feststehende Zeitverzögerung. Jedoch verbessern die Verzögerungskreise 34 bis 37 die Form der Ausgangsimpulse der Verfünffacherschaltung.

Wie bereits erwähnt, gleichen die binären Addierwerke einander und arbeiten in derselben Weise. Jedes binäre Addierwerk hat drei Eingangsklemmen (z. B. beim 1-Bit-Addierwerk die Klemmen 17-1, 14-1 und 13-1) und zwei Ausgangsklemmen (z.B. die

Summenausgangsklemme 15-1 und die Übertragsausgangsklemme 16-1 des 1-Bit-Addierwerkes). Die Klemmen des 2- und des 4-Bit-Addierwerkes sind entsprechend gekennzeichnet. Jedes binäre Addierwerk funktioniert kurz gesagt wie folgt: wenn alle drei Eingangsklemmen HOCH sind, sind beide Ausgangs-

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it

klemmen HOCH (d.h. die Summen- und die Übertragsausgangsklemme). Wenn nur zwei der-drei Eingangsklemmen HOCH sind, ist. nur die Übertragsausgangsklemme HOCH. Wenn nur eine Eingangsklemme HOCH ist, ist nur die Summenausgangs- klemme HOCH. Die Klemmen 15-1, 15-2 und 15-4 sind die Summenausgangsklemmen und die Klemmen 16-1, 16-2 und 16-4 die Übertragsausgangsklemmen der binären 1-Bit-, 2-Bit- bzw. 4-Bit-Addierwerke.

Die Arbeitsweise der Verfünffacherschaltung von Fig. 5 wird nun in Verbindung mit mehreren Beispielen beschrieben:

Beispiel 1

Bei Aufprägung des Dezimalwertes 1 auf die Eingangsklemmen der Verfünffacherschaltung ist die Klemme 10-1 im HOCH-Zustand. Infolgedessen sind auch die Klemme 14-1 des 1-Bit-Binär-Addierwerkes und die Klemme 14-4 des 4-Bit-Binär-Addierwerkes HOCH. Wenn nur eine Eingangsklemme des 1-Bit- bzw. des 4-Bit-Addierwerkes HOCH ist, sind die Summenausgangsklemmen 15-1 des 1-Bit-Binär-Addierwerkes und 15-4 des 4-Bit-Binär-Addierwerkes HOCH. Gemäß Fig. 5 geht· 1 Mikrosekunde nach dem HOCH-Zustand der Klemme 15-1 die Ausgangsklemme 50-1 (die 1-Bit-Ausgangsklemme der Verfünffacherschaltung) HOCH, und 1 Mikrosekunde nach dem HOCH-Zustand der Klemme 15-4 geht die Ausgangsklemme 50-4 (die 4-Bit-Ausgangsklemme der Verfünffacherschaltung) .HOCH. Wenn die Ausgangsklemmen 50-4 und 50-1 der Ver fünf fächer schaltung HOCH sind, 1 Mikrosekunde nach Aufprägung eines Eingangs auf die Eingangsklemmen der Verfünffacherschaltung, so stellen sie den Dezimalwert 5 dar. . ■

Beispiel 2

Wenn der Dezimalwert 2 (Klemme 10-2 HOCH) den Eingangsklemmen der Verfünffacherschaltung zugeführt wird, so ist 1 Mikrosekunde später die Klemmel3-1 des binären 1-Bit-Addierwerkes HOCH. Wenn die Klemme 13-1 HOCH ist, ist auch die Summenausgangsklemme 15-1 dieses binären Addierwerkes HOCH. Gemäß Fig. 5 geht 1 Mikrosekunde nach dem HOCH-Zustand der Klemme 15-1 die Ausgangsklemme 50-1 der Verfünffacherschaltung HOCH. Man sieht nun, daß die' Verfünffacherschaltung nach Fig. 5 einen Dezimalwert im binär-dezimalen System parallel nach Bits und serienweise nach Ziffernstellen aufnimmt. Der Verzögerungskreis 31 multipliziert also wirksam den 2-Bit-Eingang mit 10 und führt ihn dem 1-Bit-Binär-Addierwerk zu. Durch die Zuleitung des Ausgangs des Verzögerungskreises 31 zu dem binären 1-Bit-Addierwerk wird wirksam die binärdezimale Stelle der Eingangsklemme 10-2 der Ver- fünffacherschaltung eine binäre Spalte nach rechts verschoben (durch 2 dividiert). Durch das HOCH-gehen der Ausgangsklemme 50-1 der Verfünffacherschaltung 2 Mikrosekunden -nach dem HOCH-Zustand der Eingangsklemme 10-2 wird also der Dezimalwert 10, d. h. ein 1-Bit in der Zehnerstelle dargestellt.

. Beispiel 3 . . .."...

Wenn der Dezimalwert -3 den Eingangsklemmen der Verfünffacherschaltung von Fig. 5. zugeführt wird, sind die Eingängsklemmen 10-1 und 10-2 HOCH. Wenn die Eingangsklemme 10-1 HOCH ist, so sind gleichzeitig auch die Eingangsklemme 14-1 des binären 1-Bit-Addierwerkes und die Eingangsklemme 14-4" des ^:binär"en~""4-Bit-Addierw'erkes im · HOCH-Zustand. Wenn nur eine Eingangsklemme des binären 1-Bit-Addierwerkes HOCH ist und nur eine Eingangsklemme des binären 4-Bit-Addierwerkes HOCH ist, sind die Summenausgangsklemmen 15-1 bzw. 15-4 im HOCH-Zustand. 1 Mikrosekunde nach dem HOCH-Zustand der Klemme 15-1 geht die Ausgangsklemme 50-1 der Verfünffacherschaltung HOCH, und 1 Mikrosekunde nach dem HOCH-Zustand der Klemme 15-4 geht die Ausgangsklemme 50-4 der Verfünffacherschaltung HOCH. Als Folge des HOCH-Zustandes der Eingangsklemme 10-1 der Verfünffacherschaltung sind also 1 Mikrosekunde später die Ausgangsklemmen 50-1 und 50-4 der Verfünffacherschaltung HOCH und stellen dadurch den Dezimalwert 5 dar. Bekanntlich waren nun unter den Bedingungen von Beispiel 3 die Klemmen 10-1 und 10-2 gleichzeitig HOCH. Wegen des Verzögerungskreises31 ist jedoch die Eingangsklemme 13-1 des binären 1-Bit-Addierwerkes 1 Mikrosekunde nach dem HOCH-Zustand der Eingangsklemmen 10-2 bzw. 10-1 HOCH (d. h., die Eingangsklemme 10-1 der Verfünffacherschaltung, die Eingangsklemme 14-1 des binären 1-Bit-Addierwerkes und die Eingangsklemme 14-4 des binären 4-Bit-Addierwerkes sind gleichzeitig HOCH 1 Mikrosekunde vor dem HOCH-gehen der Eingangsklemme 13-1 des binären 1-Bit-Addierwerkes infolge des HOCH-Zustandes der Eingangsklemme 10-2). Wenn nur die Eingangsklemme 13-1 des binären 1-Bit-Addierwerkes HOCH ist, ist nur die Summenausgangsklemme 15-1 des binären 1-Bit-Addierwerkes im HOCH-Zustand. 1 Mikrosekunde nach dem HOCH-Zustand der Klemme 15-1 des 1-Bit-Addierwerkes und 2 Mikrosekunden (Verzögerungskreise 31 und 34) nach dem HOCH-Zustand der Eingangsklemme 10-2 der Verfünffacherschaltung geht nun die Ausgangsklemme 50-1 der Verfünffacherschaltung HOCH und stellt damit den Dezimalwert 10, d. h. ein 1-Bit in der Zehnerstelle dar. Bei einem Eingang des Dezimalwertes 3 (Klemmen 10-1 und 10-2 HOCH) sind also die Ausgangsklemmen 50-4 und 50-1 HOCH während des Einerstellenzeitabschnitts des Ausgangs, während die Ausgangsklemme 50-1 HOCH ist 1 Mikrosekunde später während des Zehnerstellenzeitabschnitts des Ausgangs. Die Verfünffacherschaltung bildet also die fünfte Vielfache des Dezimalwertes 3 durch das Vorhandensein eines 1- und eines 4-Bits während des Einerstellenzeitabschnitts des Ausgangs und das Vorhandensein eines 1-Bits während des Zehnerstellenzeitabschnitts des Ausgangs, d. h., der Ausgang der Verfünffacherschaltung ist parallel nach Bits und serienweise nach Ziffernstellen.

Beispiel 4

Bei Zuleitung des Dezimalwertes 4 zu den Eingangsklemmen der Verfünffacherschaltung von Fig. ist die Klemme 10-4 HOCH. 1 Mikrosekunde nachher ist die Eingangsklemme 13-2 des binären 2-Bit-Addierwerkes HOCH. Wenn nur eine, nämlich Klemme 13-2, von den Eingangsklemmen des binären 2-Bit-Addierwerkes HOCH ist, ist die Summenausgangsklemme: 15-2 dieses Addierwerkes HOCH. 1 Mikrosekunde danach geht die Ausgangsklemme 50-2 der Verfünffacherschaltung HOCH und stellt dadurch den Dezimalwert 20 dar, d. h. ein 2-Bit in der Zehnerstelle. Zusammenfassend kann gesagt werden: 2 Mikrosekunden nach dem HOCH-Zustand der Eingangsklemme 10-4 des Verfünffachers geht die Ausgängsklemme 50-2 HOCH! Ein Zeitäbstand von

.1 Mikrosekunde zwischen den Eingangs- und Ausgangsklemmen der Verfünffacherschaltung zeigt an, daß dem Eingang dieselbe Dezimalstelle zugeführt wird, wie sie 1 Mikrosekunde später an den Ausgangsklemmen erscheint. Wenn also ein binär-dezimal ausgedrückter Dezimalwert von den Ausgangsklemmen 2 Mikrosekunden nach dem Eingang zu der Verfünffacherschaltung dargestellt wird, so ist der Ausgang eine Dezimalstelle höher als der Eingang.

Beispiel 5

Bei Zuleitung des Dezimalwertes 5 zu den Eingangsklemmen der Verfünffacherschaltung von Fig. 5 sind die Eingangsklemmen 10-1 und 10-4 gleichzeitig HOCH. Gemäß Beispiel 1 gehen, wenn die Eingangsklemme 10-1 HOCH ist, 1 Mikrosekunde später die Ausgangsklemmen 50-1 und 50-4 der Verfünffacherschaltung HOCH und stellen damit den Dezimalwert 5, d. h. ein 1- und ein 4-Bit in der Einerdezimalstelle dar. Gemäß Beispiel 4 geht 2 Mikrosekunden nach dem HOCH-Zustand der Eingangsklemme 10-4 die Ausgangsklemme 50-2 HOCH und stellt damit den Dezimalwert 20, d. h. ein 2-Bit in der Zehnersteile dar. Man sieht also, daß bei Beispiel 5 die Eingangsklemmen 10-1 und 10-4 gleichzeitig HOCH sind. Wenn die Eingangsklemme 10-1 HOCH ist, gehen die Klemmen 14-1 und 14-4 gleichzeitig HOCH, während die Klemme 13-2 1 Mikrosekunde nach der Eingangsklemme 10-4 HOCH-geht infolge der Einschaltung des Verzögerungskreises 32 zwischen die Klemmen 10-4 und 13-2. 1 Mikrosekunde nach dem HOCH-gehen der Klemme 10-1 gehen also infolge der Verzögerungen in den Verzögerungskreisen 34 und 36 die Ausgangsklemmen 50-1 und 50-4 HOCH, während 2 Mikrosekunden nach dem HOCH-Zustand der Klemme 10-4 infolge der zusammentreffenden Verzögerungen in den Verzögerungskreisen 32 und 35 die Ausgangsklemme 50-2 HOCH-geht.

Beispiel 6

Bei Zuführung des Dezimalwertes 6 sind die Eingangsklemmen 10-4 und 10-2 der Verfünffacherschaltung von Fig. 5 HOCH. Dieses Beispiel ist tatsächlich nichts anderes als ein gleichzeitiges Vorhandensein der Bedingungen der Beispiele 2 und 4; d.h., 2 Mikrosekunden nach dem HOCH-Zustand der Eingangsklemmen 10-4 bzw. 10-2 gegen die Ausgangsklemmen 50-1 bzw. 50-2 HOCH und stellen dadurch den Dezimalwert 30 dar, d. h. ein 1- und ein 2-Bit in der Zehnerdezimalstelle. Bei diesem Beispiel sind also während des Einerstellenzeitabschnitts des Ausgangs alle Ausgangsklemmen der Verfünffacherschaltung TIEF.

Beispiel 7

Wenn der Dezimalwert 7 den Eingangsklemmen der Verfünffacherschaltung von Fig. 5 zugeleitet wird, sind die Eingangsklemmen 10-1,10-2 und 10-4 HOCH. Dieses Beispiel besteht tatsächlich in einem Zusammenfallen der Fälle Nr. 1, 2 und 4; d. h. 1 Mikrosekunde nach dem HOCH-Zustand der Klemme 10-1 gehen die Ausgangsklemmen 50-1 und 50-4 HOCH und stellen den Dezimalwert 5 dar; 2 Mikrosekunden nach dem HOCH-Zustand der Klemmen 10-2 und 10-4 gehen die Ausgangsklemmen 50-2 und 50-1 HOCH und stellen den Dezimalwert 30 dar.

Beispiel 8

Bei Zuführung des Dezimalwertes 8 ist die Eingangsklemme 10-8 de'rVerfünf fächerschäl tung HOCH. Infolge der zusammentreffenden Verzögerungen durch die Verzögerungskreise 33 und 36- ist nun 2 Mikrosekunden später die Ausgangsklemme 50-4 HOCH und stellt so den Dezimalwert 40 dar, d. h. ein 4-Bit in der Zehnerdezimalstelle. '■■.■■.'.■'

Beispiel 9

Wenn der Dezimalwert 9 der Verfünffacherschaltung zugeleitet wird, sind die Eingangsklemmen 10-1

ίο und 10-8 HOCH. Tatsächlich handelt es sich in diesem Falle um ein Zusammentreffen der Beispiele 1 und 8; d.h., 1 Mikrosekunde nach der Eingangsklemme 10-1 gehen die Ausgangsklemmen 50-1 und 50-4 HOCH und stellen damit den Dezimalwert 5 dar, und 2 Mikrosekunden nach der Eingangsklemme 10-8 geht die Ausgangsklemme 50-4 HOCH und stellt dadurch den Dezimal wert 40 dar.

Beispiel 10 * . .

Wenn der Dezimalwert 36 in binär-dezimaler Darstellungsform parallel nach Bits und serienweise nach Dezimalstellen den Eingangsklemmen der Verfünffacherschaltung von Fig. 5 zugeführt wird, sind deren Eingangsklemmen 10-2 und 10-4 während einer

1. Mikrosekunde und 10-1 und 10-2 während einer 2. Mikrosekunde HOCH. Angesichts der Rolle, die die Verzögerungskreise 31, 32 und 33 in der Operation des Verfünffachers spielen, sind also nun die Eingangsklemmen 14-1 und 13-1 des binären 1-Bit-Addierwerkes, die Eingangsklemme 13-2 des binären 2-Bit-Addierwerkes und die Eingangsklemme 14-4 des binären 4-Bit-Addierwerkes gleichzeitig während der 2. Mikrosekunde HOCH. Da zwei Eingänge des 1-Bit-Addierwerkes HOCH sind, entsteht infolge eines Übertrags von dem 1-Bit-Addierwerk in Verbindung mit dem HOCH-Zustand eines der Eingänge des 2-Bit-Addierwerkes ein Übertrag zu dem binären 4-Bit-Addierwerk. Ein Übertrag zu dem binären 4-Bit-Addierwerk in Verbindung mit dem HOCH-Zustand eines der Eingänge des 4-Bit-Addierwerkes erzeugt einen Übertragsausgang von dem 4-Bit-Addierwerk aus. Wie oben erwähnt, erfolgt das alles in der 2. Mikrosekunde. Der Ausgangsimpuls von der Übertragsbitklemme des 4-Bit-Addierwerkes wird um 1 Mikrosekunde verzögert durch den Verzögerungskreis 37 und erscheint an der Ausgangsklemme 50-8 der Verfünffacherschaltung als 8-Bit in der Zehnerstelle, d. h. als 8-Bit während der 3. Mikrosekunde.

Wie oben bei diesem Beispiel erwähnt, ist die Eingangsklemme 10-2 der Verfünffacherschaltung während der 2. Mikrosekunde HOCH. Infolgedessen erscheint infolge der zusammentreffenden Verzögerungen der Verzögerungskreise 31 und 34 ein Ausgang von einem 1-Bit während des Hunderterstellenzeitabschnitts, d. h., ein 1-Bit wird durch den HOCH-Zustand der Ausgangsklemme 50-1 in der 4. Mikrosekunde dargestellt.
• Dieses Beispiel ist, wie man sieht, eine Kombination der Beispiele 6 und 3, die nacheinander durchgeführt werden (mit einem Abstand von 1 Mikrosekunde), und zwar stellen die binären Addierwerke und die dazwischengeschalteten Übertragsklemmen den Ausgang in binär-dezimaler Weise parallel nach Bits und serienweise nach Ziffernstellen dar.

Gemäß dem vorstehenden Beispiel kann die Verfünffacherschaltung'von Fig. 5 jeden beliebigen Dezimalwert Verarbeiten', der "den" Eirigahgsklemmen im binär^dezimalen System parallel/nach Bits undserien- -weise, nach' Dezimalstellen zugeführt: wird." ν : '· ■ ^;.'J

Bei den ersten neun der vorstehend genannten Beispiele beachte man, daß, durch die Eingabe eines beliebigen Dezimalwertes von 1 bis 9 in binär-dezimaler Darstellungsweise an die Eingangsklemmen der Verfünffacherschaltung als Ausgang die fünfte Vielfache des zugeführten Wertes in binär-dezimaler Form parallel nach Bits und serienweise nach Ziffernstellen an den Ausgangsklemmen erzeugt wird. Das Beispiel 10 zeigt allgemein, wie die Verfünffacherschaltung von

DLS, bei der neunten Vielfachen durch die Verzögerungskreise DIl und die Dopplerschaltung DL 2, durch die Dopplerschaltung DL 4 und die abgewandelte Verfünffacherschaltung MQ und durch das Addierwerk A 9.

Wenn Leitungen der 500-Serie (Fig. 1) einen Dezimalwert während einer 1. Mikrosekunde manifestieren, werden die auf diesem Dezimalwert beruhenden Angaben zuerst auf den Leitungen der 600-Serie wäh-

Fig. 5 einen mehrstelligen Eingang verarbeiten kann. io rend einer 2. Mikrosekunde und auf den Leitungen der Obwohl die Anzahl von Beispielen notwendigerweise 700-Serie während der 3. Mikrosekunde dargestellt, beschränkt werden mußte, kann man sehen, daß diese
Schaltung jeden beliebigen Dezimalwert aufnimmt

und seine fünfte Vielfache bildet.
Produktbilder
Der in Fig. 1 gezeigte Produktbilder verwendet

Das heißt, es liegt eine Verzögerung von 1 Mikrosekunde oder einem Zeitabschnitt zwischen, den Leitungen der 500-Serie und denen der 600-Serie und 15 eine Verzögerung von 1 Mikrosekunde oder einem Zeitabschnitt zwischen den Leitungen der 600- und denen der 700-Serie. Zum Beispiel sei angenommen, daß die Leitung 501 während einer 1. Mikrosekunde HOCH ist. In diesem Falle gehen 1 Mikrosekunde

mehrere Verzögerungskreise (Fig. 3), mehrere Dopplerschaltungen (Fig. 2), mehrere binär-dezimale Addierwerke (Fig. 4) und eine abgewandelte Form der 20 später bestimmte Leitungen der 600-Serie HOCH Verfünffacherschaltung (die Verfünffaeherschaltung und 1 Mikrosekunde später (d. h. 2 Mikrosekunden

nach Leitung 501) bestimmte Leitungen der 700-Serie. Nachstehend folgt nun eine genaue Erklärung der Arbeitsweise des Produktbilders von Fig. 1 in Ver-25 bindung mit einigen Beispielen:

nach Fig. 5 unter Weglassung der Verzögerungskreise 31, 32 und 33.und unter Verwendung der 2-, 4- und 8-Bit-Verzögerungen der vier .Verzögerungskreise D21 von Fig. 1 an ihrer Stelle).

" Gemäß Fig. 1 . bestehen die Eingangsklemmen 1Ä des Produktbilders aus einer 1-Bit-Klemme, einer 2-Bit-Klemme, einer. 4-Bit-Elemme und einer 8-Bit-Klemme.. Die Ausgangsklemmen umfassen neun Grup-

Beispiel 1

Wenn der Dezimalwert 1 den Eingangsklemmen 1A' des Produktbilders zugeführt wird, sind die Leitungen pen IA bis 9 A, jede bestehend aus einer 1-Bit.- 30 501 und 511 HOCH ebenso wie die Eingangsklemme Klemme, einer 2-Bit-Klemme, einer 4-Bit-Klemme 24 des 1-Bit-Verzögerungskreises der Gruppe DIl und einer 8-Bit-Klemme. Die erste Vielfache erscheint und die Eingangsklemme 10-1 der Dopplerschaltung an den Ausgangsklemmen 1A gleichzeitig mit dem DL 2. 1 Mikrosekunde später gehen die Ausgangs-Aüftreffen der zweiten Vielfachen an den Ausgangs- klemme 26 des 1-Bit-Verzögerungskreises der Gruppe klemmen 2 A, der dritten Vielfachen an den Ausgangs- 35 DIl und die Ausgangsklemme 100-2, d.h. die 2-Bitklemmen3yi, der Vielfachen 4 bis 9 an den Ausgangs- Klemme der Dopplerschaltung DL2, HOCH. Gemäß klemmen 4 A bis 9 A. Fig. 1 ist die Klemme 100-2 der Dopplerschaltung

Die Vielfachen 1 bis 9 des Eingangs des Produkt- DL 2 über Leitung 612 mit der Eingangsklemnie des bilders erscheinen an den Ausgangsklemmen 3 Mikro- 2-Bit-Verzögerungskreises der Gruppe D 22 und über Sekunden oder drei Zeitabschnitte nach Anlegung des 4° Leitung 612 und Leitung 622 mit der Eingangsklemme Eingangs an die Eingangsklemmen des Produkt- 10-2, d. h. der 2-Bit-Eingangsklenime der Dopplerbilders. Bei der ersten Vielfachen entstehen die Ver- schaltung DL4, verbunden. Wenn die Leitungen 601 zögerungen durch die drei Gruppen von je vier Ver- und 612 HOCH sind, gehen auch die Eingangsklemzögerungskreisen DIl, D21 und D31. Gemäß der men 11-1 (1-Bit) und 12-2 (2-Bit) des binär-dezimalen obenstehenden Besprechung des binär-dezimalen Ad- 45 Addierwerkes A 3 HOCH. Das heißt, das Addierwerk dierwerkes von Fig. 4, der Dopplerschaltung von A3 addiert ein 1-Bit und ein 2-Bit. Wenn Leitung 601 Fig. 2 und der Verfünffaeherschaltung von Fig. 5 HOCH ist, ist außerdem die Leitung 601-^4 HOCH, wohnt jeder dieser Schaltungen eine Verzögerung von und infolgedessen ist die Eingangsklemme 120-1 1 Mikrosekunde (einem Zeitabschnitt) inne. Gemäß (1-Bit-Klemme) der Verfünffaeherschaltung MQ Fig. 1 entsteht die 3-Mikrosekunden-Verzögerung der 5° HOCH. 2 Mikrosekunden nach der 1-Bit-Klemme der zweiten Vielfachen durch die Reihenschaltung der Eingangsklemmen 1A' des Produktbilders geht auch Dopplerschaltung DL 2 und der Verzögerungskreise die Ausgangsklemme des 1-Bit-Verzögerungskreises D 22 und D 32. Bei der dritten Vielfachen entsteht die der Gruppe D 21 HOCH, die Ausgangsklemme des 3-Mikrosekunden-Verzögerung durch die Verzöge- 2-Bit-Verzögerungskreises der Gruppe D 22 geht rungskreiseDll und die Dopplerschaltung DL2, das 55 HOCH, die Ausgangsklemmen 70-1 und 70-2 des Addierwerk A 3 und die Verzögerungskreise D33, bei Addierwerkes A 3 gehen HOCH, und die Ausgangsder vierten Vielfachen durch die Dopplerschaltung klemme 100-4 der Dopplerschaltung DL 4 gehen DL2, die Dopplerschaltung DL4 und die Verzöge- HOCH. Ebenso sind die Ausgangsklemmen 50-1 rungskreise D 34, bei der fünften Vielfachen durch die (1-Bit) und 50-4 (4-Bit) der Verfünffaeherschaltung Verzögerungskreise DIl die abgewandelte Verfünf- 6° MQ HOCH 2 Mikrosekunden nach dem HOCH-Zufacherschaltung MQ und die Verzögerungskreise D 35, stand der 1-Bit-Klemme der Eingangsklemmen 1A' bei der sechsten Vielfachen durch die Verzögerungs- des Produktbilders.

kreise DIl und die Dopplerschaltung DL2, das Zusammenfassend kann gesagt werden: Wenn die

Addierwerk ./4 3 und die Dopplerschaltung DL 6, bei Ausgangsklemme des 1-Bit-Verzögerungskreises der der siebten Vielfachen durch die Verzögerungskreise 65 Gruppe D21 HOCH ist, ist Leitung 701 HOCH und DIl und die Dopplerschaltung DL2 und gemeinsam stellt damit ein 1-Bit (Dezimalwert 1) dar. Wenn die durch das Addierwerk A 3 und die Dopplerschaltung Ausgangsklemme des 2-Bit-Verzögerungskreises der DL4 und durch das Addierwerk ^ 7, bei der achten GruppeD22 HOCH ist, geht Leitung 712 HOCH und Vielfachen durch die Dopplerschaltung DL2, die stellt damit'ein 2-Bit (Dezimalwert 2) dar. Wenn die. Dopplerschaltung DL 4 und die Dopplerschaltung 70 Klemmen 70-1und 70-2: des Addierwerkes A 3 HOCH

sind, gehen die Leitungen 741 und 742 HOCH und stellen damit ein 1-Bit und ein 2-Bit (Dezimalwert 3) dar. Wenn die Ausgangsklemme 100-4 der Dopplerschaltung DL 4 HOCH ist, geht die Leitung 754 HOCH und stellt so ein 4-Bit (Dezimalwert 4) dar. Wenn die -Ausgangsklemmen 50-1 und 50-4 der Verfünffacherschaltung MQ HOCH sind, gehen die Leitungen 761 und 764 HOCH und stellen damit ein 1-Bit und ein 4-Bit (Dezimalwert 5) dar. Die oben angeführten Bedingungen bestehen 2 Mikrosekunden oder zwei Zeitabschnitte nach Anlegung des Dezimalwertes 1 an die Eingangsklemmen des Prödüktbilders.

Wenn nun dieLeitung 701 HOCH ist, ist 1 Mikrosekunde später die 1-Bit-Klemme der Ausgangsklemmen XA HOCH und zeigt damit den Dezimalwert 1 an. (Man beachte, daß die erste Vielfache dasselbe ist wie der Eingang zu dem Produktbilder, nur mit einer Verzögerung von 3 Mikrosekunden durch die in Reihe geschalteten Gruppen von Verzögerungskreisen DIl, D 21 und D 31.) Ebenso geht infolge des HOCH-Zustandes der Leitung 712 1 Mikrosekunde später die 2-Bit-Klemme der Ausgangsklemmen 2 A HOCH und zeigt so den Dezimalwert 2 an. 1 Mikrosekunde nach dem HOCH-Zustand der Leitungen 741 und 742 gehen die 1-Bit und die 2-Bit-Ausgangsklemme der Gruppe ZA von Ausgangsklemmen HOCH und zeigen damit den Dezimalwert 3 an. Ebenso geht 1 Mikrosekunde nach dem HOCH-Zustand der Leitung 754 die 4-Bit-Ausgangsklemme der Gruppe 4 A von Ausgangsklemmen HOCH und zeigt so den Dezimalwert 4 an. 1 Mikrosekunde nach den Leitungen 764 und 761 gehen die 4-Bit- und die 1-Bit-Ausgangsklemme der Gruppe5^4 von Ausgangsklemmen HOCH und zeigen den Dezimalwert 5 an.

Gemäß Fig. 1 sind, wenn die Leitungen 741 und 742 HOCH sind, die Eingangsklemmen 10-1 und 10-2 der Dopplerschaltung DLQ HOCH, da Leitung 781 die Klemme 10-1 von DL 6 mit Leitung 741 und die Leitung 782 die Klemme 10-2 von DL 6 mit Leitung 742 verbinden. 1 Mikrosekunde nach den Klemmen 10-2 und 10-1 von DL6 gehen die 2- und die 4-Bit-Ausgangsklemme der Gruppe 6 A HOCH und stellen so den Dezimalwert 6 dar. Gemäß Fig. 1. gehen, wenn die Leitungen 741 und 742 HOCH sind, die Eingangsklemmen 11-1 und 11-2 des Addierwerkes Al HOCH, da Leitung 791 die Klemme 11-1 mit der Leitung 741 und Leitung 792 die Klemme 11-2 mit der Leitung 742 verbinden. Außerdem ist, wenn Leitung 754 HOCH ist, die Eingangsklemme 12-4 des Addierwerkes Al HOCH, da Leitung 724 die Klemme 12-4 mit der Leitung 754 verbindet. Tatsächlich werden ein 4-Bit, ein 1-Bit und ein 2-Bit gleichzeitig dem Addierwerk A 7 zugeführt, und daher gehen 1 Mikrosekunde später die 1-, die 2- und die 4-Bit-Ausgangsklemme der Gruppe IA HOCH und zeigen damit den Dezimalwert 7 an. Unter Berücksichtigung der Tatsache, daß, wenn Leitung 754 HOCH ist, die Klemme 10-4 der Dopplerschaltung DL 8 HOCH ist, kann man also feststellen, daß 1 Mikrosekunde später die 8-Bit-Klemme der Gruppe 8 A von Ausgangsklemmen HOCH-geht und damit den Dezimalwert 8 anzeigt. Was das Addierwerk A9 betrifft, so ist, wenn Leitung 754 HOCH ist, die Eingangsklemme 11-4' von A9 HOCH, da die Leitung 724 die Klemme 11-4 mit Leitung 754 verbindet. Außerdem sind die Klemmen 12-1 und 12-4 von A9 HOCH, da die Leitungen 771 und 774 diese Klemmen mit den Leitungen 761 bzw. 764 verbinden. 1 Mikrosekunde später gehen also die 1- und die 8-Bit-Klemme der Gruppe 9Ä HOCH und zeigen den Dezimalwert 9 an. '

Gemäß der vorstehenden Erklärung erscheint

3 Mikrosekunden nach Anlegung des Dezimalwertes 1 an die Eingangsklemmen XA' des Prödüktbilders der Dezimalwert 1, d. h. die erste Vielfache, an den Ausgangsklemmen 1A; ein Dezimalwert 2, d. h. die zweite Vielfache, erscheint an den Ausgangsklemmen 2 A, und entsprechende Werte, d. h. die Vielfachen 3 bis 9, erscheinen an den Ausgangsklemmen ZA bis 9 A.

Hier beachte man, daß alle Ausgänge (d. h. die an

ίο den Klemmen IA bis 9 A erscheinenden Vielfachen) bei dem vorliegenden Beispiel in der Einerstelle Hegen. Wie jedoch aus einem noch folgenden Beispiel besser hervorgeht, würden die Ausgänge (d. h. die Vielfachen), wenn sie größer als 9 wären, an den betreffenden Gruppen von Ausgangsklemmen parallel nach Bits und serienweise nach Ziffernstellen erscheinen. Das heißt, 3 Mikrosekunden nach dem Eingang eines Dezimalwertes gleich oder kleiner als 9 in den Produktbilder würde die Einerdezimalstelle parallel nach Bits an den Ausgangsklemmen erscheinen. Während der nächsten, d; h. 4. Mikrosekunde nach dem Einerstelleneingangszeitabschnitt würde die Zehnerstelle an den Ausgangsklemmen erscheinen. Ebenso würde die Tausenderstelle während der 5. Mikro-Sekunde nach dem Einerstelleneingangszeitabschnitt erscheinen: Um also einen beliebigen Ausgang in der Hunderter- oder der Tausenderstelle zu erhalten, müssen die Eingänge in den Produktbilder größer als 9 sein und parallel nach Bits und serienweise nach Ziffernstellen angelegt werden.

Beispiel 2

Bei Zuführung des Dezimalwertes 3 zu den Eingangsklemmen IA' des Prödüktbilders erscheinen 3 Mikrosekunden später die erste Vielfache des Einganges, nämlich der Dezimalwert 3, an den Ausgangsklemmen 1A des Prödüktbilders, die zweite Vielfache des Einganges, nämlich der Dezimalwert 6, an den Ausgangsklemmen 2 A, die dritte Vielfache des Einganges, nämlich der Dezimalwert 9, an den Ausgangsklemmen ZA, der Einerstellenteil der vierten Vielfachen des Einganges, nämlich der Dezimalwert 2, an den Ausgangsklemmen AA, der Einerstellenteil der fünften Vielfachen des Einganges, nämlich der Dezimalwert 5, an den Ausgangsklemmen 5 A, der'Einerstellenteil der sechsten Vielfachen des Einganges, nämlich der Dezimalwert 8, an den Ausgangsklemmen 6 A, der Einerstellenteil der siebten Vielfachen des Einganges, nämlich der Dezimalwert 1, an den Ausgangsklemmen IA, der Einerstellenteil der achten Vielfachen des Einganges, nämlich der Dezimalwert 4, an den Ausgangsklemmen 8 A, und der Einerstellenteil der neunten Vielfachen ; des Einganges, nämlich der Dezimalwert 7, an den Ausgangsklemmen 9 A des Prödüktbilders.

4 Mikrosekunden später (d. h. nach Anlegung des Dezimalwertes'3 an die Eingangsklemmen 1A') stellen die Ausgangsklemmen XA, 2A bzw.: ZA einen Dezimalausgang 0 dar, die Ausgangsklemmen AA einen Dezimalausgang 10, die Ausgangsklemmen 5 A einen Dezimalausgang 10, die Ausgangsklemmen 6 A einen Dezimalausgang 10, die Ausgangsklemmen 7 A einen Dezimalausgang 20, die Ausgangsklemmen 8 A einen Dezimalausgang 20 und die Ausgangsklemmen 9 A einen Dezimalausgang 20.

"Die Summe der an den Ausgangsklemmen des Prödüktbilders während der 3. und der 4. Mikrosekunde erscheinenden Ausgänge ist also folgende: Die Ausgangsklemmen 1A stellen den Dezimalwert 3 dar, die

809 750/270

Ausgangsklemmen 2 A den Dezimalwert 6, die Ausgangsklemmen 3 A den Dezimalwert 9, die Ausgangsklemmen £A den Dezimalwert 12, d.h. die Summe der Dezimalwerte 2 und 10, die Ausgangsklemmen 5 A den Dezimalwert 15, d.h.·-die Summe der Dezimalwerte 5 und 10, die Ausgangsklemmen 6 A den Dezimalwert 18, d. h. die Summe von 8 und 10, die Ausgangsklemmen IA den Dezimalwert 21, d. h. die Summe von 1 und 20, die Ausgangsklemmen 8 A den Dezimalwert 24, d. h. die Summe von 4 und 20, und die Ausgangsklemmen 9 A den Dezimalwert 27, d.h. die Summe von 7 und 20.

Kurze Zusammenfassung der Wirkungsweise des Produktbilders von Fig. 1: Aus den vorstehenden Beispielen geht hervor, daß der Produktbilder einen Eingang im binär-dezimalen System parallel nach Bits und serienweise nach Ziffernstellen aufnimmt und mit einer Verzögerung von 3 Mikrosekunden die Teile der Vielfachen des Einganges, die der gleichen Dezimalstelle angehören, manifestiert. Es sei z. B. angenommen, daß während einer 1. Mikrosekunde der Einerstellenteil eines Wertes den Eingangsklemmen IA' und während einer 2. Mikrosekunde der Zehnerstellenteil desselben Wertes den Eingangsklemmen IA' des Produktbilders zugeführt werden. Während der 5. Mikrosekunde erscheint dann der Einerstellenteil der ersten Vielfachen des Wertes an den Ausgangsklemmen IA, der Einerstellenteil der zweiten Vielfachen des Wertes erscheint an den Ausgangsklemmen 2 A, und dementsprechend erscheinen die Vielfachen 3 bis 9 des Einerstellenteiles an den entsprechenden Klemmen 3A bis 9A. Während der 6. Mikrosekunde erscheint dann jeweils der Zehnerstellenteil der Vielfachen 1 bis 9 des Wertes an den Ausgangsklemmen XA bis 9 A. In derselben Weise erscheint der Hunderterteil der Vielfachen an den Ausgangsklemmen während der 7. Mikrosekunde.

Man beachte, daß der Verzögerungskreis von Fig. 3, die Dopplerschaltung von Fig. 2, das binär-dezimale Addierwerk von Fig. 4 und die Verfünffacherschaltung von Fig. 5 je eine Eigenverzögerung von 1 Mikrosekunde haben, und daher wird, wenn ein Eingang zu dem Produktbilder nacheinander drei beliebigen dieser Einheiten ausgesetzt wird, die Ausgangsstelle des Produktbilders, die der Eingangsstelle des Produktbilders entpricht, um 3 Mikrosekunden verzögert. (Die Eigenverzögerung von 1 Mikrosekunde in den vorstehend genannten Schaltungen kann ausgeschaltet werden durch Weglassen der entsprechenden Verzögerungskreise.)

Man erhält also die erste Vielfache durch Verzögerung des Einganges des Produktbilders um 3 Mikrosekunden.

Die zweite Vielfache wird gebildet durch Verwendung einer Dopplerschaltung und Verzögerung von deren Ausgang um 2 Mikrosekunden.

Die dritte Vielfache erhält man durch Addition der ersten und der zweiten Vielfachen und entsprechende Verzögerung der Summe.

Die vierte Vielfache entsteht durch aufeinanderfolgende Verwendung einer ersten und einer zweiten Dopplerschaltung und Verzögerung des Ausganges der zweiten um 1 Mikrosekunde.

Die fünfte Vielfache erhält man durch Verwendung der Verfünffacherschaltung mit entsprechender Verzögerung. ■·:■ ^;

Die sechste Vielfache wird durch Verdopplung der dritten gebildet. · ■

Die siebte Vielfache entsteht durch Addition der dritten und der vierten Vielfachen. '"■ ■

Die achte Vielfache wird gebildet durch Verdopplung der vierten.

Die neunte Vielfache entsteht durch Addition der vierten und der fünften Vielfachen.

Für Fachleute dürfte es klar sein, daß die hier beschriebene neue binär-dezimale Dopplerschaltung und die neue Verfünffacherschaltung in verschiedener Weise kombiniert werden können, um die Vielfachen 1 bis 9 oder andere beliebige Vielfache zu bilden. Die durch Kombination der Doppler- und der Verfünffacherschaltung gebildeten Vielfachen können gleichzeitig gebildet werden wie in der beschriebenen Ausführung nach Fig. 1 oder zu verschiedenen gestaffelten Zeiten.

Claims (4)

Patentansprüche:

1. Teilproduktbildner zur Erzeugung der Multiplikanden-1-bis -9fachen für eine Multiplikationseinrichtung, gekennzeichnet durch eine Kombination aus vier binär-dezimalen Parallel-Reihen-Verdopplungsschaltungen, einer binär-dezimalen P ärällel-Reihen-Verfünffachet schal tung, drei binär-dezimalen Parallel-Reihen-Addierschaltungen und acht vierteiligen Verzögerungsschaltungen (Fig. 1), die die parallel verschlüsselten Binärkomponenten 1, 2, 4 und 8 der einzelnen Reihen-Dezimalziffern des Multiplikanden an einem binär-dezimalen Reihen-Eingang (Klemmen 1A') nacheinander in die parallel verschlüsselten Binärkomponenten der Reihen-Dezimalziffern der Multiplikanden-1-bis -9fachen umwandelt und diese mit gleicher Verzögerung an neun binär-dezimalen Parallel-Reihen-Ausgängen (IA ... 9 A) gleichzeitig zur Verfugung stellt.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Verfünffacherschaltung (Fig. 5) die Binärkomponente 1 jeder Reihen-Eingangsziffer unmittelbar verfünffacht, indem sie sie ünverzögert gleichzeitig je einem der drei Eingänge von zwei binären Reihenaddierern (15) für die Komponenten 1 und 4 zuführt, und die Binärkomponenten 2, 4 und 8 mittels je einer Verzögerungsschaltung (31, 32j 33) zunächst verzehnfacht und durch anschließende Zuführung zu getrennten Eingängen von drei Reihenaddierern (15) für die Komponenten 1, 2 und 4 durch 2 dividiert und daß die Summenausgänge der Reihenaddierer (15) für die Komponenten 1, 2 und 4 über weitere Verzögerungsglieder (34,35, 36) mit den binären Ausgangsklemmen 1, 2 und 4 (50) sowie der Übertragungsausgang des Addierers (15) für die Komponente 4 mit der Ausgangsklemme 8 (50) verbunden sind.

3. Anordnung nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Verdopplerschaltung (Fig. 2) die Binärkomponenten 1, 2, 4 und 8 jeder Reihen-Eingangsziffer durch unverzögerte Zuführung zu den Eingängen 2, 4, 8 und 16 des aus »Und«-, »Oder«- und Ümkehrschaltungen bestehenden Rationalisierers (Ii?) verdoppelt, der den rein binären Zweifaehen-Eingangswert in drei parallele Binärkomponenten 2, 4 und 8 (Ausgangsklemmen 20-2, 21-4, 22-8) und eine parallele Dezimalkomponente 10 (Klemme 23-10) umformt, und daß mittels einfacher Verzögerungsglieder (101 . . . 103) für die binären Ausgangskomponenten und zweier Verzögerungsglieder (104,105) für die parallele Dezimalkomponente letztere in

eine verzögerte Binärkomponente 1 für die folgende Reihen-Dezimalziffer umgewandelt wird.

4. Anordnung nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß in dem Stromkreis eines jeden Vielfachen so viele nacheinandergeschaltete Verzögerungsglieder für je einen Zeitabschnitt vorgesehen sind, daß sie zusammen mit den Verdoppler-, Addier- oder Verfünffacherschaltungen eine Gesamtverzögerung von drei Zeitabschnitten der Einerstelle jedes Vielfachen-Aus-

gangswertes gegenüber der Einerstelle des Eingangswertes erzeugen.

In Betracht gezogene Druckschriften:

Deutsche Patentschrift Nr. 723 449;

belgische Patentschrift Nr. 509 807, insbesondere S. 1, 2 und 9, 10;

»Vorträge über Rechenanlagen 1953«, Max-Planck-Institut für Physik, Göttingen, 1953, insbesondere S. 2 bis 4.

Hierzu 2 Blatt Zeichnungen

© 809 750/270 2.