DE10355572B4 - Verfahren zum Verringern der Seitenwandrauhigkeit von trocken geätzten Strukturen - Google Patents

Verfahren zum Verringern der Seitenwandrauhigkeit von trocken geätzten Strukturen Download PDF

Info

Publication number
DE10355572B4
DE10355572B4 DE2003155572 DE10355572A DE10355572B4 DE 10355572 B4 DE10355572 B4 DE 10355572B4 DE 2003155572 DE2003155572 DE 2003155572 DE 10355572 A DE10355572 A DE 10355572A DE 10355572 B4 DE10355572 B4 DE 10355572B4
Authority
DE
Germany
Prior art keywords
dry
etching step
isotropic
roughness
etched
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE2003155572
Other languages
English (en)
Other versions
DE10355572A1 (de
Inventor
Stefan Dr. Machill
Ralf Koepe
Oliver Dr. Genz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Qimonda AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qimonda AG filed Critical Qimonda AG
Priority to DE2003155572 priority Critical patent/DE10355572B4/de
Publication of DE10355572A1 publication Critical patent/DE10355572A1/de
Application granted granted Critical
Publication of DE10355572B4 publication Critical patent/DE10355572B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

Verfahren zum Verringern der Seitenwandrauhigkeit von trocken geätzten Stukturen, wobei sich die Rauhigkeit größenordnungsmäßig im Bereich von wenigen nm bewegt, mit den Schritten:
(a) Durchführen eines Trockenätzschritts und
(b) anschließendes Durchführen eines isotropen Ätzschritts,
wobei nach dem Trockenätzschritt (a) und vor Durchführen des isotropen Ätzschritts (b) ein Abscheidungsschritt durchgeführt wird, in dem ein Ausgleichsmedium auf die trocken geätzten Strukturen abgeschieden wird, und nach dem Abscheidungsschritt ein isotroper Planarisierungsschritt zum Glätten von durch die trocken geätzten Strukturen gebildetem Material durchgeführt wird,
wobei während des isotropen Planarisierungsschritts die Ätzrate des Ausgleichsmediums vergleichbar wie oder höher als die Ätzrate des zu glättenden Materials ausgewählt wird.

Description

  • Die Erfindung betrifft ein Verfahren zum Verringern der Seitenwandrauhigkeit von trocken geätzten Strukturen.
  • Hintergrund der Erfindung
  • Bekanntermaßen hat das Trockenätzverfahren aufgrund seiner strukturgetreuen Übertragung der Fotolackgeometrie in die darunter angeordnete Schicht die Nasschemie-Verfahren weitgehend verdrängt, da es eine gut reproduzierbare und gleichmäßige Ätzung sämtlicher Materialien in der Silicium-Halbleitertechnologie mit der gewünscht Selektivität zur Maske und zum Untergrund ermöglicht. Dabei dient die Fotolackschicht zur Maskierung der Ätzprozesse.
  • Viele Hersteller in der Halbleitertechnologie sehen sich, insbesondere beim Trockenätzen, mit dem Problem konfrontiert, dass die geätzten Strukturen eine zu hohe Seitenwandrauhigkeit (”line edge roughness”) aufweisen. Dies beeinträchtigt die erforderlichen Eigenschaften nachhaltig und wird mit zunehmender Integrationsdichte immer relevanter. Eine zu hohe Seitenwandrauhigkeit führt zu gravierenden Problemen bei der weiteren Verarbeitung, insbesondere der exakten Steuerung und Kontrolle der zu erzeugenden Strukturen.
  • So zeigt sich, dass beim Übergang von 248 nm- auf 193 nm-Lacke die vorhandene Seitenwandrauhigkeit im Fotolack, dielektrischen oder leitenden Material für die Kontrolle der kriti schen Dimensionen (nachfolgend abgekürzt als „CD”; Critical Dimension) von Linien und Lochstrukturen zunehmend an Bedeutung gewinnt. Unter „CD”, den kritischen Dimensionen, werden vorliegend die Dimensionen verstanden, die mit der Technologie gerade noch möglich sind, um eine wirklichkeitsgetreue Abbildung zu erreichen.
  • Die Rauhigkeit bewegt sich größenordnungsmäßig im Bereich von wenigen nm, beispielsweise etwa 3 bis 4 nm, wobei die Rauhigkeit zwar insgesamt gesehen gleich bleibt, jedoch mit zunehmend kleineren Strukturen der nachteilige Effekt einer zu hohen Seitenwandrauhigkeit stetig anwächst. Bei Größenordungen um 5 nm stellt die Rauhigkeit ein größeres Problem dar als bei z. B. 50 nm, wobei bei derartigen Strukturgrößen zudem bereits grundlegende Probleme der Bauelementephysik hinzukommen. Entscheidend für die Rauhigkeit scheint demnach die verwendete Technologie zu sein.
  • Die Frage, wodurch die Rauhigkeit letztlich entsteht, ist nach wie vor in den Fachkreisen umstritten. Sowohl Lithographie als auch Plasmaätzen scheinen sich auf die Rauhigkeit mit ihren unterschiedlichen Mechanismen auszuwirken. Eine Seitenwandrauhigkeit ist zum wesentlich Teil bereits nach der lithographischen Abbildung im Lack sichtbar, d. h. die Lithographie liefert die erste Grundlage für die Rauhigkeit. Die Trockenätzung kann die Rauhigkeit dann noch verstärken, wenn die Parameter entsprechend nachteilig ausgewählt werden. Das geschilderte Problem ist sowohl in der Lithographie als auch der Maskenherstellung schon seit langem bekannt, konnte aber bislang nicht zufrieden stellend ausgeräumt werden und spielt mit zunehmender Miniaturisierung und wachsender Komplexität der Strukturen in der Halbleitertechnologie eine immer größere Rolle.
  • In jüngster Zeit wurde versucht, eine Verringerung der Seitenwandrauhigkeit mit einem modifizierten Plasmaätzen zu erreichen, indem man die Leistung reduziert, d. h. die thermische Belastung des Fotolacks verringert. Eine andere Möglichkeit besteht darin, polymerisierende Gase einzusetzen, die die während des Plasmaätzens auftretenden Ungleichmäßigkeiten und Unebenheiten der Oberfläche des Fotolacks auffüllen oder heraus nivellieren. Diese Verfahren sind jedoch nur begrenzt anwendbar und führen nicht stets zu befriedigenden Ergebnissen.
  • Auch können Hartmasken-Schichten integriert werden, was jedoch in einer viel aufwendigeren Prozessführung resultiert.
  • Eine weitere Möglichkeit, die mit der vorhandenen Seitenwandrauhigkeit auftretenden Probleme zu vermeiden, besteht darin, andersartige Lacke einzusetzen. Mit anderen Worten, es müssten völlig neuartige Lacke mit hoher Auflösung und geringer Seitenwandrauhigkeit für die reproduzierbare Herstellung von Nanostrukturen entwickelt werden. Durch den Einsatz verbesserter Lacke könnten dann sowohl die rein lithographischen als auch die Ätzeigenschaften in Bezug auf die Rauhigkeit verbessert werden. Durch gezielte Änderung der Plasmaprozessparameter, wie Hochfrequenzleistung, Druck, Gasfluss, Wafertemperatur etc. und unter Einsatz besonderer Ätzgase würde es dann voraussichtlich gelingen, die nachteilige Wirkung durch das Trockenätzen zu minimieren.
  • Da eine Entwicklung derartiger neuer Fotolacke noch nicht in Sicht ist und eine Modifizierung der Parameter allein nicht zu den gewünschten Ergebnissen führt, muss versucht werden, das oben geschilderte Problem der Seitenwandrauhigkeit auf andere Weise in den Griff zu bekommen. Ein Ziel sollte daher sein, den Einfluss des Ätzschritts zu kompensieren, d. h. den Ätzbeitrag zu verringern, da der Trockenätzschritt die Rauhigkeit in der Regel noch weiter verschlechtert.
  • Aus der US 2003/0211752 A1 ist ein Nachbehandlungsätzverfahren bekannt. Bei diesem Verfahren werden Silizium-Grabenseitenwände nach einem vorangehenden Tiefgrabenätzen geglättet, wobei Plasma, erzeugt aus einem fluorhaltigen Gas, unter ganz speziellen Bedingungen in einem milden isotropen Ätzschritt eingesetzt wird.
  • Weiterhin ist aus der EP 0 615 004 B1 ein Verfahren zum Polieren und Planieren von Diamanten bekannt, das die folgenden Schritte umfasst: Auftragen eines Fluid-Beschichtungsmaterials, das ein Material enthält, das sich von Diamanten unterscheidet, auf eine Diamentenoberfläche, die Unebenheiten hat, unter Ausbildung einer Beschichtung auf der Diamantenoberfläche und Entfernen der Beschichtung und der Unebenheiten der Diamantoberfläche durch Ätzen, insbesondere Trockenätzen, womit sowohl die Beschichtung als auch der Diamant geätzt werden können, um die Oberfläche des Diamanten zu glätten. Jedoch werden hier nicht die Seitenwände geglättet, sondern die Oberfläche beispielsweise eines Films, wobei das zu glättende Material Diamant ist.
  • Schließlich ist aus der DE 101 27 231 A1 ein Herstellungsverfahren für eine Halbleiteranordnung bekannt. Die Halbleitervorrichtung hat einen Graben, welcher insbesondere mit einer Diffusionsschichct gefüllt ist, wobei die innere Oberfläche des Grabens durch ein isotropes Ätzen geglättet werden kann.
  • Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Verfügung zu stellen, mit dem die Seitenwandrauhigkeit in geätzten Strukturen verringert wird und die damit in Zusammenhang stehenden Probleme gänzlich vermieden oder auf ein Mindestmaß herabgesetzt werden.
  • Detaillierte Beschreibung der Erfindung
  • Die vorstehend geschilderte Aufgabe wird erfindungsgemäß gelöst durch ein Verfahren zum Verringern der Seitenwandrauhigkeit von trocken geätzten Strukturen gemäß Patentanspruch 1. Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2 bis 9.
  • Die vorliegende Erfindung stellt demzufolge ein Verfahren zur Verfügung, worin durch Einführung eines isotropen Ätzschritts (b) nach der Strukturierung eines dielektrischen oder leitenden Films in einem Trockenätzschritt (a) die Seitenwandrauhigkeit deutlich reduziert wird.
  • Bei dem ersten Schritt (a) handelt es sich um ein übliches, dem Fachmann bekanntes Trockenätzen, in dem die eigentlichen dielektrischen oder leitenden Materialien durch Trockenätzen strukturiert werden. Dem Fachmann sind die diesbezüglichen Bedingungen, Parameter und Materialien bekannt, so dass eine weitere Erläuterung nicht notwendig ist. Demnach ist der Trockenätzschritt (a) nicht besonders beschränkt, es kann im Allgemeinen jedes bekannte Trockenätzverfahren im Verfahrensschritt (a) zum Einsatz kommen.
  • Diesem eigentlichen Trockenätzschritt (a) des dielektrischen oder leitenden Materials schließt sich ein zusätzlicher isotroper Ätzschritt (b) an, in dem das Material isotrop, d. h. in alle Raumrichtungen gleichmäßig abgetragen wird, was zur Unterätzung der Maskierung entsprechend der Selektivität führen kann. Der isotrope Ätzschritt (b) kann hierbei einen Nass- oder Trocken-Ätzschritt darstellen.
  • Nach einer bevorzugten Ausführungsform der Erfindung wird unter der oder den zu ätzenden Strukturen eine Schicht oder Unterlage vorgesehen, wobei der Trockenätzschritt (a) und der isotrope Ätzschritt (b) vorteilhafterweise derart gesteuert werden, dass das Trockenätzen auf der Unterlage aufhört. Das Verhältnis des Materialabtrags der zu ätzenden Schicht zur Abtragsrate anderer Schichten in Form der so genannten Selektivität wird daher bevorzugt derart ausgewählt, dass das Trockenätzen zum gewünschten Zeitpunkt gestoppt werden kann.
  • Das grundlegende Konzept des vorliegenden Verfahrens besteht somit darin, einen isotropen Ätzschritt (b) unmittelbar nach dem Strukturieren der dielektrischen oder leitenden Schicht durch ein Trockenätzen (a) einzusetzen, um die vorhandene Rauhigkeit in den Seitenwänden heraus zu nivellieren. Der zusätzliche isotrope Schritt (b) kann nicht nur zur Verringerung der Seitenwandrauhigkeit herangezogen werden, sondern kann auch zur gezielten CD-Einstellung und/oder -Reduktion der geätzten Strukturen dienen, d. h. der Einstellung und Reduktion der kritischen Dimensionen, welche die Technologie gerade noch zulässt.
  • Im Falle, dass eine Verringerung der kritischen Dimensionen („CD”) generell nicht erwünscht ist, wird nach dem Trockenätzschritt (a) und vor Durchführen des isotropen Ätzschritts (b) ein Abscheidungsschritt durchgeführt, in dem ein Ausgleichsmedium auf die trocken geätzte(n) Struktur(en) abgeschieden wird. Hierbei kann beispielsweise ein Dielektrikum, zum Beispiel in Form eines polymeren Materials, als Ausgleichsmedium eingesetzt werden. Der weitere Abscheidungsschritt kann vorteilhafterweise der Verbesserung der kritischen Auflösung dienen.
  • Es ist insbesondere zweckmäßig, wenn dieser Abscheidungsschritt nach dem eigentlichen Ätzschritt (a) des dielektrischen oder leitenden Materials erfolgt. Das zusätzlich abgeschiedene Material vergrößert die kritische oder CD-Linienweite und glättet bereits die Linien. Es ist insbesondere von Vorteil, wenn nach dem Abscheidungsschritt ein isotroper Planarisierungsschritt durchgeführt wird, um die kritische Linienweite einzuebnen und einzustellen, wodurch zusätzlich die Seitenwandrauheit verringert wird. Bei dem erfindungsgemäßen Verfahren mit dem zusätzlichen Abscheidungs- und isotropen Planarisierungsschritt ist die Ätzrate des abgeschiedenen Materials, d. h. der Matrialabtrag je Zeiteinheit, vergleichbar oder höher eingestellt als die Ätzrate des zu glättenden Materials.
  • Die Seitenwandrauhigkeit kann durch entsprechende Analysetechniken (Rasterelektronenmikroskopie) beurteilt werden. Das Verfahren, wie man zu einer niedrigen Seitenwandrauhigkeit gelangt, kann nur durch Kenntnis der Abfolge der Einzelprozessschritte überprüft werden.
  • Die mit der vorliegenden Erfindung erzielbaren Vorteile sind vielschichtig:
    Durch die Einführung eines zusätzlichen isotropen Ätzschritts (b) nach der eigentlichen Strukturierung im Trockenätzschritt (a) ist es möglich, die Seitenwandrauhigkeit zu reduzieren, d. h. die Oberflächenstruktur der Seitenwände zu glätten. Der zusätzliche isotrope Ätzschritt (b) kann dabei nicht nur zur Verringerung der Seitenwandrauhigkeit herangezogen werden, sondern dient auch der gezielten CD-Einstellung und/oder -Reduktion der geätzten Strukturen an sich. Weiterhin hat der isotrope Ätzschritt (b) den Vorteil, dass in Form eines so genannten Überätzens zusätzlich Ladungseffekte kompensiert und unerwünschtes Restmaterial entfernt werden können. Vorteilhafterweise können der Trockenätzschritt (a) und der isotrope Ätzschritt (b) derart geführt werden, dass der Ätzvorgang direkt nach dem Entfernen des zu strukturierenden Materials endet.
  • Zwar vergrößert der zusätzliche Ätzschritt die Prozesskomplexität, jedoch überwiegen die Vorteile einer geringen Seitenwandrauhigkeit deutlich, da Probleme bei der Weiterverarbeitung im Hinblick auf die Kontrolle der kritischen Dimensionen der zu erzeugenden Strukturen, insbesondere von kritischen Linienweiten oder Lochstrukturen vermieden werden, die mit der Technologie gerade noch möglich sind, um eine wirklichkeitsgetreue Abbildung zu erreichen.
  • Ein weiterer Vorteil des Verfahrens ist, dass Rauhigkeiten verschiedener Frequenzen geglättet werden können.
  • Das erfindungsgemäße Verfahren wird nun anhand der beigefügten Figuren beschrieben.
  • Beschreibung der Figuren
  • Die beigefügten Figuren veranschaulichen die vorliegende erfindungsgemäße Lehre ohne diese darauf zu beschränken. Im Einzelnen zeigen:
  • 1 eine vergrößerte Ansicht einer Seitenwand bei den geätzten Strukturen, bei denen das erfindungsgemäße Verfahren eingesetzt wird;
  • 2A bis 2C eine schematische Darstellung der Verringerung der Seitenwandrauhigkeit während der Durchführung des isotropen Ätzschritts (b) im Laufe der Ätzzeit;
  • 3A bis 3C eine schematische Detailansicht der in 2 dargestellten Vorgänge;
  • 4A bis 5C eine schematische Darstellung der Vorgänge zur Verringerung der Seitenwandrauhigkeit bei Verwendung eines zusätzlichen Abscheidungsschritts in Kombination mit einem isotropen Ätzschritt (b), wobei in 4A die Seitenwandrauhigkeit vor dem Abscheidungsschritt, in 4B die Seitenwandrauhigkeit nach dem Abscheidungsschritt und in den
  • 5A bis 5C die Veränderung der Rauhigkeit während des isotropen Ätzschritts (b) in Abhängigkeit von der Ätzzeit gezeigt wird.
  • Im Einzelnen zeigt 1 eine vergrößerte Ansicht einer Seitenwand der geätzten Strukturen, bei denen das erfindungsgemäße Verfahren zum Einsatz kommt. Es ist auf einer Unterlage oder Unterschicht 10 ein dielektrisches oder leitendes Material 20 aufgebracht, auf dem sich ein Fotolack 30 befindet.
  • An dieser Struktur ist durchgeführt: zunächst der übliche Trockenätzschritt (a), der vorteilhafterweise selektiv auf der Unterschicht gestoppt wird. Daran schließt sich der – isotrope (Nass- oder Trocken-)Ätzschritt (b) an, der zur gewünschten Verringerung der Seitenwandrauhigkeit führt. Durch Anwenden dieses isotropen Ätzschritts (b) kann demnach die in den vorangegangenen Prozessschritten erzeugte Rauhigkeit verringert werden, was aufgrund rein geometrischer Effekte gelingt.
  • Die einzelnen Oberflächenvorgänge werden detailliert in den weiteren 2 und 3 dargestellt. So zeigen die 2A, 2B und 2C eine schematische Darstellung der Verringerung der Seitenwandrauhigkeit während der Durchführung des isotropen Ätzschritts (b). Deutlich ist eine Abnahme der Seitenwandrauhigkeit zu erkennen, die sich durch abnehmende Oberflächenstrukturierung von 2A über 2B bis zu 2C im Verlauf der Ätzzeit manifestiert.
  • Die 3A bis 3C verdeutlichen diese Vorgänge beim – isotropen Ätzschritt (b) in einer schematischen Detailansicht. Mit Fortschreiten der Ätzzeit werden die erhöhten und vertieften Regionen gegeneinander nivelliert, was in einer deutlichen Abschwächung der Oberflächenstrukturierung und damit einer Glättung resultiert. Die Seitenwandrauhigkeit wird hierdurch wesentlich verringert. Der isotrope Ätzschritt (b) kann demnach nicht nur zur Verringerung der Seitenwandrauhigkeit herangezogen werden, sondern dient auch der gezielten CD-Einstellung und/oder -Reduktion der geätzten Strukturen.
  • Eine Ausführungsform der Erfindung ist in den 4 und 5 dargestellt, die zu einer Verringerung der Seitenwandrauhigkeit führt. Nach dem Trockenätzschritt (a) (nicht dargestellt) wird ein zusätzlicher Abscheidungsschritt in Kombination mit einem isotropen Ätzschritt (b) durchgeführt. 4 zeigt eine schematisch dargestellte Seitenwand vor dem Abscheidungsschritt (4A) und nach dem Abscheidungsschritt (4B). Insbesondere zeigt 4B die veränderte Oberfläche nach dem Abscheidungsschritt, wobei als Abscheidungsmedium beispielsweise ein Dielektrikum, wie ein polymeres Material, verwendet werden kann. Das abgeschiedene Material wird in 4B durch eine gestrichelte Linie begrenzt.
  • Die 5A, B und C veranschaulichen die Vorgänge im isotropen Ätzschritt (b), der im Anschluss an den Abscheidungsschritt erfolgt. Es ist ersichtlich, dass die Seitenwandrauhigkeit in Abhängigkeit von der Ätzzeit deutlich abnimmt, wie bereits bei 3A bis 3C erläutert. Ferner ist ersichtlich, dass der zusätzliche isotrope Ätzschritt (b) nicht nur zur Verringerung der Seitenwandrauhigkeit herangezogen werden kann, sondern auch der gezielten CD-Einstellung und/oder -Reduktion der geätzten Strukturen an sich dient.

Claims (9)

  1. Verfahren zum Verringern der Seitenwandrauhigkeit von trocken geätzten Stukturen, wobei sich die Rauhigkeit größenordnungsmäßig im Bereich von wenigen nm bewegt, mit den Schritten: (a) Durchführen eines Trockenätzschritts und (b) anschließendes Durchführen eines isotropen Ätzschritts, wobei nach dem Trockenätzschritt (a) und vor Durchführen des isotropen Ätzschritts (b) ein Abscheidungsschritt durchgeführt wird, in dem ein Ausgleichsmedium auf die trocken geätzten Strukturen abgeschieden wird, und nach dem Abscheidungsschritt ein isotroper Planarisierungsschritt zum Glätten von durch die trocken geätzten Strukturen gebildetem Material durchgeführt wird, wobei während des isotropen Planarisierungsschritts die Ätzrate des Ausgleichsmediums vergleichbar wie oder höher als die Ätzrate des zu glättenden Materials ausgewählt wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der Trockenätzschritt (a) einen üblichen Trockenätzschritt darstellt.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der isotrope Ätzschritt (b) einen Nass- oder Trocken-Ätzschritt darstellt.
  4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass für die trocken geätzten Strukturen ein dielektrisches oder leitendes Material eingesetzt wird.
  5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass im Abscheidungsschritt als Ausgleichsmedium ein Dielektrikum verwendet wird.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass als Dielektrikum ein Polymer verwendet wird.
  7. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass unter der zu ätzenden Struktur eine Schicht oder Unterlage vorgesehen wird, und der Trockenätzschritt (a) derart gesteuert wird, dass das Trockenätzen auf der Schicht oder Unterlage gestoppt wird.
  8. Verfahren nach einem der vorangehenden Ansprüche 1 bis 7, dadurch gekennzeichnet, dass unter der zu ätzenden Struktur eine Schicht oder Unterlage vorgesehen wird, und der isotrope Ätzschritt (b) derart gesteuert wird, dass der Ätzvorgang auf der Schicht oder Unterlage gestoppt wird.
  9. Verfahren nach einem der Ansprüche 7 oder 8, dadurch gekennzeichnet, dass das Verhältnis des Materialabtrags der zu ätzenden Schicht zur Abtragsrate anderer Schichten in Form der Selektivität derart ausgewählt wird, dass der Ätzvorgang für einen definierten Ätzstopp gestoppt werden kann.
DE2003155572 2003-11-28 2003-11-28 Verfahren zum Verringern der Seitenwandrauhigkeit von trocken geätzten Strukturen Expired - Fee Related DE10355572B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE2003155572 DE10355572B4 (de) 2003-11-28 2003-11-28 Verfahren zum Verringern der Seitenwandrauhigkeit von trocken geätzten Strukturen

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2003155572 DE10355572B4 (de) 2003-11-28 2003-11-28 Verfahren zum Verringern der Seitenwandrauhigkeit von trocken geätzten Strukturen

Publications (2)

Publication Number Publication Date
DE10355572A1 DE10355572A1 (de) 2005-07-07
DE10355572B4 true DE10355572B4 (de) 2010-08-26

Family

ID=34638207

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2003155572 Expired - Fee Related DE10355572B4 (de) 2003-11-28 2003-11-28 Verfahren zum Verringern der Seitenwandrauhigkeit von trocken geätzten Strukturen

Country Status (1)

Country Link
DE (1) DE10355572B4 (de)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2091648A2 (de) * 2006-11-27 2009-08-26 Bioscale, Inc. Flüssigkeitswege bei ätzbaren materialien
US7999440B2 (en) 2006-11-27 2011-08-16 Bioscale, Inc. Micro-fabricated devices having a suspended membrane or plate structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0615004B1 (de) * 1993-03-10 1997-06-11 Sumitomo Electric Industries, Limited Verfahren zum Polieren/Planieren von Diamanten
DE10127231A1 (de) * 2000-06-05 2001-12-20 Denso Corp Herstellungsverfahren eines Halbleitersubstrats
US20030211752A1 (en) * 2002-05-01 2003-11-13 Michael Rattner Method of smoothing a trench sidewall after a deep trench silicon etch process

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0615004B1 (de) * 1993-03-10 1997-06-11 Sumitomo Electric Industries, Limited Verfahren zum Polieren/Planieren von Diamanten
DE10127231A1 (de) * 2000-06-05 2001-12-20 Denso Corp Herstellungsverfahren eines Halbleitersubstrats
US20030211752A1 (en) * 2002-05-01 2003-11-13 Michael Rattner Method of smoothing a trench sidewall after a deep trench silicon etch process

Also Published As

Publication number Publication date
DE10355572A1 (de) 2005-07-07

Similar Documents

Publication Publication Date Title
DE102010000033B4 (de) Verfahren zum Herstellen eines Halbleiterbauelements
DE102014118843B4 (de) Verfahren zum Beheben von Problemen eines Linienbruchs und eines Fotolackrandes beim Strukturieren eines dreilagigen Fotolacks
DE102008027193B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit Graben
DE102009046242B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit Kontaktdurchführungen mit unterschiedlicher Größe durch Aufteilen des Kontaktlochstrukturierungsprozesses
DE112009000403B4 (de) Schlamm zum chemisch-mechanischen Polieren (CMP-Schlamm), die Verwendung desselben und ein Polierverfahren, das den Schritt des Polierens einer Targetschicht eines Halbleitersubstrats mit dem CMP-Schlamm einschließt
DE10228807B4 (de) Verfahren zur Herstellung von Mikrostrukturelementen
DE112006000811T5 (de) Ätzprozess für CD-Reduzierung eines ARC-Materials
DE102010030757B4 (de) Verfahren zur Herstellung komplexer Metallisierungssysteme in Halbleitern durch Entfernung geschädigter dielektrischer Oberflächenschichten
DE60128165T2 (de) Verfahren zur Herstellung einer Struktur mit nanometrischen Oberflächenaufrauhungen
DE102006056625A1 (de) Verfahren und Teststruktur zum Bestimmen von Fokuseinstellungen in einem Lithographieprozess auf der Grundlage von CD-Messungen
DE102010040066B4 (de) Verfahren zur Herstellung von Gateelektroden eines Halbleiterbauelements, die durch eine Hartmaske und Doppelbelichtung in Verbindung mit einem Größenreduzierungsabstandshalter hergestellt sind
DE10355572B4 (de) Verfahren zum Verringern der Seitenwandrauhigkeit von trocken geätzten Strukturen
EP0298274A1 (de) Verfahren zum Strukturieren einer Kupfer- und/oder Permalloyschicht mittels Trockenätzen
DE19736145A1 (de) Verfahren zum Planieren von Halbleiterwafern
DE102010028461B4 (de) Einebnung eines Materialsystems in einem Halbleiterbauelement unter Anwendung eines nicht-selektiven in-situ zubereiteten Schleifmittels
DE102010038736A1 (de) Verfahren zum Steuern der kritischen Abmessungen von Gräben in einem Metallisierungssystem eines Halbleiterbauelements während des Ätzens einer Ätzstoppschicht
DE10037957C1 (de) Verfahren zum anisotropen Trockenätzen organischer Antireflexionsschichten
DE10234956B4 (de) Verfahren zum Steuern des chemisch mechanischen Polierens von gestapelten Schichten mit einer Oberflächentopologie
DE102020123453B4 (de) Trockenätzverfahren zur Herstellung einer Grabenstruktur einer Halbleitervorrichtung
DE102009046259A1 (de) Stärkere Haftung eines PECVD-Kohlenstoffs auf dielektrischen Materialien durch Vorsehen einer Haftungsgrenzfläche
DE10059836A1 (de) Verfahren zur Strukturierung dielektrischer Schichten
DE102006030265B4 (de) Verfahren zum Verbessern der Planarität einer Oberflächentopographie in einer Mikrostruktur
DE10322988A1 (de) Elektronenstrahlmasken-Substrat, Elektronenstrahlmasken-Rohling, Elektronenstrahlmaske und Herstellungsverfahren davon
DE102009019122A1 (de) Verfahren zur Herstellung einer Projektionsbelichtungsanlage für die Mikrolithographie
DE102008054074B4 (de) Verfahren zum Verringern von Ungleichmäßigkeiten während des chemisch-mechanischen Polierens von Mikrostrukturbauelementen durch Verwenden von CMP-Belägen in einem glasierten Zustand

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8127 New person/name/address of the applicant

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8364 No opposition during term of opposition
R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee