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Die vorliegende Erfindung betrifft
allgemein Festkörperrelais
und insbesondere ein fotovoltaisches Festkörperrelais, das einen bidirektionalen Schalter
verwendet.
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Ein fotovoltaisches Festkörpenelais,
wie in dem Japanischen Patent 2-522-249 offenbart, hat ein fotovoltaisches
Diodenarray und einen bidirektionalen Schalter, der durch zwei MOSFETs
gebildet ist, die quer zu zwei Ausgangsanschlüssen in Reihe geschaltet sind.
Das Diodenanay spricht auf Licht von einer lichtemittierenden Diode
an, um eine Spannung entsprechend einem elektrischen Steuersignal
zu erzeugen, das der lichtemittierenden Diode zugeführt wird.
Die Spannung, welche an dem fotovoltaischen Diodenarray entwickelt
wird, wird über
eine Entladeschaltung an Transistoren geleitet und an deren Gate-Elektroden
und Source-Elektroden so angelegt, dass die Transistoren eingeschaltet
werden, wobei ein Stromleitpfad über
ein Paar Ausgangsanschlüsse errichtet
wird, an die eine externe Lastschaltung angeschlossen ist. Zur Verwendung
des Relais in einer Wechselstromlastschaltung sind die Source-Drain-Pfade
der Transistoren in entgegengesetztem Sinn zueinander geschaltet.
Da die Impedanz an den Ausgangsanschlüssen, die so klein wie möglich gewünscht wird,
die Summe der Einwiderstände
der zwei Transistoren abgleicht, besteht das Bedürfnis danach, den Widerstand
an den Ausgangsanschlüssen
zu verringern. Wenn weiterhin der bidvektionale Schalter für Hochlastschaltungen
verwendet wird, müssen
die Source- und Gate-Elektroden an entsprechende Pads angeschlossen
sein, um die Möglichkeit
zu schaffen, dass ein hoher Laststrom geführt wird. Das Vorsehen einer
derartigen Pad-Struktur erfordert jedoch, dass direkt unterhalb
der Pads eine p-Wanne ausgebildet wird. Diese Struktur würde verursachen,
dass die Kapazität
des Relais signifikant steigt, insbesondere dann, wenn es bei hohen
Frequenzen arbeitet. Daher besteht das Bedürfnis, die Kapazität eines
bidirektio nalen Festkörperrelais
für Hochfrequenzbetrieb
mit einer Hochlastschaltung zu verringern.
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Es ist daher eine Aufgabe der vorliegenden Erfindung,
ein fotovoltaisches Festkörperrelais
mit einer niedrigen Ausgangsimpedanz zu schaffen.
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Eine weitere Aufgabe der vorliegenden
Erfindung ist es, ein fotovoltaisches Festkörperrelais mit niedriger Kapazität zu schaffen.
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Gemäß der vorliegenden Erfindung
wird ein fotovoltaisches Festkörperrelais
geschaffen, das zwei Ausgangsanschlüsse hat, mit lichtemittierenden Mitteln
zum Emittieren von Licht in Antwort auf ein elektrisches Steuersignal,
ersten und zweiten fotovoltaischen Vorrichtungen, die optisch an
die lichtemittierenden Mittel gekoppelt sind, um das Licht in eine
erste bzw. eine zweite Spannung zu konvertieren, und ersten und
zweiten unipolaren Transistoren mit ersten und zweiten Steuerelektroden
zum jeweiligen Empfangen der ersten und zweiten Spannungen und gemeinsamen
Errichten eines ersten Stromleitpfades zwischen den Ausgangsanschlüssen. Ein
bipolarer Transistor ist vorgesehen, dessen Basis an eine Verbindung
zwischen den ersten und zweiten unipolaren Transistoren angeschlossen
ist, um einen zweiten Stromleitungspfad parallel zu dem ersten Stromleitungspfad
zwischen den Ausgangsanschlüssen
in einer der entgegengesetzten Richtungen in Abhängigkeit von Spannungen, die
an die Ausgangsanschlüsse
angelegt sind, zu erzeugen.
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In einer bevorzugten Ausführungsform
sind die ersten und zweiten unipolaren Transistoren und der bipolare
Transistor auf einer gemeinsamen Halbleiter-Auf-Isolator-Struktur
hergestellt, die ein Halbleitersubstrat, eine erste Isolatorschicht
auf dem Substrat und eine Halbleiterschicht auf der ersten Isolatorschicht
aufweist. In der Halbleiterschicht sind erste und zweite Rück-Gate-Regionen
ausgebildet, und in den ersten und zweiten Rück-Gate-Regionen sind erste
bzw. zweite Source-Regionen ausgebildet. In der Halbleiterregion
zwischen den ersten und zweiten Rück-Gate-Regionen ist eine gemeinsame Drain-Basis-Region
ausgebildet. Eine erste isolierende Gate-Elektrode ist vorgesehen, welche
die erste Source-Region und die gemeinsame Drain-Basis-Region überbrückt, und
eine zweite isolierte Gate-Elektrode ist vorgesehen, welche die
zweite Source-Region und die gemeinsame Drain-Basis-Region überbrückt. Auf
der Halbleiterschicht ist eine zweite Isolatorschicht vorgesehen.
Auf der zweiten Halbleiterschicht sind erste und zweite Gate-Pads
ausgebildet und jeweils an die ersten und zweiten isolierten Gate-Elektroden angeschlossen, um
als die ersten und zweiten Steuerelektroden der unipolaren Transistoren
zu funktionieren. Auf der zweiten Isolatorschicht ist ein erstes
Source-Pad ausgebildet
und an die erste Source-Region und die erste Rück-Gate-Region angeschlossen,
und ein zweites Source-Pad ist ausgebildet, das an die zweite Source-Region
und die zweite Rück-Gate-Region angeschlossen
ist, wobei die ersten und zweiten Source-Pads jeweils an die Ausgangsanschlüsse angeschlossen
sind. Bei dieser Anordnung hat die gemeinsame Drain-Basis-Region
die Funktionen eines gemeinsamen Drains der ersten und zweiten unipolaren
Transistoren und der Basis des bipolaren Transistors, und die ersten
bzw. zweiten Rück-Gate-Regionen
haben jeweils die Funktion als ein Emitter und ein Kollektor des
bipolaren Transistors, wenn das erste Source-Pad auf eine Spannung vorgespannt ist,
die höher
als die des zweiten Source-Pads ist, und haben die Funktion als
Kollektor und Emitter des bipolaren Transistors, wenn das zweite
Source-Pad auf eine Spannung vorgespannt ist, die höher als
die des ersten Source-Pads ist.
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Für
den reibungslosen Betrieb des bipolaren Transistors haben die erste
Rück-Gate-Region und die erste
Source-Region vorzugsweise die Form einer ersten Schlaufe, und die
zweite Rück-Gate-Region
und die zweite Source-Region haben die Form einer zweiten Schlaufe
an der Außenseite
der ersten Schlaufe. Die gemeinsame Drain-Basis-Region hat die Form einer Schlaufe zwischen
den ersten und zweiten Schlaufen. Die erste isolierte Gate-Elektrode hat
die Form einer Schlaufe, die auf der ersten Schlaufe liegt, und
die zweite isolierte Gate-Elektrode hat die Form einer Schlaufe,
die auf der zweiten Schlaufe liegt. Die Halbleiterschicht ist mit
ersten und zweiten Wannen versehen, die einen Leitfähigkeitstyp
entgegengesetzt zu demjenigen der Halbleiterschicht haben, wobei
die erste Wanne von der gemeinsamen Drain-Basis-Region und die gemeinsame
Drain-Basis-Region von der zweiten Wanne umgeben ist, wobei die
erste und die zweite Wanne durch die Halbleiterschicht bis zur ersten
Isolatorschicht hindurchgehen.
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Die vorliegende Erfindung wird weiterhin
im einzelnen unter Bezugnahme auf die folgenden Figuren beschrieben,
in welchen zeigt:
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1 ein
Schaltbild eines fotovoltaischen Festkörperrelais gemäß dem Stand
der Technik;
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2 eine
Seitenansicht des bidirektionalen Festkörperschalters, der auf einem
einzelnen Halbleitersubstrat integriert ist;
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3 ein
Schaltbild eines fotovoltaischen Festkörperrelais gemäß der vorliegenden
Erfindung mit einem bidirektionalen Schalter, der auf einem gemeinsamen
Siliziumsubstrat integriert ist;
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4 eine
Draufsicht auf den bidirektionalen Schalter gemäß 3;
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5 eine
Ansicht im Schnitt entlang der Schnittlinie 5-5 in 4;
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6 eine
Ansicht im Schnitt entlang der Schnittlinie 6-6 in 4;
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7 eine
Ansicht im Schnitt entlang der Schnittlinie 7-7 in 5, teilweise weggebrochen, um darunterliegende
Schichten zu zeigen;
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8 eine
graphische Darstellung der Charakteristik der Lastspannung bezogen
auf den Laststrom gemäß der vorliegenden
Erfindung; und
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9 ein
Schaltbild einer modifizierten Ausführungsform der vorliegenden
Erfindung.
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Bevor mit der detaillierten Beschreibung
der vorliegenden Erfindung fortgeschritten wird, wird das fotovoltaische
bidirektionale Festkörperrelais,
das in dem japanischen Patent Nr. 2-522-249 offenbart ist, anhand
der 1 und 2 beschrieben. In dem bekannten
Festkörperrelais
bewirkt das Anlegen eines elektrischen Signals von einer nichtgezeigten,
externen Quelle an die Eingangsanschlüsse 1a und 1b, dass
eine lichtemittierende Diode 2 Licht auf ein fotovoltaisches
Diodenarray 3 emittiert, wo das auftreffende Licht in ein
elektrisches Signal umgewandelt wird, das an eine Entladeschaltung 5 angelegt
wird, die einen Thyristor 11 enthält, der zu diesem Zeitpunkt
in einem Aus-Zustand ist. Eine Spannung, die in dem fotovoltaischen
Diodenarray 3 entwickelt wwde ist, bewirkt, dass die Dioden 9 und 10 der
Entladeschaltung vorwärts
vorgespannt werden, was ermöglicht,
dass an den Gates der N-Kanal-MOSFETs vom Anreicherungstyp 6 und 7 und
deren gemeinsame Source Spannung angelegt wird. Die Drains dieser
Transistoren sind mit den Ausgangsanschlüssen 8a, 8b verbunden.
Weil die Transistoren 6 und 7 vom Anreicherungstyp
sind, sind sie normalerweise ausgeschaltet. Daher präsentieren
die Ausgangsanschlüsse 8a, 8b einer
Lastschaltung "normalerweise offene
Kontakte", bevor
die Eingangsspannung an die Anschlüsse 1a, 1b angelegt
wird. In Antwort auf das Anlegen einer Spannung an die Gate-Elektroden und
die gemeinsame Source-Elektrode der Transistoren 6 und 7 werden
diese Transistoren eingeschaltet, wobei ein Stromleitpfad zwischen
den Ausgangsanschlüssen 8a, 8b errichtet
wird.
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Wenn die extern angelegte Spannung
von den Eingangsanschlüssen 1a, 1b abgeschaltet
wird, schwindet die Spannung an dem fotovoltaischen Diodenarray 3 mit
der Zeit infolge ihrer Selbstentladewirkung, was bewirkt, dass die
Dioden 9 und 10 ausgeschaltet werden. Als ein
Ergebnis steigt die Impedanz des negativen und des positiven Gates
des Thyristors 11 scharf an, wobei der Thyristor in einen Leitungsbereitschaftszustand
schaltet. Bei einem weiteren Spannungsabfall an dem fotovoltaischen Diodenarray 3 wird
eines der Gates des Thyristors 11 vorwärts vorgespannt, was ein Einschalten
bewirkt. Dies führt
zu einem Niedrigimpedanzpfad, der an den Gates und der gemeinsamen
Source der Transistoren 6, 7 errichtet wird. Wegen
der Selbsthaltenatur des Thyristors besteht der Ein-Zustand des
Thyristors, bis das Potential an seiner Anode und Kathode auf 1
Volt fällt.
Die Transistoren 6, 7 entladen ihre gespeicherte
Energie über
den Thyristor 11 und schalten ab.
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Die Transistoren 6 und 7 sind
in Reihe und entgegengesetzt zueinander geschaltet. Diese antiserielle
Schaltung ermöglicht,
dass das Festkörperrelais
in einem bidirektionalen Modus arbeitet. Aus Gründen der Raum- und Kostenreduktion
ist es unerwünscht,
die Transistoren 6, 7 auf separaten Halbleiterchips
herzustellen. Diesbezüglich
offenbart das japanische Patent 3222847 einen bidirektionalen Festkörperschalter,
der auf einem gemeinsamen Siliziumsubstrat integriert ist. Wie in
der 2 gezeigt, besteht
der bidi rektionale Festkörperschalter
gemäß diesem
Stand der Technik aus zwei seitlich doppeldiffundierten MOSFETs,
einer SOI-(Silizium auf Isolator)-Struktur, die aus einem Siliziumsubstrat 101,
einer Isolierschicht 102 und einer n(-)-Siliziumschicht 103 gebildet
ist. Auf der Oberfläche
der n(-)-Siliziumschicht 103 sind zwei n(+)-Drain-Regionen 104 und 105 ausgebildet,
auf welchen die Drain-Elektroden 114 bzw. 115 vorgesehen
sind. In der n(-)-Schicht 103 zwischen den n(+)-Drain-Regionen 104 und 105 ist
auch eine p-Wanne 106 ausgebildet, die sich von der Oberfläche der
Schicht 103 bis nach unten zur Isolierschicht 103 erstreckt
und die Schicht 103 in zwei Transistorregionen unterteilt.
In der p-Wanne 106 sind zwei p(+)-Source-Regionen 107 und 108 ausgebildet,
die die rechteckigen Drain-Regionen 104 bzw. 105 umgeben.
Auf der p-Wanne 106 sind isolierte Gate-Elektroden 112 und 113,
die miteinander verbunden sind, und eine gemeinsame Source-Elektrode 112 ausgebildet,
die die Source-Regionen 107 und 108 überbrückt. Die
Ausgangsanschlüsse 8a und 8b sind
mit den Drain-Elektroden 114 bzw. 115 verbunden.
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Die Transistoren 6 und 7 sind
eingeschaltet, indem die Gate-Elektroden 112, 113 mit
Bezug auf die Sourceelektrode 117 positiv vorgespannt sind, um
unterhalb jeder der isolierten Gate-Elektroden 112 und 113 einen
Kanal zu erzeugen. Bei eingeschalteten Transistoren ist von dem
Ausgangsanschluß 8a bis
zum Ausgangsanschluß 8b durch
positives Vorspannen des ersteren gegenüber dem zuletzt genannten ein
Stromleitpfad errichtet. In der entgegengesetzten Richtung ist ein
Stromleitpfad errichtet, wenn der Anschluß 8b gegenüber dem
Anschluß 8a positiv
vorgespannt ist. Die Transistoren werden durch Entladen der Kanäle über den
Kurzschlußpfad, der
zwischen den gemeinsamen Gate-Elektroden 112, 113 und
der Source-Elektrode 117 errichtet ist, entladen.
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Da die Impedanz an den Ausgangsanschlüssen gleich
der Summe der Ein-Widerstände
der bidirektionalen Transistoren ist, besteht die Notwendigkeit,
diese Impedanz insbesondere für
Anwendungen bei Starkstrom zu verringern. Wenn weiterhin der bidirektionale
Schalter für
Hochlasten verwendet wird, müssen
die Source- und Gate-Elektroden mit entsprechenden Pads verbunden
sein, um die Möglichkeit
des Führens
eines hohen Laststroms zu schaffen. Das Vorsehen einer derartigen
Pad-Struktur erfordert jedoch, dass die p-Wanne 106 direkt
unterhalb der Pads ausgebildet werden muß. Diese Struktur würde bewirken,
dass die Kapazität
des Relais signifikant steigt, insbesondere wenn sie bei hohen Frequenzen
betrieben wird. Daher besteht die Notwendigkeit, die Kapazität eines
bidirektionalen Festkörperrelais
für Hochfrequenzbetrieb
mit einer Hochlastschaltung zu verringern.
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3 ist
ein Schaltbild eines fotovoltaischen, bidirektionalen Festkörperrelais
gemäß einer bevorzugten
Ausführungsform
der vorliegenden Erfindung. In der vorliegenden Erfindung sind zwei
fotovoltaische Diodenarrays 3a und 3b vorgesehen,
um von der lichtemittierenden Diode 2 Licht zu empfangen,
und es sind zwei Entladeschaltungen 5a und 5b vorgesehen,
die jeweils identisch mit der Entladeschaltung 5 aus 1 sind, die an die fotovoltaischen
Diodenarrays 3a bzw. 3b angeschlossen sind.
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An die Entladeschaltungen 5a und 5b ist
ein bidirektionaler Festkörperschalter 20 angeschlossen. Der
Schalter 20 besteht aus N-Kanal-MOSFETs 21a und 21b vom
Anreicherungstyp (normalerweise ausgeschaltet), deren Source-Elektroden
an die Ausgangsanschlüsse 8a und 8b angeschlossen
sind und deren Drain-Elektroden zusammen an einen Schaltungsknoten 15 angeschlossen
sind. Die Gateelektrode des Transistors 21a ist an die
Kathode einer Diode 9a angeschlossen, und seine Source
ist an die Anode der Diode 10b angeschlossen.
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Ein PNP-Transistor 22 ist
vorgesehen, der mit seiner Basis an den Schaltungsknoten 15 angeschlossen
ist. Wie später
im einzelnen beschrieben, ist der bipolare Transistor 22 so
aufgebaut, dass, wenn der Ausgangsanschluß 8a bezogen auf den Ausgangsanschluß 8b positiv
vorgespannt ist, der bipolare Transistor 22 seinen Emitter
an dem Ausgangsanschluß 8a und
seinen Kollektor an dem Ausgangsanschluß 8b bildet, wie dies
durch eine durchgezogene Linie 16 angegeben ist. Wenn der
Ausgangsanschluß 8a bezogen
auf den Ausgangsanschluß 8b negativ
vorgespannt ist, bildet der bipolare Transistor 22 seinen
Emitter an dem Ausgangsanschluß 8b und
seinen Kollektor an dem Ausgangsanschluß 8a, wie dies durch
eine gestrichelte Linie 17 dargestellt ist.
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Bei Abwesenheit eines elektrischen
Steuersignals an den Eingangsanschlüssen 1a und 1b sind die
Thyristoren 11a und 11b der beiden Entladeschaltungen
in dem Aus-Zustand. Das Anlegen eines elektrischen Signals an die
Eingangsanschlüsse 1a und 1b bewirkt,
dass eine lichtemittierende Diode 2 Licht auf die fotovoltaischen
Diodenarrays 3a, 3b emittiert, wodurch eine Spannung
an deren Anschlüssen
erzeugt wird. In der Entladeschaltung 5a bewirkt die Spannung,
welche in dem fotovoltaischen Diodenarray 3a erzeugt worden
ist, dass die Dioden 9a und 10a vorwärts vorgespannt
sind, wodurch das Gate des Transistors 21a mit Bezug auf
dessen Sourceelektrode vorgespannt wird. Gleichzeitig bewirkt in
der Entladeschaltung 5b die Spannung, welche in dem fotovoltaischen
Diodenarray 3b erzeugt wurde, dass die Dioden 9b und 10b vorwärts gespannt
werden, wodurch das Gate des Transistors 21b mit Bezug
auf dessen Sourceelektrode vorgespannt wird. Auf diese An und Weise
sind die Transistoren 21a und 21 beide eingeschaltet.
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Wenn das elektrische Steuersignal
von den Eingangsanschlüssen 1a, 1b entfernt
wird, werden die Thyristoren 11a und 11b auf die
gleiche An und Weise wie anhand der 1 beschrieben
eingeschaltet, und es wird Energie, die an der Gate-Elektrode jedes
MOSFET geladen ist, über
den entsprechenden Thyristor entladen, und beide MOS-FETs werden ausgeschaltet.
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Einzelheiten des bidirektionalen
Festkörperschalters 20 werden
im folgenden unter Bezugnahme auf die 4 bis 7 beschrieben. In der Draufsicht gemäß 4 ist der Schalter 20 auf
einem einzelnen Halbleiterchip implementiert. Der Transistor 21a hat ein
Gate-Pad 23a, das von einem Aluminium-Source-Pad 24a umgeben
ist. Entlang des Außenumfanges
des Source-Pads 24a ist eine Polysilizium-Gate-Elektrode 39a in
Form einer inneren Umlaufbahn und vom Source-Pad 24a beabstandet
in eine Isolator-Zwischenschicht 41 eingebettet, wie dies
aus der 5 zu ersehen
ist. Das Gate-Pad 23a und die eingebettete Gate-Elektrode 39a sind
durch ein eingebettetes Gate-Polysilizium 45a, wie in der 6 gezeigt, miteinander verbunden.
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Der Transistor 21b hat ein
Gate-Pad 23b, das von einem Aluminium-Source-Pad 24b umgeben ist.
Entlang des Innenumfangs des Source-Pads 24b ist eine Polysilizium-Gate-Elektrode 39b in
Form einer äußeren Umlaufbahn
ausgebildet, die in die Isolatorzwischenschicht 41 eingebettet
ist, so dass die Gateelektrode 39b gegenüber dem
Source-Pad 24b isoliert ist. Das Gate-Pad 23b und
die eingebettete Gate-Elektrode 39b sind dwch ein eingebettetes Gate-Polysilizium 45b miteinander
verbunden.
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Wie in den 5 und 6 dargestellt,
ist der bidirektionale Festkörperschalter 20 auf
einer SOI-(Silizium-auf-Isolator)-Struktur 30 hergestellt,
bestehend aus einem p-Siliziumsubstrat 31, einer Siliziumdioxidschicht 32 und
einer n(-)-Siliziumschicht 33. Das Siliziumsubstrat 31 ist
auf ein schwebendes Potential vorgespannt, um die Drain-Source-Kapazität des bidirektionalen
Schalters zu verringern.
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In der n(-)-Siliziumschicht 33 ist
in Form einer Umlaufbahn, die sich entlang und in der Nähe der Seiten
der Gate-Elektroden 39a und 39b erstreckt, eine
gemeinsame n-Wanne 34 ausgebildet. Innerhalb des inneren
Bereiches der n(-)-Siliziumschicht 33, die von der n-Wanne 34 umgeben
und zu dieser beabstandet ist, ist eine p-Wanne 44a ausgebildet, die
eine Tiefe hat, welche sich bis zu der Siliziumdioxidschicht 32 erstreckt
und die den darunterliegenden Bereich des Source-Pads 24a besetzt.
Entlang des Außenumfangs
der p-Wanne 44a ist eine p-Rückgate-Region 35a des
MOSFET 21a ausgebildet, die die Form eines Umlaufbahnmusters
hat, welches sich entlang der äußeren Kanten
des Sowce-Pads 24a erstreckt, wie dies klar in der 7 gezeigt ist. An der Außenseite
der n-Wanne 34 ist eine p-Wanne 44b, die die gleiche
Tiefe wie die p-Wanne 44a hat und die darunterliegende
Fläche
des Source-Pads 24b besetzt. Entlang des Innenumfangs der p-Wanne 44b ist
eine p-Rückgate-Region 35b des MOSFET 21b ausgebildet,
die in Form eines Umlaufbahnmusters geformt ist, welche die n-Wanne 34 umgibt.
Daher erstreckt sich die Rückgate-Region 35b entlang
der Innenkanten des Source-Pads 24b.
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Entlang des Außenumfangs der Rückgate-Region 35a ist
eine n(+)-Source-Region 37a mit einem Umlaufbahnmuster
mit einer Tiefe ausgebildet, die sich von der Oberseite der Rückgate-Region 35a aus
erstreckt (7). In der
Breitenabmessung (5)
ist die Source-Region 37a mit einem vorbestimmten Abstand
zur Außenkante
der Rückgate-Region 35a beabstandet,
um einen Kanal für
den MOSFET 21a zu definieren.
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Für
den MOSFET 21b ist eine n(+)-Source-Region 37b entlang
des Innenumfangs der Rückgate-Region 35b mit
einer Tiefe, die sich von der Oberseite der Rückgate-Region 35b ausgehend
erstreckt, ausgebildet. Die Source-Region 37b ist mit einem
vorbestimmten Abstand zur Innenkante der Rückgate-Region 35b beabstandet,
um den Kanal des MOSFET 21b zu definieren. Die Polysilizium-Gate-Elektroden 39a und 39b sind
gegenüber der
Source-Region 37a bzw. 38b mittels Gate-Isolatoren 38a und 38b isoliert.
Zwischen der Isolatorzwischenschicht 41 und der n(-)-Siliziumschicht 33 ist eine
dicke Siliziumdioxidschicht 40 als Feldoxidfilm ausgebildet.
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Wie in der 5 gezeigt, bilden die n-Wanne 34 und
der darunterliegende Teil der n(-)-Siliziumschicht 33 eine
Drain-Basis-Region 36, die als die gemeinsame Drain-Region der MOSFETs 21a und 21b sowie
auch als die Basisregion des bipolaren Transistors 22 dient.
Die Rückgate-Regionen 35a und 35b der
MOSFETs 21a, 21b funktionieren auch als Emitter
bzw. Kollektorregionen des bipolaren Transistors 22, wenn
das Source-Pad 24a gegenüber dem Sourcepad 24b positiv
vorgespannt ist, oder funktionieren als die Kollektor- bzw. Emitter-Regionen,
wenn das Sourcepad 24b bezogen auf das Sourcepad 24a positiv
vorgespannt ist.
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Die Gate-Pads 23a und 23b sind
an die Kathoden der Dioden 9a bzw. 9b angeschlossen.
Die Source-Pads 24a und 24b sind jeweils an die
Ausgangsanschlüsse 8a und 8b angeschlossen,
an welche die Kathoden der Dioden 10a und 10b ebenfalls jeweils
angeschlossen sind.
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Wenn an die Eingangsanschlüsse 1a und 1b ein
elektrisches Steuersignal angelegt wird, wird die Gate-Elektrode 39a bezogen
auf das Source-Pad 24a positiv vorgespannt und wird die
Gate-Elektrode 39b bezogen auf das Source-Pad 24b positiv
vorgespannt, wodurch direkt unter jedem der Gate-Isolatoren 38a und 38b ein
Kanal erzeugt wird. Wenn bei eingeschalteten MOSFETs 21a und 21b das
Source-Pad 24a bezogen auf das Sour ce-Pad 24b positiv vorgespannt
ist, wird zwischen den Source-Pads 24a und 24b durch
die Kanäle
und die gemeinsame Drain-Basis-Region 36 ein Stromleitpfad
errichtet. Wenn die Spannung zwischen dem Source-Pad 24a und
der gemeinsamen Drain-Basis-Region 36 niedriger
als die Vorwärtsvorspannung
(VF) von 0,7 bis 1,0 Volt ist, die sich an der Source-Region 37a und
der Drain/Basis-Region 36 entwickelt hat, dann ist der Widerstand
zwischen den Ausgangsanschlüssen 8a und 8b gleich
der Summe der Ein-Widerstände der MOSFETs 21a und 21b.
Wenn die Spannung zwischen dem Source-Pad 24a und der Drain-Basis-Region 36 höher als
die Spannung VF ist, funktionieren die Rückgate-Regionen 35a und 35b als
der Kollektor und der Emitter des PNP-Transistors 22, und
der Transistor 22 ist eingeschaltet.
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Daher ist bei Abwesenheit einer Spannung an
den Ausgangsanschlüssen 8a und 8b der PNP-Transistor 22 in
dem Aus-Zustand. Wenn an den Ausgangsanschlüssen 8a, 8b eine
Lastspannung angelegt ist, wird die Spannung zwischen dem Source-Pad 24a und
der Drain-Basis-Region 36 höher als die Spannung VF. Es
wird ein zusätzlicher Stromleitpfad
von der Rückgate-Region 35a,
die als ein Emitter agiert, über
die Basisregion 36 zu der Rückgate-Region 36b,
die als ein Kollektor agiert, errichtet. Auf diese Art und Weise
ist der PNP-Transistor 22 eingeschaltet.
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Bei eingeschaltetem PNP-Transistor 22 ist die
Spannung an den Source-Pads 24a und 24b gleich
der gesättigten
Basis-Emitter-Spannung des Transistors 22. Daher wird der
Widerstand zwischen den Ausgangsanschlüssen 8a und 8b niedriger
als die Summe der Ein-Widerstände
der MOSFETs 21a, 21b, d.h. niedriger als der gesamte
Ein-Zustand des Festkörperrelais
gemäß 1 gemäß dem Stand der Technik.
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Wenn die Ausgangsanschlüsse 8a, 8b umgekehrt
zu dem vorstehend beschriebenen, vorgespannt sind, wird in der entgegengesetzten
Richtung ein zusätzlicher
Stromleitungspfad errichtet, d.h. von der Rückgate-Region 35b durch
die Basis-Region 36 bis zur Rückgate-Region 35a.
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Der bidirektionale Schalter 20 wird
ausgeschaltet, wenn das elektrische Steuersignal von den Eingangsanschlüssen 1a, 1b entfernt
wird. Wenn dies auftritt, werden die Thyristoren 11a und 11b kurz eingeschaltet,
was bewirkt, dass Energie, die in den Kanalregionen der MOSFETs 21a, 21b gespeichert ist,
entladen wird. Bei ausgeschalteten MOSFETs antwortet der bidirektionale
Schalter 20 nicht mehr auf eine Spannung, die noch an die
Source-Pads 24a und 24b angelegt sein kann, nachdem
die Transistoren ausgeschaltet worden sind.
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Die Spannung, welche für das Einschalten des
PNP-Transistors 22 erforderlich ist, kann durch die Gate-Spannungen
der MOSFETs sowie auch durch den Stromverstärkungsfaktor des PNP-Transistors 22 bestimmt
werden.
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Die Charakteristik zwischen Laststrom
bezogen auf Lastspannung gemäß der vorliegenden
Erfindung ist in der 8 zum
Vergleich mit dem Stand der Technik gezeigt. Für eine gegebene Lastspannung
erlaubt die vorliegende Erfindung einen sehr viel höheren Laststrom
als dies beim Stand der Technik möglich ist.
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Zusätzlich hat das bidirektionale
Festkörperrelais
gemäß der vorliegenden
Erfindung verglichen mit dem Stand der Technik eine niedrige Kapazität. Wie in
der 7 dargestellt, sind
unterhalb der Gate-Pads 23a, 23b und der Source-Pads 24a, 24b die
p-Wannen 44a und 44b ausgebildet. Diese p-Wannen
sind gegenüber
den darüberliegenden Elektrodenpads
mittels der Siliziumdioxidschicht 40 und der Isolatorzwischenschicht 41 isoliert.
Infolge dieser Isolationsstruktur wird die PN-Übergangsfläche des bidirektionalen Schalters,
welche die Drain-Source-Kapazität
beeinflußt,
auf einem Minium gehalten.
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9 ist
ein Schaltbild einer Modifikation der vorliegenden Erfindung, bei
der Teile, die denjenigen der 3 entsprechen,
mit den gleichen Bezugsziffern wie die in der 3 verwendeten bezeichnet sind. Bei dieser
Ausführungsform
ist eine erste lichtemittierende Diode 2a an ein Paar Eingangsanschlüsse 21a, 51b angeschlossen,
und eine zweite lichtemittierende Diode 2b ist an ein Paar
Eingangsanschlüsse 51c, 51d ange schlossen.
Den fotovoltaischen Diodenarrays 3a und 3b sind
jeweils die LEDs 2a und 2b zugeordnet.
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Das Festkörperrelais gemäß 9 arbeitet in dem folgenden
drei Modi:
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Modus 1
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Modus 1 werden an die Eingangsanschlüsse 51a, 51b und
die Eingangsanschlüsse 51c, 51d zwei elektrische
Steuersignale gleichzeitig angelegt. In diesem Modus arbeitet das
bidirektionale Festkörperrelais
auf die gleiche Art und Weise wie die vorhergehende Ausführungsform.
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Modus 2
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Im Modus 2 wird nur ein
elektrisches Steuersignal an eines der Eingangsanschlußpaare 51a bis 51d angelegt,
so dass nur einer der MOSFETs 21a, 21b, der an
den Ausgangsanschluß angeschlossen ist,
dessen Spannung niedriger als die des anderen Ausgangsanschluß ist, eingeschaltet
ist. Es sei angenommen, dass der Ausgangsanschluß 8a mit einer höheren Lastspannung
als der Ausgangsanschluß 8b gespeist
wird. Wenn ein elektrisches Steuersignal an die Eingangsanschlüsse 51c und 51d angelegt wird,
wird der MOSFET 21b eingeschaltet. Wenn die Spannung zwischen
dem Source-Pad 24a und der gemeinsamen DrainBasis-Region 36 die
Spannung VF zwischen der Source-Region 37a und
der Drain/Basis-Region 36 überschreitet, wird der PNP-Transistor 22 eingeschaltet.
Ein ähnliches
Ereignis tritt dann auf, wenn der Ausgangsanschluß 8b mit
einer höheren
Lastspannung als der Ausgangsanschluß 8a gespeist wird
und an den Eingangsanschlüssen 51a und 51b ein
elektrisches Steuersignal angelegt wird. In diesem Fall ist der
MOSFET 21a eingeschaltet. Da die Spannung zwischen dem
Source-Pad 24b und der gemeinsamen DrainBasis-Region 36 die
Spannung VF zwischen der Source-Region 37b und der DrainBasis-Region 36 überschreitet,
ist der PNP-Transistor 22 eingeschaltet.
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Modus 3
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Im Modus 3 werden zwei elektrische
Steuersignale gleichzeitig an die Eingangsanschlüsse 51a bis 51d angelegt.
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Wenn der Ausgangsanschluß 8a mit
einer höheren
Lastspannung als der Ausgangsanschluß 8b gespeist wird
und zwei elektrische Steuersignale gleichzeitig den Eingangsanschlüssen 51a bis 51d zugeführt werden,
sind die MOSFETs 21a und 21b eingeschaltet. Wenn
das elektrische Signal von den Eingangsanschlüssen 51a und 51b weggenommen wird,
bevor die Spannung zwischen dem Source-Pad 24a und der
Drain-Basis-Region 36 die
Spannung VF überschreitet,
wird der MOSFET 21a ausgeschaltet. Wenn die Spannung zwischen
dem Source-Pad 24a und der Drain/Basis-Region 36 darauffolgend
die Spannung VF überschreitet,
wird der PNP-Transistor 22 eingeschaltet. Ein ähnliches
Ereignis tritt dann auf, wenn der Ausgangsanschluß 8b mit
einer höheren
Lastspannung als der Ausgangsanschluß 8b gespeist wird
und zwei elektrische Steuersignale gleichzeitig den Eingangsanschlüssen 51a bis 51d zugeführt werden,
was bewirkt, dass die MOSFETs 21a und 21b eingeschaltet
werden. Wenn das elektrische Signal von den Eingangsanschlüssen 51c und 51d entfernt
wird, bevor die Spannung zwischen dem Source-Pad 24b und
der Drain/Basis-Region 36 die Spannung VF überschreitet,
wird der MOSFET 21b ausgeschaltet. Wenn die Spannung zwischen
dem Source-Pad 24b und der Drain/Basis-Region 36 darauffolgend
die Spannung VF überschreitet,
wird der PNP-Transistor 22 eingeschaltet. Das Festkörperrelais
wird ausgeschaltet, indem das elektrische Steuersignal, welches
den Eingangsanschlüssen
zugeführt
wird, gelöscht
wird.